JP2688718B2 - 半導体素子収納用パッケージ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体素子を収容するための半導体素子収納
用パッケージの改良に関するものである。

（従来の技術） 従来、半導体集積回路素子（LSI）等の半導体素子を
収容するための半導体素子収納用パッケージは第３図及
び第４図に示すように、アルミナセラミックス等の電気
絶縁材料から成り、その上面にモリブデン（Mo）、マン
ガン（Mn）、タングステン（Ｗ）等の高融点金属から成
るメタライズ配線層12を有する絶縁基体11と、半導体素
子を外部回路に電気的に接続するために前記メタライズ
配線層12にロウ付けされた外部リード端子13と、蓋体14
とから構成されており、絶縁基体11と蓋体14とから成る
絶縁容器内部に半導体素子15が収容され、気密封止され
て半導体装置となる。

かかる従来の半導体素子収納用パッケージは通常、内
部に収容する半導体素子が供給電源電圧の変動の影響を
受けないようにするために、また内部に収容する半導体
素子を外部回路に整合性よく接続するために容量素子や
抵抗素子が付加されている。

尚、この半導体素子収納用パッケージへの容量素子の
付加は一般に絶縁容器を構成する絶縁基体内部に多層電
極を配し、多層電極間に絶縁基体材料を誘電体として一
定の静電容量を形成したり、絶縁基体の半導体素子を収
容する凹部底面にチタン酸バリウム磁器から成る容量素
子を取着したりすることによって行われており、容量素
子を半導体素子の電源端子と接地端子との間に接続する
ことによって半導体素子に電源電圧変動の影響が印加さ
れないようにしている。

また半導体素子収納用パッケージへの抵抗素子の付加
は、絶縁基体に設けたメタライズ配線層に酸化ルテニウ
ム（ReO）、窒化タンタル（Ta₂N）等から成る抵抗材料
をスクリーン印刷法により印刷塗布することによって行
われており、メタライズ配線層の特性インピーダンスを
抵抗素子により調整し、メタライズ配線層の特性インピ
ーダンスを外部回路の特性インピーダンスに整合させる
ことによって半導体素子を外部回路に整合性よく接続で
きるようにしている。

（発明が解決しようとする課題） しかし乍ら、この従来の半導体素子収納用パッケージ
におては容量素子の付加が絶縁容器を構成する絶縁基体
の内部に多層電極を配することによって行われている場
合、絶縁基体は一般にアルミナセラミックスから成り、
該アルミナセラミックスは誘電率が低いことから多層電
極間に形成される静電容量も極めて小さいものとなり、
その結果、半導体素子の電源電圧変動に起因する誤動作
を完全に防止することができないという欠点を有してい
た。

尚、この欠点を解消するために多層電極の層数や対向
面積を増大させ、多層電極間に形成される静電容量を大
きくすることも考えられるが、電極の層数や面積を増大
させるとパッケージ自体の形状が大きくなり、内部に半
導体素子を収容し、半導体装置とすると該半導体装置が
極めて大型なものとなる欠点を誘発する。

また絶縁基体の半導体素子を収容する凹部底面にチタ
ン酸バリウム磁器から成る容量素子を取着することによ
って半導体素子収納用パッケージに容量素子を付加した
場合、絶縁基体を形成するアルミナセラミックスと容量
素子を形成するチタン酸バリウム磁器の各々の熱膨張係
数が5.0〜6.5×10^-6/℃及び、11.0×10^-6/℃であり相違
することから絶縁基体の凹部底面に容量素子を取着する
際、或いは内部に収容した半導体素子を作動させた際等
において絶縁基体及び容量素子に熱が印加されると容量
素子は絶縁基体に比して大きく膨張し、その結果、絶縁
基体と容量素子の間に熱膨張量の相違に起因する応力が
発生し、該応力によって容量素子が絶縁基体から剥離し
たり、容量素子にクラックや欠け、割れ等が発生したり
するという欠点を有していた。

更に絶縁基体に設けたメタライズ配線層に酸化ルテニ
ウム（ReO）、窒化タンタル（Ta₂N）等の抵抗材料をス
クリーン印刷法により印刷塗布することによって抵抗素
子を半導体素子収納用パッケージを付加した場合、スク
リーン印刷法は抵抗材料の印刷塗布量に大きなバラツキ
を有するため、形成される抵抗素子もその抵抗値が大き
くバラツキ、その結果、メタライズ配線層の特性インピ
ーダンスを所定の値となすことができず、外部回路との
整合が不完全となって半導体素子を正常に作動させるこ
とができないという欠点を有していた。

（発明の目的） 本発明は上記欠点に鑑み案出されたもので、その目的
は半導体素子を長期間にわたり誤動作することなく安定
に作動させることができる小型の半導体素子収納用パッ
ケージを提供することにある。

（課題を解決するための手段） 本発明は半導体素子を収容するための凹部を有する絶
縁基体と蓋体とから成る半導体素子収納用パッケージに
おいて、前記絶縁基体の凹部底面に、サファイアもしく
はシリコンを基体とし、その表面に薄膜形成技術により
導電材料、誘電体材料及び抵抗体材料を被着させて形成
した容量素子及び抵抗素子を取着したことを特徴とする
ものである。

（実施例） 次に本発明を添付図面に基づき詳細に説明する。

第１図及び第２図は本発明の半導体素子収納用パッケ
ージの一実施例を示し、１は電気絶縁材料より成る絶縁
基体、２は同じく電気絶縁材料より成る蓋体である。こ
の絶縁基体１と蓋体２とにより半導体素子を収容するた
めの容器３が構成される。

前記絶縁基体１は例えば、アルミナセラミックスから
成り、アルミナセラミックスの粉末に適当な有機溶剤、
溶媒を添加混合して泥漿状となすとともにこれをドクタ
ーブレード法を採用することによってグリーンシート
（生シート）を得、最後に前記グリーンシートに適当な
打抜き加工を施すとともに複数枚積層し、高温で焼成す
ることによって製作される。

また前記絶縁基体１はその上面中央部に半導体素子を
収容するための空所を形成する凹部1aが設けてあり、該
凹部1a周辺から上面外周端にかけてメタライズ配線層４
が被着形成されている。

前記メタライズ配線層４は内部に収容する半導体素子
を外部回路に接続する場合の導電路として作用し、該メ
タライズ配線層４の凹部1a周辺には半導体素子５の電極
がボンディングワイヤ６を介して電気的に接続され、ま
たメタライズ配線層４の上面外周端には外部回路に直接
接続される外部リード端子７が銀ロウ等のロウ材を介し
ロウ付けされている。

前記メタライズ配線層４は例えばタングステン
（Ｗ）、モリブデン（Mo）等の高融点金属粉末から成
り、該金属粉末に適当な有機溶剤、溶媒を添加混合して
成る金属ペーストを従来周知のスクリーン印刷等の厚膜
手法を採用することによって絶縁基体１の上面に被着形
成される。

また前記絶縁基体１にロウ付けされた外部リード端子
７は内部に収容する半導体素子５を外部回路と接続する
作用を為し、外部リード端子７を外部回路に電気的に接
続することによって内部に収容した半導体素子５はメタ
ライズ配線層４及び外部リード端子７を介し外部回路と
接続されることとなる。

尚、前記外部リード端子７は例えばコバール（Fe−Ni
−Co合金）や42Alloy（Fe−Ni合金）等の金属から成
り、従来周知の金属加工法により板状に形成される。

また前記外部リード端子７はその外表面にニッケル
（Ni）、金（Au）等から成る良導電性で、且つ耐蝕性に
優れた金属をめっきにより５〜20μｍの厚さに層着させ
ておくと外部リード端子７の酸化腐食を有効に防止する
とともに外部リード端子７と外部回路との電気的接続を
良好となすことができる。そのため外部リード端子７は
その外表面にニッケル（Ni）、金（Au）等をめっきによ
り層着させておくことが好ましい。

また前記絶縁基体１の上面中央部に設けた凹部1a底面
には上面に容量素子９及び抵抗素子10を有する回路部材
８と半導体素子５が順次取着される。

前記絶縁基体１の凹部1a底面に取着される回路部材８
は第２図に示すように、サファイアもしくはシリコンか
ら成る基体8aの上面に容量素子９と抵抗素子10とを被着
形成させたものであり、該容量素子９は半導体素子５に
供給される電源電圧の変動を平滑化して半導体素子５の
誤動作を有効に防止する作用を為し、また抵抗素子10は
メタライズ配線層４の特性インピーダンスを外部回路の
特性インピーダンスに整合させ、半導体素子５が外部回
路に整合性よく接続するように作用を為す。

尚、前記容量素子９は、具体的にはサファイアもしく
はシリコンから成る基体8a上にタンタル（Ta）、窒化タ
ンタル（Ta₂N）等を蒸着、スパッタリングにより被着さ
せて下部電極9aを形成し、次に前記下部電極9aの上面を
陽極酸化法により酸化させ、酸化タンタル（Ta₂O₅）の
誘電体層9bを形成し、最後に前記誘電体層9bの上面にク
ロム−金（Cr−Au）を蒸着、スパッタリングにより被着
させ上部電極9cを形成することによって形成される。

また前記抵抗素子10は容量素子９と同様にサファイア
もしくはシリコンから成る基体8a上に窒化タンタル（Ta
₂N）等を蒸着、スパッタリングにより被着させて抵抗体
10aを形成し、次に前記抵抗体10aの上面両端にクロム−
金（Cr−Au）を蒸着、スパッタリングにより被着させ電
極10bを形成することによって形成される。

尚、前記容量素子９はその上部電極9c及び下部電極9a
が半導体素子５の電源端子及び接地端子の各々にボンデ
ィングワイヤ６を介し電気的に接続され、また抵抗素子
10の電極10bは半導体素子５の信号端子及び絶縁基体１
に設けたメタライズ配線層４の各々に同じくボンディン
グワイヤ６を介して電気的に接続される。

前記容量素子９及び抵抗素子10はサファイアもしくは
シリコンから成る基体8a上に電極材料、誘電体材料及び
抵抗体材料を薄膜形成技術により被着させることによっ
て形成されていることからその熱膨張係数は基体8aを構
成するサファイアもしくはシリコンの熱膨張係数（3.5
〜6.5×10^-6/℃）に依存し、絶縁基体１と近似したもの
となる。そのためこの容量素子９及び抵抗素子10を有す
る回路部材８を絶縁基体１の凹部1a底面に取着し、しか
る後、容量素子９及び抵抗素子10と絶縁基体１の両者に
熱が印加されたとしても両者はその熱膨張係数が近似す
ることから両者間に応力が発生することはなく、該応力
によって容量素子９及び抵抗素子10が絶縁基体１より剥
離したり、容量素子９や抵抗素子10にクラックや、欠け
割れ等が発生することもない。

また前記容量素子９はその上面に半導体素子５が取着
されるが該容量素子９は半導体素子５とも熱膨張係数が
近似するため前述と同様、容量素子９と半導体素子５と
の間に両者の熱膨張係数の相違に起因する応力によって
剥離が発生したり、容量素子９及び半導体素子５にクラ
ックや欠け、割れ等が発生することもない。

更に前記容量素子９はサファイアもしくはシリコンか
ら成る基体8a上に電極材料及び誘電体材料を薄膜形成技
術により被着させることによって形成されていることか
ら誘電体層の厚みを極めて薄くなすことができ、その結
果、容量素子９を小型にして、且つ静電容量を大きくす
ることができる。そのため絶縁基体１の凹部1a底面に容
量素子９を配したとしても該凹部1aにおいて容量素子９
が占める容積は非常に少なく、容量素子９を凹部1a底面
に配することによって絶縁基体１の形状が大型となるこ
ともない。

更にまた抵抗素子10はサファイアもしくはシリコンか
ら成る基体8a上に電極材料及び抵抗体材料を薄膜形成技
術により被着させることによって形成されていることか
ら抵抗素子10の抵抗値はバラツキの殆どない極めて正確
なものとなすことができ、その結果、メタライズ配線層
４の特性インピーダンスを外部回路の特性インピーダン
スに正確に整合させることが可能となって半導体素子５
を外部回路に整合性よく接続させることができる。

かくして、この半導体素子収納用パッケージによれ
ば、絶縁基体１の凹部1a底面に取着した回路部材８の容
量素子９上に半導体素子５を取着固定し、該半導体素子
５の電源端子及び接地端子を容量素子９の上部電極及び
下部電極に、他の信号端子を抵抗素子10の一方の電極
に、抵抗素子10の他方の電極を外部リード端子７がロウ
付けされたメタライズ配線層４に各々、ボンディングワ
イヤ６を介して接続させ、しかる後、絶縁基体１と蓋体
２とを樹脂等の封止部材を介して接着し、容器３内部に
半導体素子５を気密に封止することによって最終製品と
しての半導体装置が完成する。

（発明の効果） 本発明の半導体素子収納用パッケージによれば、絶縁
基体の半導体素子を収容するための凹部底面に、サファ
イアもしくはシリコンを基体とし、その表面に薄膜形成
技術により電極材料、誘電体材料及び抵抗体材料を被着
させて形成した容量素子及び抵抗素子を取着したことか
ら絶縁基体、容量素子、抵抗素子及び半導体素子の各々
の熱膨張係数をすべて近似した大きさとなすことがで
き、その結果、絶縁基体、容量素子、抵抗素子及び半導
体素子に熱が印加されたとしても容量素子及び抵抗素子
が絶縁基体から、或いは半導体素子が容量素子から剥離
することは一切なく、また容量素子、抵抗素子及び半導
体素子にクラックや欠け、割れ等が発生することもな
い。そのため半導体素子収納用パッケージの内部には容
量素子、抵抗素子及び半導体素子を強固に取着収容する
ことができ、内部に収容する半導体素子を長期間にわた
り誤動作することなく安定に作動させることが可能とな
る。

また、前記容量素子は絶縁基体の半導体素子が収容さ
れる凹部内に取着され、半導体素子の近くに配されてい
ることから供給電源電圧の変動に起因する半導体素子へ
の悪影響をより有効に防止することができ、内部に収容
する半導体素子をより正常、且つ安定に作動させること
もできる。

更に、容量素子は薄膜形成技術により形成されること
からその形状を小型として、且つ大容量となすことがで
き、その結果、絶縁基体の凹部に容量素子を取着したと
しても該容量素子が占める容積は極めて少なく、半導体
装置の全体形状を小型のものとなすこともできる。

また更に抵抗素子は薄膜形成技術により形成されるこ
とからその抵抗値をバラツキが殆どない所定の値となす
ことができ、その結果、絶縁基体に設けたメタライズ配
線層の特性インピーダンスを外部回路の特性インピーダ
ンスに正確に整合させることができ、これによって内部
に収容する半導体素子を外部回路に整合性よく接続する
ことも可能となる。

【図面の簡単な説明】

第１図は本発明の半導体素子収納用パッケージの一実施
例を示す断面図、第２図は第１図の丸部の拡大断面図、
第３図は従来の半導体素子収納用パッケージの断面図、
第４図は第３図に示すパッケージの絶縁基体の平面図で
ある。 1:絶縁基体、1a:凹部、2:蓋体 8:基体、9:容量素子、10:抵抗素子

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体素子を収容するための凹部を有する
   絶縁基体と蓋体とから成る半導体素子収納用パッケージ
   において、前記絶縁基体の凹部底面に、サファイアもし
   くはシリコンを基体とし、その表面に薄膜形成技術によ
   り導電材料、誘電体材料及び抵抗体材料を被着させて形
   成した容量素子及び抵抗素子を取着したことを特徴とす
   る半導体素子収納用パッケージ。