KR102010667B1 - 상이한 평면들 상에서의 단자 연결들을 위한 융기된 비아 - Google Patents

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더-치양 예
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Abstract

본 방법은 제1 금속 패드 및 제2 금속 패드에 접촉하도록 유전체 층의 개구 내로 연장하는 금속층을 형성하는 단계와, 컴포넌트 디바이스의 최하부 단자를 금속층에 접합시키는 단계를 포함한다. 금속층은 컴포넌트 디바이스의 바로 아래에 놓여지고 이에 접합된 제1 부분을 갖는다. 융기된 비아가 금속층 상에 형성되고, 금속층은 융기된 비아의 바로 아래에 놓여진 제2 부분을 갖는다. 금속층은 에칭되어 금속층의 제1 부분과 제2 부분을 서로 분리시킨다. 본 방법은 융기된 비아 및 컴포넌트 디바이스를 유전체 층 내에서 코팅하는 단계, 융기된 비아 및 컴포넌트 디바이스의 최상부 단자를 드러내는 단계, 및 융기된 비아를 최상부 단자에 연결하는 재배선 라인을 형성하는 단계를 더 포함한다.

Description

상이한 평면들 상에서의 단자 연결들을 위한 융기된 비아{RAISED VIA FOR TERMINAL CONNECTIONS ON DIFFERENT PLANES}
본 출원은 발명의 명칭이 "Raised-Via for Terminal Connections on Different Planes"인, 2017년 1월 26일자로 출원된 미국가특허출원 제62/450,786호를 우선권으로 주장하며, 이 출원은 전체적으로 본 명세서 내에 참고로 원용된다.
본 발명은 다른 평면 상에서의 단자 연결을 위한 융기된 비아를 포함하는 디바이스에 관한 것이다.
수동 디바이스는 일반적으로 집적 회로 내에서 사용된다. 수동 디바이스는 커패시터, 인덕터 등을 포함할 수도 있다. 이 디바이스는 때로는 넓은 칩 면적을 필요로 하며, 때때로 트랜지스터 그리고 레지스터 같은 유형의 디바이스와 다르게 취급된다. 예를 들어, 수동 디바이스는 패키지 기판, 인쇄 회로 기판(PCB) 또는 패키지 상에 접합될(bonded) 수도 있는 개별 디바이스 다이로서 형성될 수도 있다.
본 발명의 양태는 첨부된 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징부가 축척대로 도시되지 않는다는 점이 주목된다. 실제로, 다양한 특징부의 치수는 설명 및 도시의 명확성을 위하여 임의적으로 증가되거나 감소될 수 있다.
도 1 내지 도 11은 일부 실시예에 따른 컴포넌트 디바이스와 일체화된 패키지의 형성에 있어서 중간 단계의 횡단면도를 도시한다.
도 12 및 도 13은 일부 실시예에 따른 컴포넌트 디바이스와 일체화된 패키지의 형성에서의 중간 단계의 횡단면도를 도시한다.
도 14 내지 도 18은 일부 실시예에 따른 디바이스 다이의 최상부 부분에서의 디바이스 다이와 컴포넌트 디바이스의 형성에서의 중간 단계의 횡단면도를 도시한다.
도 19 내지 도 21은 일부 실시예에 따른 컴포넌트 디바이스와 일체화된 패키지의 형성에서의 중간 단계의 횡단면도를 도시한다.
도 22 내지 도 31은 일부 실시예에 따른 개별 칩 상에 형성된 컴포넌트 디바이스와 일체화된 패키지의 형성에서의 중간 단계의 횡단면도를 도시한다.
도 32a 및 도 32b는 일부 실시예에 따른 컴포넌트 디바이스의 횡단면도 및 평면도를 도시한다.
도 33은 일부 실시예에 따른 패키지를 형성하기 위한 공정 흐름을 도시한다.
이하의 본 발명은, 예를 들어 제공된 주제의 상이한 특징을 구현하기 위하여 다른 실시예 또는 예를 제공한다. 본 발명을 단순화하기 위하여 컴포넌트 및 배치의 특정 예가 아래에 설명된다. 이들은 물론 예시일 뿐 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 특징부 위로의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉 상태로 형성된 실시예를 포함할 수도 있으며, 또한 제1 특징부와 제2 특징부가 직접적으로 접촉하지 않도록 부가적인 특징부가 제1 특징부와 제2 특징부 사이에 배치되는 실시예를 포함할 수도 있다. 또한, 본 발명은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이러한 반복은 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지 않는다.
또한, "아래에 놓여진", "아래", "하부", "위에 놓여진", "상부"와 같은 공간적으로 상대적인 용어는 도면에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 설명의 용이성을 위해 본 명세서에 사용될 수도 있다. 공간적으로 상대적인 용어는 도면에서 도시된 방향에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 방향을 포함하도록 의도된다. 장치는 이는 다르게 향할(90도 또는 다른 방향에서 회전될) 수 있으며, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 동일하게 해석될 수 있다.
컴포넌트 디바이스와 일체화된 디바이스 다이(die)를 포함하는 패키지 및 그 형성 방법이 다양한 예시적인 실시예에 따라 제공된다. 일부 패키지를 형성하는 중간 단계가 일부 실시예에 따라 도시된다. 일부 실시예의 일부 변형이 논의된다. 다양한 도면 및 예시적인 실시예 전체에 걸쳐, 동일한 참조 번호가 동일한 요소를 지정하기 위하여 사용된다.
도 1 내지 도 11은 본 발명의 일부 실시예에 따른 패키지 형성에서의 중간 단계의 단면도를 도시한다. 도 1 내지 도 11에 나타난 단계는 또한 도 33에 나타난 바와 같이 공정 흐름(200)에 개략적으로 반영된다.
도 1은 웨이퍼(2)의 횡단면도를 도시한다. 본 발명의 일부 실시예에 따르면, 웨이퍼(2)는 트랜지스터 및/또는 다이오드와 같은 능동 디바이스 및 가능하게는 커패시터, 인덕터, 레지스터 등과 같은 수동 디바이스를 포함한다. 본 발명의 다른 실시예에 따르면, 패키지 컴포넌트(2)는 능동 디바이스를 포함하지 않는 인터포저 웨이퍼이며, 수동 디바이스를 포함할 수도 있고 또는 포함하지 않을 수도 있다. 웨이퍼(2)는 다수의 칩(10)을 포함한다.
웨이퍼(2)는 반도체 기판(20) 및 반도체 기판(20)의 최상부 표면 상에 형성된 특징부(feature)를 포함할 수도 있다. 반도체 기판(20)은 실리콘, 게르마늄, 실리콘 게르마늄 및/또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V 화합물 반도체로 형성될 수도 있다. 반도체 기판(20)은 또한 벌크 실리콘 기판 또는 절연체 상 실리콘(silicon-on-insulator: SOI) 기판일 수도 있다. 얕은 트렌치 분리(STI) 영역(도시되지 않음)이 반도체 기판(20) 내에 형성되어 반도체 기판(20) 내에서 활성 영역을 분리할 수도 있다.
본 발명의 일부 실시예에 따르면, 웨이퍼(2)는 집적 회로 디바이스(회로; 22)를 포함하며, 이 집적 회로 디바이스는 반도체 기판(20)의 최상부 표면 상에 형성된다. 예시적인 집적 회로 디바이스(22)는 상보성 금속 산화물 반도체(CMOS) 트랜지스터, 레지스터, 커패시터, 다이오드 등을 포함한다. 집적 회로 디바이스(22)의 세부 사항은 본 명세서 내에 도시되지 않는다. 대안적인 다른 실시예에 따르면, 웨이퍼(2)는 인터포저를 형성하기 위하여 사용되며, 여기서 기판(20)은 반도체 기판 또는 유전체 기판일 수도 있다.
층간 절연체(inter-layer dielectric; ILD)(24)는 반도체 기판(20) 위에 형성되며 집적 회로 디바이스(22) 내의 트랜지스터(도시되지 않음)의 게이트 스택들 사이의 공간을 채운다. 일부 실시예에 따르면, ILD(24)는 테트라에틸 오르토실리케이트(TEOS) 산화물(SiO2), 포스포-실리케이트 글라스(Phospho-Silicate Glass; PSG), 보로-실리케이트 글라스(Boro-Silicate Glass ; BSG), 보론-도프드 포스포-실리케이트 글라스(Boron-doped Phospho-Silicate Glass ; BPSG), 플루오린-도프드 실리케이트 글라스(Fluorine-Doped Silicate Glass ; FSG) 등으로 형성된다. ILD(24)는 스핀 코팅, 유동성 화학 기상 퇴적(FCVD) 등을 사용하여 형성될 수도 있다. 본 발명의 다른 실시예에 따르면, ILD(24)는 플라즈마-강화 화학 기상 퇴적(PECVD), 저압 화학 기상 퇴적(LPCVD) 등과 같은 퇴적 방법을 이용하여 형성된다.
콘택트 플러그(28)는 ILD(24) 내에 형성되며, 집적 회로 디바이스(22)를 상부 금속 라인 및 비아에 전기적으로 연결하기 위하여 사용된다. 본 발명의 일부 실시예에 따르면, 콘택트 플러그(28)는 텅스텐, 알루미늄, 구리, 티타늄, 탄탈늄, 질화 티타늄, 질화 탄탈륨, 이들의 합금 및/또는 이들의 다중 층으로부터 선택된 도전성 물질로 형성된다. 콘택트 플러그(28)의 형성은 ILD(24)에 콘택트 개구를 형성하는 것, 콘택트 개구 내에 도전성 물질(들)을 채우는 것 및 (화학적 기계적 연마(CMP) 또는 기계적 연삭과 같은) 평탄화를 수행하여 콘택트 플러그(28)의 최상부 표면을 ILD(24)의 최상부면과 같은 높이로 하는 것을 포함할 수도 있다.
ILD(24) 및 콘택트 플러그(28) 위에 상호 연결 구조체(30)가 위치된다. 상호 연결 구조체(30)는 유전체 층(32) 내 형성된 금속 라인(34) 및 비아(36)를 포함한다. 동일한 레벨에서의 금속 라인들의 조합은 이후 금속층으로서 지칭된다. 본 발명의 일부 실시예에 따르면, 상호 연결 구조체(30)는 비아(36)를 통하여 상호 연결된 복수의 금속층을 포함한다. 금속 라인(34)과 비아(36)는 구리 또는 구리 합금으로 형성될 수도 있으며, 이들은 또한 다른 금속으로 형성될 수 있다. 본 발명의 일부 실시예에 따르면, 유전체 층(32)은 저-k 유전체 물질로 형성된다. 저-k 유전체 물질의 유전 상수(k 값)는, 예를 들어 약 3.0 미만 또는 약 2.5 미만일 수도 있다.
이후 유전체 층(32)은 대안적으로 금속층 간 유전체(IMD) 층(32)으로 지칭된다. 본 발명의 일부 실시예에 따르면, IMD 층(32)은 약 3.0, 약 2.5 미만 또는 그 미만의 유전 상수(k 값)를 갖는 저-k 유전체 물질(들)로 형성된다. IMD 층(32)은 블랙 다이아몬드 (Applied Materials Inc.의 등록 상표), 탄소-함유 저-k 유전체 물질, 수소-실세스-퀴옥산(HSQ), 메틸-실세스-퀴옥산(MSQ) 등으로 형성될 수도 있다. 본 발명의 일부 실시예에 따르면, IMD 층(32)의 형성은 포로겐-함유 유전체 물질을 퇴적하는 것 및 그후 경화 공정을 수행하여 포로겐을 제거하는 것을 포함하며, 따라서 잔류 IMD 층(32)은 다공성이다.
금속 라인(34) 및 비아(36)의 형성 공정은 단일 다마신(damascene) 및/또는 이중 다마신 공정을 포함할 수도 있다. 예시적인 단일 다마신 공정에서, 트렌치는 먼저 IMD 층(32) 중 하나에 형성되고, 이어서 트랜치가 도전성 물질로 채워진다. 이후 CMP와 같은 평탄화 단계가 수행되어 트렌치 내에 금속 라인을 남기고 IMD 층의 최상부 표면보다 높은 도전성 물질의 과도한 부분을 제거한다. 이중 다마신 공정에서, 트렌치 및 비아 개구 모두가 IMD 층에 형성되며, 비아 개구는 트렌치 밑에 놓여지고 트렌치에 연결된다. 이후 도전성 물질이 트렌치 및 비아 개구 내로 채워져 금속 라인 및 비아를 각각 형성한다. 도전성 물질은 확산 베리어 층 및 확산 베리어 층 위의 구리-함유 금속 물질을 포함할 수도 있으며, 여기서 확산 베리어 층은 티타늄, 질화 티타늄, 탄탈늄, 질화 탄탈늄 등을 포함할 수도 있다.
상호 연결 구조체(30) 위에 패시베이션 층(40: 때로는 "패시베이션-1"로 지칭됨)이 형성되며, 여기서 비아(44)는 패시베이션 층(40) 내에 형성되어 금속 라인(34)과 비아(36)를 상부 금속 패드에 전기적으로 연결한다.
(금속 패드(42)로 집합적으로 지칭되는 42A, 42B, 42C 및 42D를 포함하는) 금속 패드(42)는 패시베이션 층(40) 위에 형성되며, 패시베이션 층(40) 내의 비아(44)를 통하여 그리고 일부 실시예에 따르면 금속 라인(34)과 비아(36)를 통하여 집적 회로 디바이스(22)에 전기적으로 결합될 수도 있다. 금속 패드(42)는 알루미늄 패드 또는 알루미늄-구리 패드일 수도 있으며, 다른 금속 물질이 사용될 수도 있다. 금속 패드(42B, 42C 및 42D)로부터 집적 회로 디바이스(22)로의 전기적 결합이 점선 "38"로 개략적으로 나타내어진다.
패시베이션 층(46) (때로는 "패시베이션-2"로 지칭됨)은 패시베이션 층(40) 위에 형성된다. 패시베이션 층(46)의 일부 부분은 금속 패드(42)의 에지 부분을 덮을 수도 있으며, 금속 패드(42)의 중앙 부분은 패시베이션 층(46) 내의 개구를 통해 노출된다. 각각의 패시베이션 층(40 및 46)은 단일 층 또는 복합 층일 수도 있으며, 비다공성 물질로 형성될 수도 있다. 본 발명의 일부 실시예에 따르면, 패시베이션 층(40 및 46) 중 하나 또는 둘 모두는 실리콘 산화물층(도시되지 않음) 및 실리콘 산화물층 위의 실리콘 질화물층(도시되지 않음)을 포함하는 복합 층이다. 패시베이션 층(40 및 46)은 또한 언-도프드(un-doped) 실리케이트 글라스(USG), 실리콘 산화질화물 등과 같은 다른 비다공성 유전체 물질로 형성될 수도 있다.
유전체 층(48)은 패시베이션 층(46) 위에 형성된다. 본 발명의 일부 실시예에 따르면, 유전체 층(48)은 중합체 층이며, 따라서 설명 전반에 걸쳐 중합체 층(48)으로 지칭되는 반면에, 이는 실리콘 질화물, 실리콘 산화물 등과 같은 무기 유전체 물질로 형성될 수 있다. 중합체 층(48)은 폴리이미드, 폴리벤즈옥사졸(PBO), 벤조사이클로부틴(BCB) 등으로 형성될 수도 있다. 형성 방법은, 예를 들어 스핀 코팅을 포함할 수도 있다. 중합체 층(48)은 유동 가능한 형태로 분배되고 이후 경화될 수도 있다. 중합체 층(48)은 패터닝되어 금속 패드(42)의 중앙 부분을 노출시킨다.
다음으로, 도 2에 도시된 바와 같이, 금속층(50)이 형성되어 폴리머 층(48) 내의 개구를 채운다. 금속층(50)은 금속 패드(42)의 최상부 표면과 접촉한다. 각각의 단계가 도 33 내에 도시된 공정 흐름 내의 단계 202로서 표시된다. 본 발명의 일부 실시예에 따르면, 금속층(50)의 형성은 시드 층(도시되지 않음)을 퇴적하는 것과 그후 시드 층 위에 금속층을 도금하는 것을 포함한다. 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층(양 층 모두 등각 층일 수 있다)을 포함할 수도 있다. 시드 층은 물리적 기상 퇴적(PVD)을 이용하여 퇴적될 수도 있다. 시드 층 위의 도금된 도전성 물질은 구리 층, 금 층을 포함할 수 있으며, 또는 구리 층 및 구리 층 위의 및 금 층을 포함할 수도 있다. 도금은, 예를 들어, 전기-화학 도금(ECP) 또는 무전해 도금(E-less)을 사용하여 수행될 수도 있다. 도금된 금속층(50)은 전체 웨이퍼(2)를 덮는 블랭킷 층일 수 있다. 도금 후, CMP 또는 기계적 연마 단계와 같은 평탄화가 수행되어 금속층(50)을 위한 평탄한 최상부 표면을 형성한다. 금속층(50)이 구리 층 및 금 층을 포함하고 있는 일부 실시예에 따르면, 평탄화가 먼저 수행되어 중합체 층(48)의 최상부 표면보다 높은 편평한 표면을 발생시킬 수도 있다. CMP 후, 금 층이 형성되고, 따라서 이는 편평한 층일 것이다.
도 3을 참조하면, 대안적으로 메탈 포스트로 지칭되는 융기된 비아(raised via; 52)가 형성된다. 각각의 단계가 도 33에 도시된 공정 흐름에서 단계 204로서 도시된다. 본 발명의 일부 실시예에 따르면, 포토레지스트일 수도 있는 마스크 층(54)이 형성되고 패터닝되어 금속층(50)의 일부분을 노출시킨다. 예를 들어, ECP 또는 E-less 도금을 통하여 융기된 비아(52)가 그후 형성된다. 융기된 비아(52)의 높이(H1)는 약 5㎛보다 클 수도 있으며, 약 5㎛ 내지 약 50㎛ 범위 내에 있을 수도 있다. 융기된 비아(52)는 구리, 알루미늄, 티타늄, 질화 티타늄, 니켈, 금, 이들의 다층 및/또는 이들의 합금으로 형성될 수도 있다. 본 발명의 일부 실시예에 따르면, 융기된 비아(52)는 금속층(50)의 하부 접촉부와 동일한 물질로 형성되며, 이들 사이에 구별 가능한 계면이 존재할 수도 있고 또는 존재하지 않을 수도 있다. 대안적인 실시예에 따르면, 융기된 비아(52)와 금속층(50)은 다른 물질로 형성된다. 융기된 비아(52) 및 금속층(50)은 또한 알루미늄 및/또는 구리와 같은 동일한 유형의 요소를 포함할 수도 있지만, 상이한 백분율을 갖는다. 융기된 비아(52)의 형성 후에, 마스크 층(54)이 제거된다.
도 4는 금속층(50)으로의 (집합적으로 컴포넌트 디바이스(56)로 지칭되는) 컴포넌트 디바이스(56A 및 56B)의 접합을 도시한다. 각각의 단계는 도 33 내에 도시된 공정 흐름 내에서 단계 206으로서 나타내어진다. 칩(10)의 최상부 표면에 가깝게 형성되기 때문에 컴포넌트 디바이스(56)는 때때로 표면 실장 디바이스(SMD)로 지칭된다. 컴포넌트 디바이스(56)는 때때로 집적 수동 디바이스(IPD)라고도 지칭되며, 이는 내부에 수동 디바이스를 포함한다. 일부 예시적인 실시예에 따르면, 컴포넌트 디바이스(56)는 내부에 커패시터, 인덕터, 레지스터, (포토 다이오드와 같은) 다이오드를 포함한다. 또한, 하나 이상의 컴포넌트 디바이스(56)는 단일-디바이스 컴포넌트들일 수도 있으며, 각 단일-디바이스 컴포넌트는 커패시터, 인덕터, 다이오드 등을 포함하며 (트랜지스터와 같은) 다른 능동 디바이스 또는 수동 디바이스를 포함하지 않는다.
각각의 컴포넌트 디바이스(56)는 각각의 컴포넌트 디바이스(56)의 최상부 표면의 평면과 최하부 표면의 평면을 포함하는 다른 평면에 (60 및 66과 같은) 2개의 단자를 포함한다. 각각의 컴포넌트 디바이스(56)가 커패시터인 경우, 2개의 단자(60 및 66)는 2개의 커패시터 전극에 연결된다. 각각의 컴포넌트 디바이스(56)가 인덕터인 경우, 2개의 단자는 코일의 2개의 말단에 연결된다. 각각의 컴포넌트 디바이스(56)가 다이오드인 경우, 2개의 단자는 양극과 음극에 연결된다. 도 32a는 최하부 전극(58A), 커패시터 절연체(58B) 및 최상부 전극(58C)을 포함하는 커패시터(58)를 내부에 포함하는 예시적인 컴포넌트 디바이스(56)의 횡단면도를 도시한다. 일부 실시예에 따르면, 접합층(60)은 도전층(62)을 통하여 최하부 커패시터 전극(58A)에 전기적으로 연결되고 컴포넌트 디바이스의 최하부 단자의 역할을 한다. 최상부 단자(66)는, 예를 들어 도전층(64)을 통하여 최상부 커패시터 전극(58C)에 전기적으로 연결된다. 커패시터(58) (또는 다른 유형의 디바이스)가 유전체 층(59) 내에 형성될 수도 있다.
도 32b는 본 발명의 일부 실시예에 따른 컴포넌트 디바이스(56)의 평면도를 도시한다. 일부 실시예에 따르면, 최상부 단자(66)는 링으로서 형성되거나 또는 고형 금속 패드로서 형성될 수도 있다. 예를 들어, 컴포넌트 디바이스(56)가 포토 다이오드 또는 발광 다이오드를 포함하는 경우, 링형 최상부 단자(66)로 둘러싸인 영역은 컴포넌트 디바이스(56)가 광을 받도록 이용될 수도 있거나 광이 컴포넌트 디바이스(56) 밖으로 방출되도록 이용될 수도 있다. 따라서, 도 4가 2개의 최상부 단자(66)가 있음을 나타내고 있지만, 2개의 도시된 최상부 단자(66)는 동일한 링-형상의 최상부 단자의 부분일 수도 있다. 대안적인 실시예에 따르면, 컴포넌트 디바이스(56)는 전기적으로 단락되지 않은 2개 이상의 최상부 단자(66)를 포함할 수도 있다.
본 발명의 일부 실시예에 따르면, 접합층의 역할을 하는 최하부 단자(60)의 물질 및 구조에 따라, 접합은 구리-대-구리 접합 또는 금-대-금 접합, 솔더 접합 등과 같은 직접적인 금속-대-금속 접합일 수도 있다. 따라서, 하나의 접합층(60)은 금속층(50)에 직접적으로 연결된 금속층을 포함할 수도 있다. 접합층(60)이 솔더를 포함하지 않을 때, 접합층(60) 내의 비-솔더 금속층이 금속층(50)에 직접적으로 접합된다. 접합층(60)이 솔더 층을 포함하는 경우, 솔더 층은 접합층(60) 내의 비-솔더 금속층과 금속층(50) 사이에 있으며 그리고 양 금속층에 접촉한다.
다음으로, 도 5를 참조하면, 에칭 단계가 수행되어 컴포넌트 디바이스(56)와 융기된 비아(52)에 의해 덮이지 않은 금속층(50)의 부분이 제거된다. 각각의 단계는 도 33 내에 도시된 공정 흐름 내에서 단계 208로서 나타내어진다. 본 발명의 일부 실시예에 따르면, 에칭은 습식 에칭 또는 건식 에칭을 포함한다. 에칭의 결과로서, 금속층(50)의 잔류 부분인 접합 패드(50A 및 50C)가 형성되고, 위에 놓여진 최하부 단자(60)에 연결된다. 접합 패드(50B)는 융기된 비아(52) 아래에 남겨진다. 에칭의 결과로서, 언더컷이 형성될 수도 있으며, 여기서 접합 패드(50A, 50B 및 50C)는 상부 디바이스/특징부(56 및 52)의 각각의 에지로부터 측 방향으로 오목해진다. 예를 들어, 파선(55)은 언더컷이 발생할 때 도전층(52A 및 52C)의 에지의 형상을 개략적으로 도시한다. 최하부 단자(60)의 물질에 따라, 단자(60)는 각각의 컴포넌트 디바이스(56) 내의 상부 유전체 층의 에지에 대하여 언더컷을 가질 수도 있고 갖지 않을 수도 있다. 또한, 융기된 비아(52)의 물질이 접합 패드(50B)의 물질과 다른 경우, 유사한 언더컷이 접합 패드(50B)에도 형성될 수도 있다. 금속층(50)의 에칭의 결과로서, 금속 패드(42D)를 덮는 금속층(50)의 부분 또한 제거되며, 금속 패드(42D)도 드러난다.
도 6은 유전체 층(70)을 갖는 디바이스의 코팅부를 도시하며, 이 유전체 층은 폴리이미드, PBO 또는 BCB와 같은 중합체로 형성될 수도 있다. 광 평탄화가 수행되어 유전체 층(70)의 최상부 표면을 평탄화할 수 있다. 유전체 층(70)의 최상부 표면은 컴포넌트 디바이스(56) 및 융기된 비아(52)의 최상부 표면보다 높으며, 따라서 컴포넌트 디바이스(56)와 융기된 비아(52)는 유전체 층(70) 내에서 캡슐화된다. 각각의 단계는 도 33 내에 도시된 공정 흐름 내에서 단계 210으로서 나타내어진다. 다음으로, 도 7에 도시된 바와 같이, 유전체 층(70)이 패터닝되어 최상부 단자(66)가 드러나는 개구(72)를 형성한다. 각각의 단계는 도 33에 도시된 공정 흐름에서 단계 212로서 나타내어진다. 패터닝은 포토리소그래피 공정에서 에칭을 통해 수행될 수도 있다. 개구(72)를 형성하는 동일 공정에서, 개구(73) 또한 형성되어 금속 패드(42D)를 다시 드러낸다. 유전체 층(48 및 70)이 유사한 에칭 특성을 갖는 다른 실시예에 따르면, 개구(73)는 파선 "71"로 나타내어진 바와 같은 형상을 가질 수 있다.
다음으로, 도 8에 도시된 바와 같이, 융기된 비아(52)가 드러난다. 각각의 단계는 또한 도 33 내에 도시된 공정 흐름 내에서 단계 212로서 나타내어진다. 예시적인 공정은 유전체 층(70)의 블랭킷 에칭 백, 유전체 층(70) 상의 CMP 또는 유전체 층(70)상의 기계적 연마를 포함할 수도 있다. 에칭 백이 채택되면, 에칭 백이 끝날 때 융기된 비아(52)의 최상부 표면은 에칭된 유전체 층(70)의 최상부 표면보다 높을 수도 있다. CMP 또는 기계적 연마가 수행된 경우, 융기된 비아(52)의 최상부 표면은 또한 유전체 층(70)의 최상부 표면과 수평일 수도 있다.
도 9는 재배선 라인(74)의 형성을 도시한다. 각각의 단계는 도 33 내에 도시된 공정 흐름 내에서 단계 214로서 나타내어진다. 예시적인 형성 공정은 시드 층을 퇴적하고, 시드 층 위에 포토레지스트와 같은 패터닝된 마스크 층(도시되지 않음)을 형성하며, 재배선 라인(74)을 (예를 들어, ECP를 이용하여) 도금하고, 패터닝된 마스크 층을 제거하며, 재배선 라인에 의하여 덮여지지 않은 시드 층의 부분을 제거하는 것을 포함한다. 재배선 라인(74)은 융기된 비아(52)의 상부 표면과 접촉하며, 컴포넌트 디바이스(56A)의 최상부 단자(66)를 금속 패드(42B)에 전기적으로 연결한다. 대안적인 실시예에 따르면, 재배선 라인(74)은 금속층을 블랭킷 퇴적한 다음 에칭을 통해 금속층을 패터닝함으로써 형성된다. 재배선 라인(74)은 구리, 알루미늄, 니켈, 팔라듐 또는 이들의 합금으로 형성될 수도 있다.
도시되지는 않았지만, 컴포넌트 디바이스(56B)의 최상부 단자(66)에 연결된 재배선 라인이 있을 수도 있다. 그러나, 재배선 라인은 도시된 것 이외의 평면에 형성되기 때문에, 재배선 라인은 보이지 않는다. 유사하게, 컴포넌트 디바이스(56B)의 최상부 단자(66)는 도시된 융기된 비아(52)와 동시에 형성된 다른 융기된 비아에도 연결될 수도 있다.
다음으로, 도 10에 도시된 바와 같이, 패시베이션 층(76)이 형성되어 재배선 라인(74)과 최상부 단자(66)를 외부 환경으로부터 격리시킨다. 각각의 단계는 도 33 내에 도시된 공정 흐름 내에서 단계 216으로서 나타내어진다. 본 발명의 일부 실시예에 따라, 패시베이션 층(76)은 폴리이미드 또는 PBO와 같은 중합체 또는 실리콘 산화물, 실리콘 질화물 또는 다중 층과 같은 무기 물질로 형성된다. 후속 단계에서, 웨이퍼(2)는 스크라이브 라인(78)을 따라 싱귤레이팅되어 칩(10)들을 서로 분리시키며, 여기서 칩(10)들은 동일한 구조를 갖는다. 각각의 단계는 도 33 내에 도시된 공정 흐름 내에서 단계 218로서 나타내어진다.
도 11은 패키지(82)를 형성하도록, 예를 들어 와이어 접합(wire bonding)을 통한 칩(10)의 접합을 도시한다. 각각의 단계는 도 33 내에 도시된 공정 흐름 내에서 단계 220으로서 나타내어진다. 일부 실시예에 따르면, 칩(10)의 배면 표면은 접착 필름(도시되지 않음)을 통하여, 패키지 기판, 인쇄 회로 기판 또는 리드 프레임과 같은 다른 패키지 컴포넌트(도시되지 않음)에 접착된다. 칩(10)은 이후 패키지 컴포넌트에 접합되며, 여기서 접합 볼(80A) 및 접합 볼(80A)에 부착된 금속 와이어(80B)를 포함하는 와이어 접합 구조체(80)가 형성되어 금속 패드(42D)를 패키지 컴포넌트에 전기적으로 연결시킨다. 이후 와이어 접합 구조체(80)와 함께 칩(10)은, 예를 들어 몰딩 컴파운드(도시되지 않음)와 같은 캡슐화 물질 내에서 캡슐화될 수도 있다.
도 12 내지 도 31은 본 발명의 일부 실시예에 따른 패키지 형성의 중간 단계의 횡단면도를 도시한다. 다른 명시되지 않는 한, 이 실시예에서의 컴포넌트의 물질 및 형성 방법은 도 1 내지 도 11에 도시된 실시예에서 동일한 참조 번호로 표시된 같은 컴포넌트와 본질적으로 동일하다. 따라서, 도 12 내지 도 31에 도시된 컴포넌트의 형성 공정 및 물질에 관한 세부 사항은 도 1 내지 도 11에 도시된 실시예에 대한 설명에서 찾을 수도 있다.
도 12 및 도 13은 대안적인 실시예에 따른 패키지 형성의 중간 단계를 도시한다. 도 7 및 도 8에 도시된 단계가 단일 에칭 단계로 대체되어 도 12에 도시된 바와 같이 최상부 단자(66)와 융기된 비아(52)를 동시에 드러낸다는 점을 제외하고, 이 실시예는 도 1 내지 도 11에 도시된 실시예와 유사하다. 유전체 층(70)의 에칭에서, 개구(75)는 개구(72 및 73)와 동시에 형성된다. 개구(75)는 유전체 층(70) 내로 연장되고 융기된 비아(52)의 최상부 표면을 드러낸다. 도 13은 이 실시예에 따른 최종 패키지(82)를 도시하며, 여기서, 재배선 라인(74)은 개구(75) 내로 연장되어 (도 12) 융기된 비아(52)와 접촉한다.
도 14 내지도 18은 대안적인 실시예에 따른 패키지 형성의 중간 단계를 도시한다. 이 실시예는 사전 형성된 컴포넌트 디바이스(56)를 접합하는 대신에 컴포넌트 디바이스(56)가 웨이퍼(2) 위에 인-시튜(in-situ) 형성된다는 점을 제외하고는 도 1 내지 도 11에 도시된 실시예와 유사하다. 초기 단계는 도 1 및 도 2에 도시된 것과 유사하다. 도 2에 도시된 바와 같이 웨이퍼(2)가 형성된 후, 최하부 단자(60)가 형성된다. 형성 공정은 재배선 라인(74) 형성 공정과 유사할 수도 있으며, 따라서 반복되지 않는다.
도 15를 참조하면, 최하부 단자(60)는 층(61) 내에 형성되며, 이 층은 유전체 층 또는 (폴리실리콘 층 또는 결정질 실리콘 층과 같은) 반도체 층일 수도 있다. 층(61)이 반도체 층인 경우, 반도체 기판으로부터 최하부 단자(60)를 전기적으로 절연시키기 위하여 절연체 층(도시되지 않음)은 링(ring)으로서 형성되어 최하부 단자(60)를 둘러싼다. 다음으로, 구리, 알루미늄 등으로 형성될 수도 있는 도전층(62)이 형성되고 패터닝된다. 후속 공정에서, 도 16에 도시된 바와 같이, 수동 디바이스 또는 다이오드와 같은 디바이스가 형성된다. 일부 실시예에 따르면, 캐피시터(58)가 형성되며, 이 커패시터는 웨이퍼(2) 전체에 걸쳐 연장된 유전체 층(59) 내에 매립된다.
도 17은 최상부 단자(66)의 형성을 도시하며, 이 최상부 단자는 재배선 라인(74)의 형성과 유사한 공정을 이용하여 다시 형성될 수도 있다. 컴포넌트 디바이스(56)의 구조는 도시된 것과 다를 수 있다는 점이 이해된다. 예를 들어, 층(60, 62 및 64)이 생략될 수도 있는 반면에, 접합 패드(50A 및 50C)는 최하부 커패시터 전극으로서 작용할 수도 있고, 커패시터 절연체(58B)는 접합 패드(50A 및 50C) 위에 직접적으로 형성되고 이에 접촉할 수 있으며, 따라서 컴포넌트 디바이스(56)의 구조는 단순화된다. 후속 단계에서, 전체 웨이퍼(2) 상에서 연장된 층(61 및 59)이 포토리소그래피 공정에서 에칭되며, 따라서 컴포넌트 디바이스(56)들은 서로 분리된다. 결과적인 웨이퍼(2)가 도 18에 나타나 있다.
후속 단계에서, 융기된 비아(52)가 도 18에 도시된 구조체 상에 형성되고, 결과적인 구조체는 도 4에 도시된 것과 유사할 것이다. 그후 도 5 내지 도 11에 도시된 단계가 패키지의 형성을 완료하기 위해 수행될 수도 있다.
도 19 내지도 21은 대안적인 실시예에 따른 패키지 형성의 중간 단계를 도시한다. 이 실시예는 도 7 및 도 8에 도시된 단계가 도 19 및 도 20에 도시된 단계로 대체된다는 것을 제외하고는 도 1 내지 도 11에 도시된 실시예와 유사하다. 초기 단계는 도 1 내지 도 6에 도시된 것과 유사하다. 도 6에 도시된 바와 같은 웨이퍼(2)가 형성된 후, 도 19에 도시된 바와 같이, 최상부 단자(66) 및 융기된 비어(52)가 드러날 때까지 CMP 또는 기계적 연삭이 수행되어 유전체 층(70)을 얇게 한다. 따라서, 단자(66)의 최상부 표면, 융기된 비아(52) 및 유전체 층(70)은 실질적으로 동일 평면 상에 있다. 다음으로, 도 20에 도시된 바와 같이, 리소그래피 공정으로 개구(73)가 형성되어 금속 패드(42D)를 드러낸다. 도 21에 도시된 단계에서, 재배선 라인(74)과 패시베이션 층(76)이 형성되고, 와이어 접합 구조체(80)가 형성되어 패키지(82)를 형성한다.
도 22 내지 도 31은 대안적인 실시예에 따른 패키지 형성의 중간 단계를 도시한다. 이 실시예는 접합될 때 컴포넌트 디바이스가 다른 칩 또는 웨이퍼 상에 형성된다는 것을 제외하고는 도 1 내지 도 11에 도시된 실시예와 유사하다. 도 22를 참고하면, 웨이퍼(2)가 제공된다. 도 1에 도시된 바와 같이 패시베이션 층(46)과 유전체 층(48)이 형성되지 않는 점을 제외하고는 도 22에 도시된 바와 같은 웨이퍼(2)는 도 1에 도시된 웨이퍼(2)와 유사하다.
다음에, 도 23을 참조하면, 접합 패드(50A 및 50C)가 형성된다. 본 발명의 일부 실시예에 따르면, 포토레지스트(84)가 형성되고 그후 패터닝되어 각각의 금속 패드(42A 및 42C)의 일부분을 노출시킨다. 금속 패드(42B)가 포토레지스트(84)로 덮여있다. 다음에, 접합 패드(50A 및 50C)가 도금을 통해 형성되며, 여기서 접합 패드(50A 및 50C)는 유사한 물질로 형성될 수도 있으며, 도 5에 도시된 접합 패드(50A 및 50C)와 유사한 구조체를 가질 수도 있다. 또한, 접합 패드(50A 및 50C)의 최상부 상에 도금함으로써 솔더 영역(86)이 형성될 수도 있다. 그후 포토레지스트 (84)가 제거되며, 뒤이어 리플로우 공정이 이루어져 후 솔더 영역(86)을 리플로우시킨다.
도 24는 융기된 비아(52)의 형성을 도시한다. 본 발명의 일부 실시예에 따라, 포토레지스트(88)가 형성되고 그후 패터닝되어 금속 패드(42B)의 일부분을 노출시킨다. 다음으로, 융기된 비아(52)가 도금을 통하여 형성된다. 포토레지스트(88)가 그후 제거된다.
다음으로, 도 25에 도시된 바와 같이, 칩(90)이 제공된다. 칩(90)은 기판(92) 및 기판(92) 위에 형성된 컴포넌트 디바이스(56A 및 56B)를 포함한다. 일부 실시예에 따르면, 칩(90)은 웨이퍼로부터 소잉된(sawed) 개별 칩이다. 따라서 도 26에 도시된 바와 같은 접합은 다이-대-웨이퍼 접합이다. 대안적인 실시예에 따르면, 칩(90)은 소잉되지 않은 웨이퍼의 부분이다. 따라서, 도 26에 도시된 바와 같은 접합은 웨이퍼-대-웨이퍼 접합이다. 기판(92)은 실리콘 기판일 수 있거나 또는 (실리콘 산화물, 실리콘 카바이드 등과 같은) 유전체 물질과 같은 다른 물질로 형성될 수도 있다. 칩(90)은 기판(92) 내로 연장되는 리세스(94)를 포함할 수도 있다. 일부 실시예에 따르면, 리세스(94)의 깊이(D1)는 약 5㎛ 내지 약 50㎛ 범위 내일 수도 있다.
칩(90)은 각각의 칩(10)과 정렬된다. 또한, 컴포넌트 디바이스(56A 및 56B) 내의 접합층(60)은 각각의 접합 패드(50A 및 50C)에 각각 정렬된다. 칩(90)은 그후 칩(10)과 접촉 상태가 된다. 리플로우가 그후 수행되며, 따라서 솔더 영역(86)은 칩(10)과 칩(90)을 함께 접합시킨다. 대안적인 실시예에 따라, 솔더 접합을 통하여 칩(10 및 90)을 접합하는 대신에, 금속-대-금속(구리-대-구리) 직접 접합이 수행된다.
도 27을 참조하면, 캡슐화 물질(96)이 칩(10 및 90)들 사이의 갭 내로 위치된다. 칩(90)이 개별 칩인 경우, 하부 칩(10) 중 하나에 각각 접합된 다수의 동일한 칩(90)이 존재할 것이다. 캡슐화 물질(96)은 언더필 또는 몰딩 언더필일 수도 있다. 캡슐화 물질(96)은 또한 기판(92) 내의 리세스(94)를 채운다.
다음으로, CMP 또는 기계적 연마와 같은 평탄화 단계가 수행되어 융기된 비아(52)를 드러낸다. 일부 실시예에 따르면, 일부 공정 마진을 제공하기 위하여, 기판(92)의 잔류 부분(92')이 남겨지며, 따라서 평탄화 단계에서 과도한 연마(over-polish)가 발생할지라도 컴포넌트 디바이스(56A 및 56B)는 손상되지 않는다. 대안적인 실시예에 따르면, 평탄화 후에 컴포넌트 디바이스(56)의 최상부 전극이 노출된다.
잔류 부분(92')이 그후 에칭 단계에서 제거되고, 잔류 구조체가 도 29에 도시된다. 일부 실시예에 따르면, 잔류 부분(92')은 실리콘 영역이다. 대안적인 실시예에 따르면, 잔류 부분(92')은 제거된 기판(92)과 다른 물질로 형성된다. 예를 들어, 잔류 부분(92')은 실리콘 산화물로 형성될 수도 있는 반면에, 기판(92)은 실리콘으로 형성될 수도 있다.
다음 단계에서, 도 30에 도시된 바와 같이, 최상부 전극(66)이 형성된다. 재배선 라인(74) 및 패시베이션 층(76)이 이후 형성된다. 재배선 라인(74) 및 패시베이션 층(76)의 형성 후에, 개구(73)가 형성되어 접합 패드(42D)를 노출시킬 수 있다. 이후 접합 볼(80A)과 금속 와이어(80B)를 포함하는 와이어 접합 구조체(80)가 형성된다.
본 발명의 실시예는 몇 가지 유리한 특징을 갖는다. 대향 표면들 상에 단자를 갖는 컴포넌트 디바이스의 최상부 상부 단자에 연결하기 위하여, 최상부 단자에 연결하기 위한 전기적 연결이 이루어질 필요가 있다. 그러나 컴포넌트 디바이스가 두껍기 때문에, 컴포넌트 디바이스의 높이에 걸치기에 충분하게 두꺼운 재배선 라인을 형성하는 것은 어렵다. 본 발명의 일부 실시예에 따르면, 융기된 비아가 형성되어 이러한 문제점을 해결한다. 또한, 융기된 비아는 컴포넌트 디바이스가 접합될 동일한 금속층으로부터 시작하여 형성될 수도 있으며, 따라서 제조 비용이 감소된다.
본 발명의 일부 실시예에 따르면, 본 방법은 제1 금속 패드 및 제2 금속 패드와 접촉하도록 유전체 층의 개구 내로 연장하는 금속층을 형성하는 것과 컴포넌트 디바이스의 최하부 단자를 금속층에 접합시키 것을 포함한다. 금속층은 컴포넌트 디바이스의 바로 아래에 위치되고 그리고 이에 접합된 제1 부분을 갖는다. 융기된 비아는 금속층 상에 형성되며, 금속층은 융기된 비아의 바로 아래에 놓여진 제2 부분을 갖는다. 금속층은 에칭되어 금속층의 제1 부분과 제2 부분을 서로 분리시킨다. 본 방법은 융기된 비아와 컴포넌트 디바이스를 유전체 층 내에서 코팅하는 것, 융기된 비아 및 컴포넌트 디바이스의 최상부 단자를 드러내는 것, 그리고 융기된 비아를 최상부 단자에 연결하는 재배선 라인을 형성하는 것을 더 포함한다.
본 발명의 일부 실시예에 따르면, 본 방법은 제1 금속 패드와 제2 금속 패드 상에 제1 접합 패드와 제2 접합 패드를 각각 형성하는 것, 개별 디바이스 다이의 최하부 단자를 제1 접합 패드 상에 접합시키는 것과, 그리고 제2 접합 패드 상의 융기된 비아를 도금하는 것을 포함한다. 융기된 비아는 개별 디바이스 다이의 최상부 표면과 실질적으로 수평이거나 더 높은 최상부 표면을 갖는다. 본 방법은 또한 융기된 비아와 개별 디바이스 다이를 중합체 층 내에서 코팅하는 것과, 개별 디바이스 다이의 최상부 단자를 융기된 비아의 최상부 표면에 연결하는 재배선 라인을 형성하는 것을 더 포함한다.
본 발명의 일부 실시예에 따르면, 본 발명의 디바이스는 동일 레벨의 제1 금속 패드 및 제2 금속 패드, 제1 금속 패드 및 제2 금속 패드 위에 위치되며 이와 각각 접촉하는 제1 접합 패드 및 제2 접합 패드 그리고 제1 접합 패드 위에 위치된 개별 수동 디바이스를 포함한다. 개별 수동 디바이스는 최하부 단자와 최상부 단자를 가지며, 최하부 단자는 제1 접합 패드에 전기적으로 결합된다. 본 발명의 디바이스는 제2 접합 패드 위에 위치되고 이에 접촉하는 융기된 비아 및 개별 수동 디바이스의 최상부 단자를 융기된 비아에 전기적으로 결합시키는 재배선 라인을 더 포함한다.
당업자가 본 발명의 양태를 더욱 잘 이해할 수 있도록 앞서의 설명은 여러 실시예 또는 예의 특징을 설명하였다. 당업자는 본 명세서에 도입된 실시예 및 예의 동일한 목적을 수행 및/또는 동일한 이점을 이루기 위하여 다른 공정 및 구조체를 설계 또는 변형하기 위한 기본으로서 본 발명을 용이하게 이용할 수 있다는 점을 이해할 것이다. 당업자는 이러한 등가적인 구성이 본 발명의 사상과 범위로부터 벗어나지 않는다는 점 그리고 첨부된 청구범위의 사상과 범위로부터 벗어남이 없이 본 명세서 내에서 다양한 변경, 대체 및 변화를 이룰 수 있다는 점을 또한 인식할 것이다.
실시예들
실시예 1. 방법에 있어서,
제1 금속 패드와 제2 금속 패드에 접촉하도록 유전체 층의 개구 내로 연장되는 금속층을 형성하는 단계;
컴포넌트 디바이스의 최하부 단자를 상기 금속층에 접합하는 단계 - 상기 금속층은 상기 컴포넌트 디바이스 바로 아래에 놓이고 상기 컴포넌트 디바이스에 접합된 제1 부분을 가짐 -;
상기 금속층 상에 융기된 비아를 형성하는 단계 - 상기 금속층은 상기 융기된 비아 바로 아래에 놓여진 제2 부분을 가짐 -;
상기 금속층의 상기 제1 부분과 상기 제2 부분이 서로 분리되도록 상기 금속층을 에칭하는 단계;
유전체 층 내에서 상기 융기된 비아와 상기 컴포넌트 디바이스를 코팅하는 단계;
상기 융기된 비아와 상기 컴포넌트 디바이스의 최상부 단자를 드러나게 하는 단계; 및
상기 융기된 비아를 상기 최상부 단자에 연결하는 재배선 라인을 형성하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 융기된 비아 및 상기 컴포넌트 디바이스의 상기 최상부 단자는 상기 유전체 층의 상이한 부분들을 제거하기 위한 상이한 공정들에서 드러나는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 융기된 비아 및 상기 컴포넌트 디바이스의 상기 최상부 단자는 상기 유전체 층을 에칭하기 위한 동일한 에칭 단계에서 드러나는 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 융기된 비아 및 상기 컴포넌트 디바이스의 상기 최상부 단자는 평탄화 공정에서 드러나며, 상기 융기된 비아, 상기 최상부 단자, 및 상기 유전체 층의 최상부 표면들은 동일 평면 상에 있는 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 금속층은 제3 금속 패드에 접촉하도록 상기 유전체층 내의 부가적인 개구 내로 더 연장되며,
상기 방법은,
상기 금속층이 에칭될 때 상기 제3 금속 패드를 노출시키기 위해 상기 제3 금속 패드 위의 상기 금속층의 일부분을 제거하는 단계; 및
상기 제3 금속 패드에 연결하도록 접합 구조체를 형성하는 단계
를 더 포함하는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 컴포넌트 디바이스의 상기 최하부 단자를 상기 금속층에 접합하는 단계와 상기 융기된 비아를 형성하는 단계 전에, 상기 금속층을 평탄화시켜 편평한 최상부 표면을 형성하는 단계를 더 포함하며, 상기 컴포넌트 디바이스의 상기 최하부 단자와 상기 융기된 비아는 모두 상기 편평한 최상부 표면에 부착된 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 컴포넌트 디바이스는 미리 형성되며, 커패시터, 인덕터, 및 다이오드로 중 선택된, 2-단자 디바이스를 포함하는 것인 방법.
실시예 8. 방법에 있어서,
제1 금속 패드와 제2 금속 패드 상에 제1 접합 패드와 제2 접합 패드를 각각 형성하는 단계;
개별 디바이스 다이의 최하부 단자를 상기 제1 접합 패드 상으로 접합하는 단계;
상기 제2 접합 패드 상의 융기된 비아를 도금하는 단계 - 상기 융기된 비아는 상기 개별 디바이스 다이의 최상부 표면과 수평이거나 더 높은 최상부 표면을 가짐 -;
중합체 층 내에서 상기 융기된 비아와 상기 개별 디바이스 다이를 코팅하는 단계; 및
상기 개별 디바이스 다이의 최상부 단자를 상기 융기된 비아의 최상부 표면에 연결하는 재배선 라인을 형성하는 단계
를 포함하는 방법.
실시예 9. 실시예 8에 있어서, 포토리소그래피 공정을 수행하여 상기 중합체 층의 일부분을 제거하고 상기 개별 디바이스 다이의 상기 최상부 단자를 노출시키는 단계를 더 포함하는 방법.
실시예 10. 실시예 9에 있어서, 상기 중합체 층에 대해 평탄화를 수행하여 상기 융기된 비아를 드러나게 하는 단계를 더 포함하는 방법.
실시예 11. 실시예 8에 있어서,
상기 중합체 층 내에 개구를 형성하여 제3 금속 패드를 드러나게 하는 단계 - 상기 제1 금속 패드, 상기 제2 금속 패드 및 상기 제3 금속 패드는 동일한 물질로 형성되며 동일 레벨에 있음 -; 및
상기 제3 금속 패드 상에 접합을 실행하는 단계
를 더 포함하는, 방법.
실시예 12. 실시예 11에 있어서, 상기 제1 접합 패드와 상기 제2 접합 패드는,
상기 제1 금속 패드, 상기 제2 금속 패드, 및 상기 제3 금속 패드 위에 있고 이들에 접촉하는 블랭킷 금속층을 형성하는 단계;
상기 블랭킷 금속층의 최상부 표면을 평탄화시키는 단계 - 상기 개별 디바이스 다이는 상기 블랭킷 금속층의 상기 평탄화된 최상부 표면에 접합됨 -; 및
상기 블랭킷 금속층을 에칭시키는 단계 - 상기 블랭킷 금속층의 잔류 부분은 상기 제1 접합 패드와 상기 제2 접합 패드를 포함하고, 상기 제3 금속 패드와 중첩된 상기 블랭킷 금속층의 일부분은 제거되어 상기 제3 금속 패드를 드러나게 함 -
를 포함하는 단계들에 의하여 형성되는 것인, 방법.
실시예 13. 실시예 12에 있어서, 상기 블랭킷 금속층은 상기 개별 디바이스 다이와 상기 융기된 비아를 마스크로 이용하여 에칭되는 것인 방법.
실시예 14. 실시예 12에 있어서, 상기 융기된 비아는 상기 블랭킷 금속층의 상기 평탄화된 최상부 표면 상의 상단 상에서 도금되는 것인 방법.
실시예 15. 디바이스에 있어서,
동일 레벨에 있는 제1 금속 패드와 제2 금속 패드;
상기 제1 금속 패드와 상기 제2 금속 패드 위에 각각 있고 이들에 각각 접촉하는 제1 접합 패드 및 제2 접합 패드;
상기 제1 접합 패드 위의 개별 수동 디바이스 - 상기 개별 수동 디바이스는 최하부 단자와 최상부 단자를 포함하고, 상기 최하부 단자는 상기 제1 접합 패드에 전기적으로 결합됨 -;
상기 제2 접합 패드 위에 있고 상기 제2 접합 패드에 접촉하는 융기된 비아; 및
상기 개별 수동 디바이스의 상기 최상부 단자를 상기 융기된 비아에 전기적으로 결합하는 재배선 라인
을 포함하는 디바이스.
실시예 16. 실시예 15에 있어서, 상기 개별 수동 디바이스를 상기 제1 접합 패드에 연결하는 솔더 영역을 더 포함하는 디바이스.
실시예 17. 실시예 15에 있어서, 상기 제1 접합 패드의 최상부 표면은 상기 제2 접합 패드의 최상부 표면과 동일 평면인 것인 디바이스.
실시예 18. 실시예 15에 있어서, 상기 제1 접합 패드는 상기 개별 수동 디바이스의 에지로부터 상기 제1 접합 패드의 중심쪽으로 연장된 언더컷을 갖는 것인 디바이스.
실시예 19. 실시예 15에 있어서, 상기 개별 수동 디바이스와 상기 융기된 비아를 캡슐화하는 중합체 층을 더 포함하며, 상기 재배선 라인은 상기 중합체 층의 최상부 표면 부분 내로 연장된 부분을 포함하여 상기 융기된 비아에 접촉하는 것인 디바이스.
실시예 20. 실시예 15에 있어서,
상기 제1 금속 패드 및 상기 제2 금속 패드와 동일한 레벨에 있는 제3 금속 패드; 및
상기 제3 금속 패드에 접합된 와이어 접합 구조체
를 더 포함하는 디바이스.

Claims (10)

  1. 반도체 디바이스의 제조 방법에 있어서,
    제1 금속 패드와 제2 금속 패드에 접촉하도록 제1 유전체 층의 개구 내로 연장되는 금속층을 형성하는 단계;
    컴포넌트 디바이스의 최하부 단자를 상기 금속층에 접합하는 단계 - 상기 금속층은 상기 컴포넌트 디바이스 바로 아래에 놓이고 상기 컴포넌트 디바이스에 접합된 제1 부분을 가짐 -;
    상기 금속층 상에 융기된 비아를 형성하는 단계 - 상기 금속층은 상기 융기된 비아 바로 아래에 놓여진 제2 부분을 가짐 -;
    상기 금속층의 상기 제1 부분과 상기 제2 부분이 서로 분리되도록 상기 금속층을 에칭하는 단계;
    상기 융기된 비아와 상기 컴포넌트 디바이스를 제2 유전체 층으로 코팅하는 단계;
    상기 융기된 비아와 상기 컴포넌트 디바이스의 최상부 단자를 드러나게 하는 단계; 및
    상기 융기된 비아를 상기 최상부 단자에 연결하는 재배선 라인을 형성하는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 융기된 비아 및 상기 컴포넌트 디바이스의 상기 최상부 단자는 상기 제2 유전체 층의 상이한 부분들을 제거하기 위한 상이한 공정들에서 드러나는 것인 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 융기된 비아 및 상기 컴포넌트 디바이스의 상기 최상부 단자는 상기 제2 유전체 층을 에칭하기 위한 동일한 에칭 단계에서 드러나는 것인 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 융기된 비아 및 상기 컴포넌트 디바이스의 상기 최상부 단자는 평탄화 공정에서 드러나며, 상기 융기된 비아, 상기 최상부 단자, 및 상기 제2 유전체 층의 최상부 표면들은 동일 평면 상에 있는 것인 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 금속층은 제3 금속 패드에 접촉하도록 상기 제1 유전체 층 내의 부가적인 개구 내로 더 연장되며,
    상기 방법은,
    상기 금속층이 에칭될 때 상기 제3 금속 패드를 노출시키기 위해 상기 제3 금속 패드 위의 상기 금속층의 일부분을 제거하는 단계; 및
    상기 제3 금속 패드에 연결되도록 접합 구조체를 형성하는 단계
    를 더 포함하는 것인 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 컴포넌트 디바이스의 상기 최하부 단자를 상기 금속층에 접합하는 단계와 상기 융기된 비아를 형성하는 단계 전에, 상기 금속층을 평탄화시켜 편평한 최상부 표면을 형성하는 단계를 더 포함하며, 상기 컴포넌트 디바이스의 상기 최하부 단자와 상기 융기된 비아는 모두 상기 편평한 최상부 표면에 부착된 것인 반도체 디바이스의 제조 방법.
  7. 반도체 디바이스의 제조 방법에 있어서,
    제1 금속 패드와 제2 금속 패드 상에 제1 접합 패드와 제2 접합 패드를 각각 형성하는 단계;
    개별 디바이스 다이의 최하부 단자를 상기 제1 접합 패드 상으로 접합하는 단계;
    상기 제2 접합 패드 상에 융기된 비아를 도금하는 단계 - 상기 융기된 비아는 상기 개별 디바이스 다이의 최상부 표면과 수평이거나 더 높은 최상부 표면을 가짐 -;
    상기 융기된 비아와 상기 개별 디바이스 다이를 중합체 층으로 코팅하는 단계; 및
    상기 개별 디바이스 다이의 최상부 단자를 상기 융기된 비아의 최상부 표면에 연결하는 재배선 라인을 형성하는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
  8. 제7항에 있어서,
    상기 중합체 층 내에 개구를 형성하여 제3 금속 패드를 드러나게 하는 단계 - 상기 제1 금속 패드, 상기 제2 금속 패드 및 상기 제3 금속 패드는 동일한 재료로 형성되며 동일 레벨에 있음 -; 및
    상기 제3 금속 패드에 접합 구조체를 접합하는 단계
    를 더 포함하는, 반도체 디바이스의 제조 방법.
  9. 반도체 디바이스에 있어서,
    동일 레벨에 있는 제1 금속 패드와 제2 금속 패드;
    상기 제1 금속 패드와 상기 제2 금속 패드 위에 각각 있고 이들에 각각 접촉하는 제1 접합 패드 및 제2 접합 패드;
    상기 제1 접합 패드 위의 개별 수동 디바이스 - 상기 개별 수동 디바이스는 최하부 단자와 최상부 단자를 포함하고, 상기 최하부 단자는 상기 제1 접합 패드에 전기적으로 결합됨 -;
    상기 제2 접합 패드 위에 있고 상기 제2 접합 패드에 접촉하는 융기된 비아;
    상기 개별 수동 디바이스의 상기 최상부 단자를 상기 융기된 비아에 전기적으로 결합하는 재배선 라인; 및
    상기 개별 수동 디바이스를 상기 제1 접합 패드에 연결하는 솔더 영역
    을 포함하는 반도체 디바이스.
  10. 제9항에 있어서, 상기 개별 수동 디바이스와 상기 융기된 비아를 캡슐화하는 중합체 층을 더 포함하며, 상기 재배선 라인은 상기 융기된 비아에 접촉하기 위해 상기 중합체 층의 최상부 표면 부분 내로 연장되는 부분을 포함하는 것인 반도체 디바이스.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978403B2 (en) 2019-01-30 2021-04-13 Delta Electronics, Inc. Package structure and method for fabricating the same
DE102017127920A1 (de) 2017-01-26 2018-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhte Durchkontaktierung für Anschlüsse auf unterschiedlichen Ebenen
US10622302B2 (en) 2018-02-14 2020-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Via for semiconductor device connection and methods of forming the same
US11158775B2 (en) 2018-06-08 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102018126130B4 (de) 2018-06-08 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und -verfahren
US10992100B2 (en) 2018-07-06 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11670608B2 (en) * 2019-09-27 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of metal pad corrosion due to exposure to halogen
DE102020135087A1 (de) * 2020-03-27 2021-09-30 Samsung Electronics Co., Ltd. Halbleitergehäuse

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050095781A1 (en) * 2003-10-30 2005-05-05 Papa Rao Satyavolu S. Capacitor integration at top-metal level with a protection layer for the copper surface
KR100729360B1 (ko) 2006-04-05 2007-06-15 삼성전자주식회사 반도체 장치의 커패시터 구조체 및 그 제조 방법
JP2008042118A (ja) 2006-08-10 2008-02-21 Shinko Electric Ind Co Ltd キャパシタ内蔵基板及びその製造方法と電子部品装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4166013B2 (ja) * 2001-12-26 2008-10-15 富士通株式会社 薄膜キャパシタ製造方法
JP2007149827A (ja) * 2005-11-25 2007-06-14 Fujitsu Ltd 電子部品製造方法および電子部品
US8003479B2 (en) * 2006-03-27 2011-08-23 Intel Corporation Low temperature deposition and ultra fast annealing of integrated circuit thin film capacitor
JP2010040704A (ja) * 2008-08-04 2010-02-18 Fujitsu Microelectronics Ltd 半導体装置の製造方法及び半導体装置
US8907446B2 (en) * 2009-05-19 2014-12-09 Texas Instruments Incorporated Integrated circuit structure with capacitor and resistor and method for forming
US8344504B2 (en) * 2010-07-29 2013-01-01 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Semiconductor structure comprising pillar and moisture barrier
US20120142177A1 (en) * 2010-12-03 2012-06-07 Jee-Yong Kim Methods of manufacturing a wiring structure and methods of manufacturing a semiconductor device
US9012993B2 (en) * 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8778737B2 (en) * 2011-10-31 2014-07-15 International Business Machines Corporation Flattened substrate surface for substrate bonding
US20140048951A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Semiconductor assembly with dual connecting channels between interposer and coreless substrate
US9673119B2 (en) * 2014-01-24 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for bonding package lid
US9318429B2 (en) * 2014-03-31 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated structure in wafer level package
US9852998B2 (en) * 2014-05-30 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structures in device die
JP6725109B2 (ja) * 2016-08-30 2020-07-15 住友電工デバイス・イノベーション株式会社 半導体装置
US9859218B1 (en) * 2016-09-19 2018-01-02 International Business Machines Corporation Selective surface modification of interconnect structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050095781A1 (en) * 2003-10-30 2005-05-05 Papa Rao Satyavolu S. Capacitor integration at top-metal level with a protection layer for the copper surface
KR100729360B1 (ko) 2006-04-05 2007-06-15 삼성전자주식회사 반도체 장치의 커패시터 구조체 및 그 제조 방법
JP2008042118A (ja) 2006-08-10 2008-02-21 Shinko Electric Ind Co Ltd キャパシタ内蔵基板及びその製造方法と電子部品装置

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