DE3889018T2 - Halbleiterpackung mit automatischer Bandmontage. - Google Patents

Halbleiterpackung mit automatischer Bandmontage.

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Description

  • Diese Erfindung betrifft allgemein das Gebiet des Verpackens integrierter Schaltkreis-Chips und insbesondere ein Verpacken für automatische Bandmontage
  • Verpacken ist einer der letzten Schritte bei dem Verfahren zum Herstellen integrierter Halbleiterschaltkreis-Bauelemente oder Chips. Beim Verpacken wird ein hergestellter Halbleiterchip in einem Schutzgehäuse untergebracht. Nach dem Verpacken wird das zusammengebaute Bauteil einem Endtest unterzogen und dann mit einem elektronischen Schaltkreis verbunden.
  • Derzeit sind viele Halbleiterchips in Plastikgehäusen enthalten. Diese Gehäuse sind mit verstärkten Metalleitungen zum elektrischen Verbinden des Chips mit der Leiterplatte versehen, die den Schaltkreis enthält, in den der Chip einzufügen ist. Innerhalb des Gehäuses ist ein Ende jedes Leiters mit einem spezifischen Verbindungspunkt auf dem Chip verbunden, und zwar für gewöhnlich durch einen Zwischenleiter; das andere Ende des Leiters, das sich aus dem Gehäuse heraus erstreckt, ist an einem Anschluß auf der Leiterplatte angebracht.
  • Vor kurzem haben Fortschritte bei der Halbleiter-Herstellungstechnologie das Herstellen von Chips höchster Integration (VLSI) möglich gemacht. VLSI-Chips umfassen eine große Anzahl einzelner Schaltkreis-Bauelemente, die zusammen auf einem einzigen, sehr kleinen Chip hergestellt sind. VLSI-Chips können eine große Anzahl elektrischer Funktionen durchführen, und sie führen sie schneller durch, als es bisher möglich war.
  • Bis heute ist es schwierig gewesen, geeignete Gehäuse für VLSI-Chips bereitzustellen. Teilweise ist der Grund dafür, daß jeder Chip eine große Anzahl von Anschlüssen zu äußeren Schaltkreiselementen erfordert. Viele VLSI-Chips haben 100 bis über 300 Anschlußpunkte, von denen jeder mit einem Leiter zum Anschluß an äußere Schaltkreiselemente verbunden werden muß.
  • Ein weiterer Gesichtspunkt bei der Verwendung eines VLSI-Chips ist die Notwendigkeit, gemeinsame Spannungen an eine Anzahl unterschiedlicher Orte auf dem Chip anzulegen. Beispielsweise kann ein Chip, der eine Anzahl einzelner Transistoren aufweist, wie beispielsweise C-MOS-Transistoren, eine gemeinsame Drain-Spannung erfordern, die durch eine externe Stromversorgung zugeführt wird, die an die Drain- Anschlüsse aller Transistoren angelegt wird, und eine gemeinsame Source-Spannung, die auch durch eine externe Stromversorgung bereitgestellt wird, die an die Source-Anschlüsse aller Transistoren angelegt wird. Typischerweise ist die Drain-Spannung in bezug auf eine gemeinsame Referenz- oder Erdspannung positiv, und die Source-Spannung ist typischerweise auf dem gleichen Pegel wie die Erdspannung. Die gemeinsamen Spannungen müssen dem Chip so zugeführt werden, daß alle einzelnen Bauelemente bezogen auf einen gemeinsamen Leistungspegel arbeiten. Normalerweise werden gemeinsame Spannungen durch den Einsatz von Leitungssätzen an die Bauelemente auf dem Chip angelegt, wobei jeder Satz derart aufgebaut ist, daß er dieselbe Spannung zu verschiedenen kontaktierungsstellen auf dem Chip führt.
  • Ein Versorgen eines VLSI-Chips mit einer gemeinsamen Spannung an einer Anzahl von Orten ist bis heute eine schwierige Aufgabe gewesen. In einer VLSI-Packung liegen die Leitungen, die an dem Chip angeschlossen sind, nahe beieinander. Darüber hinaus führen einige der Leitungen Spannungen, wie beispielsweise Signalspannungen, die schnell schwanken, wenn an ihnen durch den Chip und die anderen Schaltkreis-Bauelemente elektronische Funktionen durchgeführt werden. Dies führt dazu, daß sich das Magnetfeld ändert, das sich normalerweise um diese Leitungen entwickelt, was in Folge dazu führt, daß ein induktiver Strom in benachbarten Leitungen fließt. Wann immer ein ausreichend großer induktiver Strom in einer Leitung gemeinsamer Spannung entwickelt wird, ändert sich die Spannung, die sie führt. Dieses Problem kann verstärkt werden, weil Spannungen in einem VLSI- Chip, wie beispielsweise einem Digitallogik-Chip, schnell schwanken können; diese schnelle Änderung verstärkt das Entstehen eines Magnetfeldes und des zugehörigen induktiven Stromflusses. Als Folge kann die Spannung, die an eines oder mehrere Bauelemente auf dem VLSI-Chip angelegt wird, so stark schwanken, daß eine Fehlfunktion des Chips verursacht wird.
  • Es hat einige Versuche gegeben, Packungen für VLSI-Chips herzustellen, welche zum Minimieren der Probleme entworfen sind, die mit dem Entstehen des induktiven Stromflusses in Zusammenhang stehen. Eine dieser Packungen ist eine mehrschichtige Keramikpackung. Diese Packung enthält Schichten von Leitern, die durch Schichten aus dielektrischer Keramik getrennt sind, welche zusammengepreßt sind. In den Schichten ist ein Hohlraum gebildet, und der Chip ist in dem Hohlraum untergebracht. Drahtkontaktierungen werden zum Verbinden der Kontaktierungsstellen auf dem Chip mit den einzelnen Leitern auf der oberen Leiter-Schicht verwendet. Einzelne Drahtkontaktierungen oder verstärkte Metalleitungen werden zum Herstellen eines elektrischen Anschlusses an die Leiterplatte verwendet, an der der Chip angebracht ist. Ausgewählte Leiter an der oberen Schicht, die gemeinsame Spannungen führen, sind an gemeinsame Zwischenschicht-Leiter angeschlossen. Die Zwischenschicht-Leiter wirken als Referenzspannungsebenen, die sicherstellen, daß die durch die daran angebrachten Leiter der oberen Schicht zugeführten gemeinsamen Spannungen nicht neunenswert schwanken.
  • Es gibt jedoch eine Anzahl von Einschränkungen, die zu Mehrschicht-Keramikpackungen gehören. Die Größe dieser Packungen neigt dazu, äußerst groß zu sein, um die zwischen den Leiterschichten benötigten Verbindungen unterzubringen. Weiterhin ist eine mehrschichtige Keramikpackung, die zum Enthalten eines VLSI-Chips entworfen ist, teuer in der Herstellung. In einigen Fällen können die Kosten der mehrschichtigen Keramikpackung die Kosten der Chipherstellung beträchtlich übersteigen.
  • Die GB-A-215748 zeigt eine integrierte Schaltkreispackung mit einer Vielzahl leitender Leitungen, die durch Rahmen elektrisch isolierenden Materials gestützt sind und Verbindungspunkte auf einem Halbleiterchip mit externen leitenden Elementen verbinden. Der Chip ist von einem Gehäuse umschlossen.
  • Die EP-A-0 223 699 gibt einen Hinweis auf die derzeitige TAB-Bandherstellung und eine Technologie, die Gebrauch von Durchführungen zwischen leitenden Schichten macht, um Grundebenen für mit einem Band verbundene Geräte zu erhalten.
  • Die Erfindung ist durch Anspruch 1 definiert und schafft eine neue und verbesserte Halbleiterchip-Packung, die minimalen Platz beansprucht, leicht zusammenzubauen und ökonomisch herzustellen ist, und die induktive Spannungen minimiert, die die Spannung über die gemeinsamen Stromversorgungsleitungen in der Halbleiterchip-Anordnung stören können.
  • Ein Vorteil dieser Halbleiter-Packung besteht darin, daß sie direkt an die externe Schaltung angeschlossen ist, und zwar ohne die Verwendung einer zusätzlichen Ebene verstärkter Leitungen zwischen dem Chip und der externen Schaltung. Dies eliminiert die Notwendigkeit, eine große Packung für den Chip zu schaffen, was dem Vorteil entgegenstehen wurde, der durch die Verkleinerung gewonnen ist. Darüber hinaus reduziert dies die Komplexität der Herstellung der Chip-Packung deutlich und reduziert die Kosten ihrer Herstellung wesentlich.
  • Der leitende Film dient als Referenzebenen für die gemeinsamen Spannungen. Da die Leitungen für die gemeinsame Spannung jeweils an die leitende Schicht angeschlossen sind, ist die Spannung über jeder Leitung bis hin zu ihren jeweiligen Verbindungspunkten auf dem Chip identisch. Anders ausgedrückt minimiert der leitende Film den negativen Einfluß eines induktiven Spannungsflusses in den Leitungen mit gemeinsamer Spannung, so daß jede derartige Leitung dem Chip-Bauelement, mit dem sie verbunden ist, eine konstante gemeinsame Spannung zuführt.
  • Die obigen und weitere Vorteile dieser Erfindung können durch Bezugnahme auf die folgende Beschreibung im Zusammenhang mit den beigefügten Zeichnungen besser verstanden werden, in denen:
  • Fig. 1 eine perspektivische Ansicht einer TAB-Halbleiter-Packung ist, die an einer Leiterplatte angebracht ist, die einen elektronischen Schaltkreis enthält, um die vorliegende Erfindung näher zu erläutern,
  • Fig. 2 eine Explosionsansicht von der Basis der Packung ist, die auseinandergenommene TAB-Halbleiterbauelemente zeigt, um die vorliegende Erfindung näher zu erläutern,
  • Fig. 3 eine Querschnittsansicht der TAB-Halbleiter-Packung der Fig. 2 ist,
  • Fig. 4 eine perspektivische Ansicht eines alternativen Ausführungsbeispiels der TAB-Halbleiter-Packung der Fig. 1 bis 3 ist, und
  • Fig. 5 eine Draufsicht auf ein Ausführungsbeispiel eines Metallfilms ist, der bei der TAB-Halbleiter-Packung dieser Erfindung verwendet wird.
  • Fig. 1 stellt eine Halbleiter-Packung 10 mit automatischer Bandkontaktierung (TAB) dar, das an einer Leiterplatte 12 angebracht ist. Benachbart zu der TAB-Halbleiter-Packung 10 sind herkömmliche Plastik-Halbleiter-Packungen 14 und andere Bauelemente 16, die Teil des elektronischen Schaltkreises sind, der auf der Leiterplatte 12 montiert ist.
  • In den Fig. 2 und 3 ist die TAB-Halbleiter-Packung detaillierter gezeigt. Die TAB-Halbleiter-Packung 10 umfaßt ein Gehäuse 18, das einen Halbleiter-Chip 32 enthält, der an einem Abschnitt eines TAB- Bandes 20 angebracht ist, das das Gehäuse umgibt. Der Chip 32 und das Gehäuse 18 sind als Unteranordnung in einer zentralen Öffnung 46 untergebracht, die in dem TAB-Band 20 ausgebildet ist. Eine Anzahl leitender Leitungen 22 ist auf der Oberfläche des TAB-Bandes 20 platiert. Jede Leitung 22 hat einen inneren Leitungsabschnitt 24, der sich in die zentrale Öffnung 46 erstreckt und in dem Gehäuse 18 an einem Verbindungspunkt auf dem Chip befestigt ist, und einen äußeren Leitungsabschnitt 26, der an einer Kontakt-Anschlußstelle 28 auf der Leiterplatte befestigt ist. Die Kontakt-Anschlußstellen 28 sind mit Leitern 30 auf der Leiterplatte 12 verbunden, um den Chip mit den geeigneten externen Schaltkreis-Bauelementen elektrisch zu verbinden.
  • Der Chip 32 befindet sich innerhalb des Gehäuses 18, das aus Plastik oder Keramik besteht und eine Basis 34 aufweist, auf der der Chip aufsitzt, und eine Abdeckung 36, die sich über die Basis hinaus erstreckt und einen Raum 40 definiert, der so groß ist, daß der Chip darin untergebracht werden kann. Die Abdeckung 36 enthält einen Rand 38, der den Umfang des Raums 40 definiert.
  • Die Leitungen 22 sind entsprechend standardmäßiger TAB-Praxis auf dem TAB-Band 20 gebildet. Das TAB-Band kann ein Film 42 aus Polymid, Kapton oder einem anderen geeigneten isolierenden Dielektrikum sein.
  • Die äußeren Leitungen 26 erstrecken sich jeweils von dem äußeren Unfang des TAB-Films 42 nach außen. Ein äußerer Stützring 44, der auch aus Polymid besteht, ist von dem TAB-Film 42 beabstandet und über den Enden der äußeren Leitungsabschnitte 26 gesichert. Der äußere Stützring 44 sichert die äußeren Leitungsabschnitte 26 derart, daß sie sich nicht verwinden oder kreuzen, oder auf andere Weise während des Verbindens mit den Kontakt-Anschlußstellen 28 ihre Ausrichtung mit diesen verlieren. Eine ausführlichere Erklärung der Verwendung des äußeren Stützrings 44 zum Sichern der äußeren Leitungsabschnitte vor und während des Verbindens mit den Kontakt-Anschlußstellen ist in der EP-A-0 259 222 gezeigt.
  • Jeder der inneren Leitungsabschnitte 24 erstreckt sich in bezug auf den inneren Umfang des TAB-Films 42 rechtwinklig in die zentrale Leitungsöffnung 46. Ein innerer Stützring 48, der innen von dem inneren Umfang des TAB-Films 42 beabstandet ist, verhindert, daß die inneren Leitungsabschnitte 24 sich verwinden, kreuzen oder auf andere Weise ihre Ausrichtung verlieren. Die inneren Leitungsabschnitte erstrecken sich von dem inneren Stützring 48 nach innen, um Endabschnitte 52 zu schaffen. Das TAB-Band 42, der innere Stützring 48 und die inneren Leitungsabschnitte 28 sind so dimensioniert, daß filmfreie Abschnitte 50 der inneren Leitungsabschnitte 24 geschaffen werden, die ungefähr gleich der Breite des Rands 38 der Abdeckung 36 sind. Der Chip 32, der Rand 38, der Raum 40 und der innere Stützring 48 sind so dimensioniert, daß der Chip in dem Raum zentriert ist und es ausreichend Platz zwischen dem Chip und dem Rand gibt, um den inneren Stützring unterzubringen.
  • Eine Schicht 54 aus leitendem Metallfilm ist mit der Unterseite des TAB-Films 42 verbunden. Die Metallfilmschicht 54 erstreckt sich unterhalb des ganzen TAB-Films 42 und kann sich auch bis unter den äußeren Stützring 44 und den inneren Stützring 48 erstrecken. Durchführungen 56 erstrecken sich durch den TAB-Film 42, um ausgewählte Leitungen 22a mit dem Metallfilm 54 elektrisch zu verbinden. Bei einem speziellen Ausführungsbeispiel dieser Erfindung sind die Leitungen 22a, die mit dem Metallfilm 54 verbunden sind, durch eine Vielzahl von Durchführungen 56 verbunden, die voneinander beabstandet sind.
  • Die TAB-Halbleiter-Packung 10 wird zusammengebaut, indem zunächst der Chip 32 mit dem TAB-Band 20 verbunden wird, und zwar in Übereinstimmung mit einer standardmäßigen Praxis der automatischen Bandmontage. Der Chip 32 ist innerhalb der zentralen Öffnung 46 und in dem Bereich, der durch den inneren Umfang des inneren Stützrings 48 definiert ist, mit dem TAB-Band 20 verbunden; die Endabschnitte 52 der inneren Leitungen sind mit Verbindungspunkten auf dem Chip 32 verbunden.
  • Nach dem Bandverbinden wird der Chip 32 in dem Schutzgehäuse 18 untergebracht. Die Basis 34 wird unter dem Chip 32 plaziert, und die Abdeckung 36 wird über der Basis plaziert. Expoxidharz oder ein anderes geeignetes Klebemittel wird verwendet, um die Abdeckung 36 und die Basis an der oberen Oberfläche des Abdeckungsrandes 38 miteinander dichtend zu verbinden. Die bandverbundene Chip-Unteranordnung wird so positioniert, daß der TAB-Film und die leitenden filmfreien Abschnitte 50 der inneren Leitungen 24 zwischen dem Rand 38 und der Abdeckung 36 positioniert sind, und das Klebemittel wird zwischen ihnen aufgebracht.
  • Die TAB-Halbleiter-Packung 10 kann durch eine automatisierte Einrichtung zusammengebaut werden. Das TAB-Band 20 kann mit herkömmlichen entfernbaren Prüf-Anschlußstellen (nicht dargestellt) zum Testen der zusammengebauten Packung 10 versehen werden. Nach dem Zusammenbau und dem Test kann die TAB-Halbleiter-Packung auf der Leiterplatte 12 angebracht werden. Wie es in Fig. 3 zu sehen ist, wird die Packung 10 so auf der Leiterplatte angebracht, daß die Basis 34 des Gehäuses 18 und die Leitungen benachbart zu der Leiterplatte 12 liegen und die Abdeckung 36 des Gehäuses und der Metallfilm 54 freiliegen. Die äußeren Leitungen 26 können dann an den Befestigungspunkten 28 der Leiterplatte befestigt werden.
  • Die TAB-Halbleiter-Packung 10 schützt den Chip 32. Das TAB 20 dieser Packung 10 kann darüber hinaus 400 oder mehr Leitungen 22 aufgeätzt haben. Die Packung 10 kann somit dazu verwendet werden, einen VLSI-Halbleiter-Chip zu schützen und direkt an einer Leiterplatte 12 anzubringen.
  • Die Packung 10 erfordert keine verstärkten Metalleitungen, um den Chip 32 mit der Leiterplatte 12 elektrisch zu verbinden, an der er befestigt ist. Dies eliminiert die Notwendigkeit, Leitungsanordnungen sowie ein zugehöriges Gehäuse zu schaffen, das viel Platz beansprucht. Da keine Notwendigkeit besteht, eine komplexe Leitungsanordnung und ein zugehöriges Gehäuse zu schaffen, ist diese Packung 10 darüber hinaus sehr ökonomisch herzustellen.
  • Der Metallfilm 54 unter dem TAB-Band 20 dient als Referenzebenen für die Leitungen 22a, die mit ihm durch die Durchführungen 56 verbunden sind. Dies reduziert die Magnetfelder, die um die Leitungen 22a durch die anderen Leitungen aufgebaut werden können, die sich schnell änderende Spannungen wie beispielsweise Signalspannungen führen, wodurch der induktive Stromfluß und sich ändernde Spannungen minimiert werden, die darin entstehen können. Somit werden die Leitungen 22a dazu verwendet, um den mehreren Unterschaltungen auf dem Chip 32 eine identische Versorgungs- oder Referenzspannung zuzuführen, die sich zwischen den Unterschaltungen nicht allzu stark unterscheiden wird.
  • Für einen C-MOS-Chip ist es somit wünschenswert, Leitungen 22a mit dem Metallfilm 54 zu verbinden, der die Referenz- und Source-Spannungen den Bauelementen auf dem Chip zuführt. Der Metallfilm dient somit als eine Referenzebene für diese Spannungen, um ihre Schwankungen zu minimieren. Darüber hinaus neigt die Drain-Spannung dazu, bei jeder Änderung der Referenzspannung umgekehrt dazu zu schwanken. Magnetfelder, die durch eine Änderung der Referenz- und der Drain-Spannungen erzeugt werden, sind somit komplementär und neigen dazu, sich gegenseitig auszulöschen. Die Gesamtwirkung ist, daß das Entstehen von Magnetfeldern und der dadurch entstehenden Spannungsschwankungen in den Leitungen, die Spannungen sowohl zu als auch von dem Chip führen, minimiert wird.
  • Ein alternatives Ausführungsbeispiel der Fig. 1 bis 3 ist in Fig. 4 dargestellt. Fig. 4 stellt eine Packungsanordnung 60 dar, bei der die Chips in getrennten Gehäusen 18 umschlossen sind, die an einem einzigen Abschnitt des TAB-Bandes 62 angebracht sind. Auf dem TAB- Band ist eine Anzahl von Leitungen 22 geätzt, die die Chips mit Kontakt-Anschlußstellen 28 auf der Leiterplatte 12 verbinden, und eine Anzahl anderer Leitungen, die sich zwischen den Gehäusen 18 erstrecken, um die Chips miteinander zu verbinden, wie es durch gestrichelte Linien dargestellt ist. Die Packungsanordnung 60 kann einen Abschnitt aufweisen, der aus einem Metallfilm besteht, welcher sich unterhalb des gesamten TAB-Bands 62 befindet, um eine Referenzebene für beide Chips zu bieten, oder zwei Abschnitte bestehend aus einem Metallfilm, die voneinander beabstandet sind, wobei sich neben jedem Chip jeweils einer befindet, um getrennte Referenzebenen zu bieten. Mögliche Erweiterungen auf mehr als zwei Chips sind offenkundig.
  • Bei einem Ausführungsbeispiel gemäß der vorliegenden Erfindung zeigt
  • Fig. 5 eine Schicht bestehend aus einem Metallfilm 70, die bei dem TAB-Band 20 für den Film 54 (Fig. 2) verwendet wird. Der Metallfilm 70 besteht abwechselnd aus Seitenabschnitten 72 und Eckabschnitten 74, die um etwa 1 bis 2 Mils (1 Mil = 25,4 um) voneinander beabstandet sind. Die Leitungen 22, die gestrichelt dargestellt sind, sind so angeordnet, daß unterschiedliche Sätze von Leitungen 22a elektrisch mit einem einzelnen Seitenabschnitt 72 oder einem Eckabschnitt 74 elektrisch verbunden sind. Somit können die einzelnen Seitenabschnitte 72 und Eckabschnitte 74 als getrennte Referenzebenen für verschiedene, dem Chip zugeführte Spannungen dienen.
  • Alternativ dazu können einige Chips, wie beispielsweise solche mit Emitter-gekoppelter Logik, eine andere Form einer Referenzebene aufweisen, die an dem TAB-Band 20 und den Leitungen 22 angebracht ist.
  • Bei den Darstellungen des Chips 32 sind der innere Stützring 48, der TAB-Film 42 und der äußere Stützring 44 mit einem rechteckigen Profil dargestellt. Dies ist nur eine Möglichkeit, wie die Elemente der Halbleiter-Packung dieser Erfindung ausgebildet sein können. Alternativ dazu können diese Elemente andere Formen haben, einschließlich nichtlineare.
  • Es kann wünschenswert sein, eine Wärmesenkeanordnung oben auf der Abdeckung anzubringen, um eine Einrichtung zu schaffen, die die durch den Chip erzeugte Wärme von dieser Abdeckung abführt.

Claims (7)

1. Halbleiter-Packung (10) zum Schützen eines oder mehrerer Halbleiter-Chips (32), wobei jeder der Chips (32) Verbindungspunkte für eine elektrische Verbindung mit externen leitenden Elementen hat, wobei die Packung folgendes aufweist:
ein separates Gehäuse (18), das jeden der Chips umschließt; und
einen Abschnitt eines Bands (20) für automatische Bandmontage, der folgendes aufweist:
einen Abschnitt eines Bandfilms (42) mit einem elektrisch isolierenden dielektrischen Material, das zumindest einen Teil jedes Gehäuses umgibt; und eine Vielzahl leitender Leitungen (22) auf dem Bandfilm, wobei jede der leitenden Leitungen einen inneren Leitungsabschnitt (24) hat, der sich in das Gehäuse erstreckt und mit einem der Chip-Verbindungspunkte verbunden ist, und einen äußeren Leitungsabschnitt (26), der sich über den äußeren Umfang des Bandfilms hinaus erstreckt, um mit den externen leitenden Elementen (30) verbunden zu werden, wodurch jeder Chip-Verbindungspunkt durch die leitende Leitung mit einem der externen leitenden Elemente elektrisch verbunden ist; und wobei
ein Metallfilm (70) an dem Bandfilm (42) gegenüber derjenigen Oberfläche des Bandfilms befestigt ist, die die Leitungen (22) trägt, wobei der Metallfilm abwechselnd Seitenabschnitte (72) und Eckabschnitte (74) aufweist, die voneinander getrennt sind und als getrennte Referenzebenen für verschiedene Spannungen wirken, die jedem Chip zugeführt werden; und
eine ausgewählte Anzahl der Leitungen (22a), die zum Zuführen einer Vielzahl von Referenzspannungen zu dem einen oder mehreren Halbleiter-Chips verwendet werden, jeweils mittels Durchführungen (56) mit einem entsprechenden Abschnitt (72, 74) des Metallfilms (70) derart verbunden ist, daß jede der ausgewählten Leitungen (22a), die mit einem entsprechenden Abschnitt (72, 74) verbunden ist, einer Vielzahl von Verbindungspunkten auf jedem Chip eine identische Spannung zuführt, und zwar ungeachtet irgendeines Signals, das durch leitende Leitungen (22), die neben den ausgewählten Leitungen (22a) liegen, auf irgendeine der ausgewählten Leitungen (22a) induziert wird.
2. Halbleiter-Packung nach Anspruch 1, das weiterhin einen inneren Stützring (48) aufweist, der um die inneren Leitungsabschnitte (24) herum angeordnet ist und vom Bandfilm (42) so weit beabstandet ist, daß ein filmfreier Abschnitt (50) der inneren Leitungsabschnitte entsteht.
3. Halbleiter-Packung nach Anspruch 1, wobei der innere Stützring (48) von den Enden der inneren Leitungsabschnitte (24) beabstandet ist.
4. Halbleiter-Packung nach Anspruch 1, das weiterhin das Gehäuse (18) mit einer Abdeckung (36) enthält, die einen Raum (40) bildet, in dem der Chip enthalten ist, und eine Basis (34), die an der Abdeckung angebracht ist.
5. Halbleiter-Packung nach Anspruch 2, das weiterhin folgendes enthält:
a) das Gehäuse (18) mit einer Abdeckung (36) mit einem vorstehenden Rand (38), das einen Raum (40) definiert, in dem der Chip enthalten ist, und einer Basis (34), die an dem Rand angebracht ist; und
b) den Bandfilm (42) und den inneren Stützring (48), die so dimensioniert sind, daß die filmfreien Abschnitte (50) der inneren Leitungsabschnitte (24) zumindest den durch den Abdeckungsrand (38) definierten Bereich unterschreiten.
6. Halbleiter-Packung nach Anspruch 1, in der ein äußerer Stützring (44) über den Enden der äußeren Leitungsabschnitte (26) angeordnet ist und der äußere Stützring von dem Bandfilm beabstandet ist.
7. Halbleiter-Packung nach Anspruch 1, in der die ausgewählten Leitungen (22a) durch eine Vielzahl von Durchführungen (56), die voneinander beabstandet sind, mit den Abschnitten (72, 74) verbunden sind.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4843695A (en) * 1987-07-16 1989-07-04 Digital Equipment Corporation Method of assembling tab bonded semiconductor chip package
GB8918482D0 (en) * 1989-08-14 1989-09-20 Inmos Ltd Packaging semiconductor chips
US5156983A (en) * 1989-10-26 1992-10-20 Digtial Equipment Corporation Method of manufacturing tape automated bonding semiconductor package
GB9018763D0 (en) * 1990-08-28 1990-10-10 Lsi Logic Europ Mounting of electronic devices
US5289032A (en) * 1991-08-16 1994-02-22 Motorola, Inc. Tape automated bonding(tab)semiconductor device and method for making the same
US5550323A (en) * 1991-08-28 1996-08-27 Lsi Logic Corporation Mounting of electronic devices
US5831836A (en) * 1992-01-30 1998-11-03 Lsi Logic Power plane for semiconductor device
JPH0637241A (ja) * 1992-07-17 1994-02-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
US5861662A (en) * 1997-02-24 1999-01-19 General Instrument Corporation Anti-tamper bond wire shield for an integrated circuit
US6114635A (en) * 1998-07-14 2000-09-05 Tfr Technologies, Inc. Chip-scale electronic component package
US6752024B2 (en) * 2001-08-16 2004-06-22 Neil R. Davie Valve packing gland pressure sensing by capacitance measurement
ATE512876T1 (de) * 2005-10-17 2011-07-15 Bell Helicopter Textron Inc Plasmaaktuatoren zur widerstandsreduzierung auf flügeln, gondeln und/oder rumpf eines senkrecht startenden oder landenden flugzeugs
EP2321084B1 (de) * 2008-07-31 2017-03-22 Bell Helicopter Textron Inc. System und verfahren für aerodynamische flusssteuerung
KR101435194B1 (ko) 2012-04-26 2014-09-01 주식회사 세아에삽 플럭스 코어드 용접 와이어와 그의 제조 방법 및 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3657805A (en) * 1970-01-02 1972-04-25 Texas Instruments Inc Method of housing semiconductors
US4064552A (en) * 1976-02-03 1977-12-20 Angelucci Thomas L Multilayer flexible printed circuit tape
US4218701A (en) * 1978-07-24 1980-08-19 Citizen Watch Co., Ltd. Package for an integrated circuit having a container with support bars
US4355463A (en) * 1980-03-24 1982-10-26 National Semiconductor Corporation Process for hermetically encapsulating semiconductor devices
US4330790A (en) * 1980-03-24 1982-05-18 National Semiconductor Corporation Tape operated semiconductor device packaging
US4577214A (en) * 1981-05-06 1986-03-18 At&T Bell Laboratories Low-inductance power/ground distribution in a package for a semiconductor chip
JPS582054A (ja) * 1981-06-26 1983-01-07 Fujitsu Ltd 半導体装置
US4472876A (en) * 1981-08-13 1984-09-25 Minnesota Mining And Manufacturing Company Area-bonding tape
US4621278A (en) * 1981-12-30 1986-11-04 Sanyo Electric Co., Ltd. Composite film, semiconductor device employing the same and method of manufacturing
US4466183A (en) * 1982-05-03 1984-08-21 National Semiconductor Corporation Integrated circuit packaging process
US4551746A (en) * 1982-10-05 1985-11-05 Mayo Foundation Leadless chip carrier apparatus providing an improved transmission line environment and improved heat dissipation
DE3512628A1 (de) * 1984-04-11 1985-10-17 Moran, Peter, Cork Packung fuer eine integrierte schaltung
US4674808A (en) * 1985-11-12 1987-06-23 Fairchild Semiconductor Corporation Signal ground planes for tape bonded devices
JPS62143447A (ja) * 1985-12-18 1987-06-26 Hitachi Ltd 配線フイルムおよびそれを用いた半導体装置

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