JPH0191442A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH0191442A JPH0191442A JP63141455A JP14145588A JPH0191442A JP H0191442 A JPH0191442 A JP H0191442A JP 63141455 A JP63141455 A JP 63141455A JP 14145588 A JP14145588 A JP 14145588A JP H0191442 A JPH0191442 A JP H0191442A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000002184 metal Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 17
- 239000000919 ceramic Substances 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- YNWDKZIIWCEDEE-UHFFFAOYSA-N pantoprazole sodium Chemical compound [Na+].COC1=CC=NC(CS(=O)C=2[N-]C3=CC=C(OC(F)F)C=C3N=2)=C1OC YNWDKZIIWCEDEE-UHFFFAOYSA-N 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L2924/01—Chemical elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般に、集積回路チップのためのパッケージ
ングの分野に係り、特に、テープ自動化ボンディング式
のパッケージングに係る。
ングの分野に係り、特に、テープ自動化ボンディング式
のパッケージングに係る。
従来の技術
パッケージングは、半導体集積回路部品即ちチップを製
造する工程の最終段階の1つである。
造する工程の最終段階の1つである。
パッケージングを行う際には、製造された半導体チップ
が保護ハウジング内に取り付けられる。パッケージング
が行われた後に、組み立られた部品が最終的なテストを
受け、次いで、電子回路に接続される。
が保護ハウジング内に取り付けられる。パッケージング
が行われた後に、組み立られた部品が最終的なテストを
受け、次いで、電子回路に接続される。
現在、多くの半導体チップはプラスチックのパッケージ
に収容されている。これらのパッケージには、強化され
た金属リードが設けられていて、これらのリードは、そ
のチップを含むべき回路を備えているプリント回路基板
にチップを電気的に接続するためのものである。パッケ
ージ内において、各リードの一端は通常中間リードによ
ってチップ上の特定のボンディング点に接続され、そし
てパッケージの外部へと延びているリードの他端はプリ
ント回路基板の接続部に取り付けられている。
に収容されている。これらのパッケージには、強化され
た金属リードが設けられていて、これらのリードは、そ
のチップを含むべき回路を備えているプリント回路基板
にチップを電気的に接続するためのものである。パッケ
ージ内において、各リードの一端は通常中間リードによ
ってチップ上の特定のボンディング点に接続され、そし
てパッケージの外部へと延びているリードの他端はプリ
ント回路基板の接続部に取り付けられている。
最近、半導体製造技術の進歩につれて、超大規模集積(
VLSI)チップの製造が可能となった。VLSIチッ
プは、単一の非常に小さいチップ上に一緒に製造された
非常に多数の個々の回路部品を備えている。VLSIチ
ップは、非常に多数の電気的機能をそれまで以上に非常
に迅速に実行することができる。
VLSI)チップの製造が可能となった。VLSIチッ
プは、単一の非常に小さいチップ上に一緒に製造された
非常に多数の個々の回路部品を備えている。VLSIチ
ップは、非常に多数の電気的機能をそれまで以上に非常
に迅速に実行することができる。
ところが、今日まで、VLSIチップに適したパッケー
ジングを設けることが困難とされている。その理由の1
部分として、各チップごとに外部回路素子への非常に多
数の接続部を必要とすることが挙げられる。多くのVL
SIチップは100ないし300以上のボンディング点
を有しており、その各々を外部回路素子に接続するため
のリードに接続しなければならない。
ジングを設けることが困難とされている。その理由の1
部分として、各チップごとに外部回路素子への非常に多
数の接続部を必要とすることが挙げられる。多くのVL
SIチップは100ないし300以上のボンディング点
を有しており、その各々を外部回路素子に接続するため
のリードに接続しなければならない。
VLSIチップを使用する上でもう1つ考えねばならな
いことは、チップ上の多数の種々の位置に共通の電圧を
供給しなければならないことである0例えば、0MO8
型トランジスタのような多数の個々のトランジスタを含
むチップにおいては、外部電源により供給される共通の
ドレイン電圧を全てのトランジスタのドレイン端子に印
加しなければならないと共に、これも又外部電源によっ
て供給される共通のソース電圧を全てのトランジスタの
ソース端子に供給しなければならない。
いことは、チップ上の多数の種々の位置に共通の電圧を
供給しなければならないことである0例えば、0MO8
型トランジスタのような多数の個々のトランジスタを含
むチップにおいては、外部電源により供給される共通の
ドレイン電圧を全てのトランジスタのドレイン端子に印
加しなければならないと共に、これも又外部電源によっ
て供給される共通のソース電圧を全てのトランジスタの
ソース端子に供給しなければならない。
典型的に、ドレイン電圧は共通の基準電圧即ちアース電
圧に対して正であり、そしてソース電圧は通常アース電
圧と同じレベルであるにれらの共通の電圧は、全ての個
々の部品が共通の電力レベルに対して動作するようにチ
ップに供給しなければならない0通常、これらの共通の
電圧は、チップ上の種々のボンディング点に同じ電圧を
搬送するように各々設計された信組ものリードを設ける
ことによってチップ上の部品に供給される。
圧に対して正であり、そしてソース電圧は通常アース電
圧と同じレベルであるにれらの共通の電圧は、全ての個
々の部品が共通の電力レベルに対して動作するようにチ
ップに供給しなければならない0通常、これらの共通の
電圧は、チップ上の種々のボンディング点に同じ電圧を
搬送するように各々設計された信組ものリードを設ける
ことによってチップ上の部品に供給される。
今日まで、VLSIチップの多数の位置に共通の電圧を
供給することは困難な作業であった。
供給することは困難な作業であった。
VLSIパッケージにおいては、チップに接続されるリ
ードが互いに至近離間される。更に、幾つかのリードは
信号電圧のような電圧を供給するが、これらの電圧はチ
ップ及び他の回路部品によって電子的な機能が実行され
る時に迅速に変動する。
ードが互いに至近離間される。更に、幾つかのリードは
信号電圧のような電圧を供給するが、これらの電圧はチ
ップ及び他の回路部品によって電子的な機能が実行され
る時に迅速に変動する。
これにより、これらリードのまわりに通常発生する磁界
が変化し、ひいては、それに隣接するリードに誘導電流
が流れることになる。充分に大きな誘導電流が共通電圧
リードに発生すると、これにより搬送される電圧が変化
する。デジタル論理チップのようなVLSIチップにお
いては電圧が急激に変動するので、この問題は極めて重
大なものとなり、換言すれば、この急激な変化は、磁界
及びそれに関連した誘導電流の発生を増大させる。
が変化し、ひいては、それに隣接するリードに誘導電流
が流れることになる。充分に大きな誘導電流が共通電圧
リードに発生すると、これにより搬送される電圧が変化
する。デジタル論理チップのようなVLSIチップにお
いては電圧が急激に変動するので、この問題は極めて重
大なものとなり、換言すれば、この急激な変化は、磁界
及びそれに関連した誘導電流の発生を増大させる。
その結果、VLSIチップ上の1つ以上の部品に供給さ
れる電圧は、チップの機能不良を招くほど大きく変化す
ることがある。
れる電圧は、チップの機能不良を招くほど大きく変化す
ることがある。
誘導電流の発生に関連した問題を最小限にするよう構成
されたVLSIチップ用のパッケージを提供するために
幾つかの試みがなされている。
されたVLSIチップ用のパッケージを提供するために
幾つかの試みがなされている。
このようなパッケージの1つが多層セラミックパッケー
ジである。このパッケージは、絶縁セラミックの層によ
って分離された導体の層を備えており、これらの層は互
いにプレスされる。これらの層には空胴が形成されそし
てこの空胴にチップが取り付けられる。ワイヤボンディ
ングを使用して、チップ上のボンディング点が導体の上
層にある個々の導体に接続される。個々のワイヤボンデ
ィング又は強化金属リードを使用して、チップが取り付
けられたプリント回路基板に電気的接続がなされる。共
通の電圧を搬送する選択された上層導体は共通の中間層
導体に接続される。これらの中間層導体は、これに取り
付けられた上層導体を経て送られる共通の電圧が著しく
変動しないよう確保する基準電圧平面として働く。
ジである。このパッケージは、絶縁セラミックの層によ
って分離された導体の層を備えており、これらの層は互
いにプレスされる。これらの層には空胴が形成されそし
てこの空胴にチップが取り付けられる。ワイヤボンディ
ングを使用して、チップ上のボンディング点が導体の上
層にある個々の導体に接続される。個々のワイヤボンデ
ィング又は強化金属リードを使用して、チップが取り付
けられたプリント回路基板に電気的接続がなされる。共
通の電圧を搬送する選択された上層導体は共通の中間層
導体に接続される。これらの中間層導体は、これに取り
付けられた上層導体を経て送られる共通の電圧が著しく
変動しないよう確保する基準電圧平面として働く。
発明が解決しようとする課題
然し乍ら、多層セラミックパッケージに関連した多数の
制約がある。導体層間に必要とされる相互接続部を受は
入れられるためにこれらパッケージのサイズが非常に大
きくなる傾向にある。更に、VLSIチップを収容する
ように設計された多層セラミックパッケージは製造経費
が高価である。成る場合には、多層セラミックパッケー
ジのコストがチップの製造コストよりもはるかに高いも
のとなる。
制約がある。導体層間に必要とされる相互接続部を受は
入れられるためにこれらパッケージのサイズが非常に大
きくなる傾向にある。更に、VLSIチップを収容する
ように設計された多層セラミックパッケージは製造経費
が高価である。成る場合には、多層セラミックパッケー
ジのコストがチップの製造コストよりもはるかに高いも
のとなる。
課題を解決するための手段
本発明は、最少の空間しか占有せず9組み立てが容易で
あり、製造経費が安く、そして半導体チップの組み立て
において共通電源リード上の電圧に悪影響を及ぼす誘導
電圧を最少とするような新規で且つ改良された半導体チ
ップパッケージを提供する。
あり、製造経費が安く、そして半導体チップの組み立て
において共通電源リード上の電圧に悪影響を及ぼす誘導
電圧を最少とするような新規で且つ改良された半導体チ
ップパッケージを提供する。
要約すれば、この新規なパッケージは、TAB(テープ
自動化ボンディング)テープのフレームに接合されるチ
ップのためのハウジングを僅えている。TABテープは
、その上に形成される多数の導電性リードを支持する絶
縁フィルムを備えている。TABテープは、チップを配
置すべき場所に中心開口を備えている。各導電性リード
は、その内側部分が上記中心開口へと突出してチップ上
のボンディング点に取り付けられていると共に、その外
側部分がフィルムの外周を越えて突出してプリント回路
基板上の接点に取り付けられている。
自動化ボンディング)テープのフレームに接合されるチ
ップのためのハウジングを僅えている。TABテープは
、その上に形成される多数の導電性リードを支持する絶
縁フィルムを備えている。TABテープは、チップを配
置すべき場所に中心開口を備えている。各導電性リード
は、その内側部分が上記中心開口へと突出してチップ上
のボンディング点に取り付けられていると共に、その外
側部分がフィルムの外周を越えて突出してプリント回路
基板上の接点に取り付けられている。
ハウジングはチップをカバーしそしてTABテープの内
側リード部分の小さな部分をカバーする。
側リード部分の小さな部分をカバーする。
リードと反対のTABテープの表面には導電性フィルム
の層が取り付けられる。導電性フィルムは、TABテー
プの周りの領域を抱くようにされる。チップ上の部品に
共通の電圧を供給するTABテープのリードは経路によ
って電気的に接続される。
の層が取り付けられる。導電性フィルムは、TABテー
プの周りの領域を抱くようにされる。チップ上の部品に
共通の電圧を供給するTABテープのリードは経路によ
って電気的に接続される。
この半導体パッケージの効果は、チップと外部回路との
間に強化されたリードを付加的なレベルで使用すること
なく半導体パッケージを外部回路に直接接続できること
にある。これは、小型化によって得られる効果を無効に
してしまうようなチップのための大きなパッケージを設
ける必要性を排除する。更に、これは、チップパッケー
ジを設ける複雑さを著しく減少し且つその製造コストを
相当に低減する。
間に強化されたリードを付加的なレベルで使用すること
なく半導体パッケージを外部回路に直接接続できること
にある。これは、小型化によって得られる効果を無効に
してしまうようなチップのための大きなパッケージを設
ける必要性を排除する。更に、これは、チップパッケー
ジを設ける複雑さを著しく減少し且つその製造コストを
相当に低減する。
導電性フィルムは、アース電圧のごとき共通の電圧のた
めの基準平面として働く。共通電圧リードの各々は導電
層に接続されるので、チップ上の各ボンディング点に至
る各リードの電圧は同一である。換言すれば、導電性フ
ィルムは共通の電圧リードにおける誘導電圧束の影響を
最小にし、従って、各々のリードはこれが接続されたチ
ップ部品に一定の共通の電圧を供給する。
めの基準平面として働く。共通電圧リードの各々は導電
層に接続されるので、チップ上の各ボンディング点に至
る各リードの電圧は同一である。換言すれば、導電性フ
ィルムは共通の電圧リードにおける誘導電圧束の影響を
最小にし、従って、各々のリードはこれが接続されたチ
ップ部品に一定の共通の電圧を供給する。
本発明は、特許請求の範囲に特に指摘する。
本発明の上記及び更に別の特徴は、添付図面を参照した
以下の詳細な説明から明らかとなろう。
以下の詳細な説明から明らかとなろう。
実施例
第1図は、本発明によって構成されたテープ自動化ボン
ディング(TAB)半導体パッケージ10がプリント回
路基板12に取り付けられたところを示している。この
TAB半導体パッケージ10の付近には、プリント回路
基板12上に組み立てられる電子回路の一部分である従
来型のプラスチック半導体パッケージ14と、他の部品
16とがある。
ディング(TAB)半導体パッケージ10がプリント回
路基板12に取り付けられたところを示している。この
TAB半導体パッケージ10の付近には、プリント回路
基板12上に組み立てられる電子回路の一部分である従
来型のプラスチック半導体パッケージ14と、他の部品
16とがある。
第2図及び第3図には、本発明のTAB半導体パッケー
ジ10が詳細に示されている。このTAB半導体パッケ
ージ10は、半導体チップ32を収容したハウジング1
8を備えており、半導体チップ32は、ハウジングを取
り巻<TABテープ20の区分に取り付けられている。
ジ10が詳細に示されている。このTAB半導体パッケ
ージ10は、半導体チップ32を収容したハウジング1
8を備えており、半導体チップ32は、ハウジングを取
り巻<TABテープ20の区分に取り付けられている。
チップ32及びハウジング18のサブ組立体は、TAB
テープ20に形成された中央開口46に収容される。
テープ20に形成された中央開口46に収容される。
TABテープ20の表面には多数の導電性リード22が
メツキされている。各リード22は、中央開口46へと
延びてハウジング18内のチップのボンディング点へと
取り付けられた内側のリード部分24と、プリント回路
基板上の接触パッド28に取り付けられた外側のリード
部分26とを有している。接触パッド28は、プリント
回路基板12上の導体30に接続され、チップを適当な
外部回路部品に電気的に接続する。
メツキされている。各リード22は、中央開口46へと
延びてハウジング18内のチップのボンディング点へと
取り付けられた内側のリード部分24と、プリント回路
基板上の接触パッド28に取り付けられた外側のリード
部分26とを有している。接触パッド28は、プリント
回路基板12上の導体30に接続され、チップを適当な
外部回路部品に電気的に接続する。
チップ32は、プラスチック又はセラミックで形成され
たハウジング18内に収容され、このハウジングは、チ
ップが安住されるベース34と、このベースの上に延び
ていてチップを収容するに充分な大きさのスペース40
を画成するカバー36とを備えている。このカバー36
は、スペース40の周囲を画成する縁38を備えている
。
たハウジング18内に収容され、このハウジングは、チ
ップが安住されるベース34と、このベースの上に延び
ていてチップを収容するに充分な大きさのスペース40
を画成するカバー36とを備えている。このカバー36
は、スペース40の周囲を画成する縁38を備えている
。
リード22は、標準的なTABの規定に従ってTABテ
ープ2o上に形成される。TABテープは、ポリイミド
やカプトン([apton)やその他の適当な絶縁誘電
体より成るフィルム42である。
ープ2o上に形成される。TABテープは、ポリイミド
やカプトン([apton)やその他の適当な絶縁誘電
体より成るフィルム42である。
外側のリード部分26の各々は、TABフィルム42の
外周から延び出している。これも又ポリイミドで形成さ
れた外側の支持リング44は、TABフィルム42から
離間されており、外側のリード部分26の端上に固定さ
れる。外側の支持リング44は、外側のリード部分26
がカールしたり交差したり或いはボンディング中に接触
パッド28との整列からずれたりしないようにこの外側
のリード部分を固定する。外側のリード部分を接触パッ
ドへ接合する前及び接合する間に該リード部分を固定す
るために外側の支持リング44を使用することについて
の詳細な説明は、参考としてここに取り上げる本発明の
譲受人に譲渡された1986年8月8日出願のダビット
・ハロウェル及びジョーン・ソフィア氏の「外側リード
テープ自動化ボンディングシステム(Outer Le
ad TapeAutomated Bonding
System)Jと題する米国特許出願第900,78
9号に記載されている。
外周から延び出している。これも又ポリイミドで形成さ
れた外側の支持リング44は、TABフィルム42から
離間されており、外側のリード部分26の端上に固定さ
れる。外側の支持リング44は、外側のリード部分26
がカールしたり交差したり或いはボンディング中に接触
パッド28との整列からずれたりしないようにこの外側
のリード部分を固定する。外側のリード部分を接触パッ
ドへ接合する前及び接合する間に該リード部分を固定す
るために外側の支持リング44を使用することについて
の詳細な説明は、参考としてここに取り上げる本発明の
譲受人に譲渡された1986年8月8日出願のダビット
・ハロウェル及びジョーン・ソフィア氏の「外側リード
テープ自動化ボンディングシステム(Outer Le
ad TapeAutomated Bonding
System)Jと題する米国特許出願第900,78
9号に記載されている。
内側のリード部分24の各々は、TABフィルム42の
内周に対して垂直に中央リード開口46へと延び込んで
いる。TABフィルム42の内周から内方に離間された
内側の支持リング48は。
内周に対して垂直に中央リード開口46へと延び込んで
いる。TABフィルム42の内周から内方に離間された
内側の支持リング48は。
内側リード部分24がカールしたり交差したりその他整
列ずれしたりしないようにする。内側のリード部分は、
内側の支持リング48から内方に延びていて端区分52
を形成している。TABテープ42、内側支持リング4
8及び内側リード部分24は、カバー36の838の巾
にはゾ等しい内側リード部分24の無フィルム区分50
を形成する大きさにされる。チップ32、縁38、スペ
ース40及び内側支持リング48は、チップがこのスペ
ースの中心に来てチップと縁との間に内側支持リングを
受は入れるに充分な領域ができるような大きさにされる
。
列ずれしたりしないようにする。内側のリード部分は、
内側の支持リング48から内方に延びていて端区分52
を形成している。TABテープ42、内側支持リング4
8及び内側リード部分24は、カバー36の838の巾
にはゾ等しい内側リード部分24の無フィルム区分50
を形成する大きさにされる。チップ32、縁38、スペ
ース40及び内側支持リング48は、チップがこのスペ
ースの中心に来てチップと縁との間に内側支持リングを
受は入れるに充分な領域ができるような大きさにされる
。
TABフィルム42の下面には、導電性金属フィルムの
層54が接合される。この金属フィルム層54は、TA
Bフィルム42の下面全体にわたって完全に延びている
と共に、外側支持リング44及び内側支持リング48の
下にも延びている。
層54が接合される。この金属フィルム層54は、TA
Bフィルム42の下面全体にわたって完全に延びている
と共に、外側支持リング44及び内側支持リング48の
下にも延びている。
選択されたリード22aを金属フィルム54に電気的に
接続するためにTABフィルム42を通して経路56が
延びている。本発明の1つの特定の実施例においては、
金属フィルム54に接続されるリード22aは、互いに
離間された複数の経路56によって接続される。
接続するためにTABフィルム42を通して経路56が
延びている。本発明の1つの特定の実施例においては、
金属フィルム54に接続されるリード22aは、互いに
離間された複数の経路56によって接続される。
本発明のTAB半導体パッケージ1oは、標準的なテー
プ自動化ボンディングのやり方に従って先ずチップ32
をTABテープ20に接合することによって組み立て−
られる。チップ32は、中央開口46の内部において、
内側支持リング48の内周によって画成された領域内で
TABテープ20に接合され、内側のリード端区分52
がチップ32上のボンディング点に接続される。
プ自動化ボンディングのやり方に従って先ずチップ32
をTABテープ20に接合することによって組み立て−
られる。チップ32は、中央開口46の内部において、
内側支持リング48の内周によって画成された領域内で
TABテープ20に接合され、内側のリード端区分52
がチップ32上のボンディング点に接続される。
テープボンディングの後に、チップ32は保護ハウジン
グ18内に包囲される。ベース34はチップ32の下に
配置されそしてカバー36がベースの上に配置される。
グ18内に包囲される。ベース34はチップ32の下に
配置されそしてカバー36がベースの上に配置される。
エポキシ又は他の適当な接着剤を使用し、カバーの縁3
8の上面においてカバー36とベースとが互いにシール
される。テープが接合されたチップのサブ組立体は、T
ABフィルム及び内側リード部分24の導電性無フィル
ム区分50が縁38とカバー36との間に配置されそし
てそれらの間に接着剤が塗布されるように配置される。
8の上面においてカバー36とベースとが互いにシール
される。テープが接合されたチップのサブ組立体は、T
ABフィルム及び内側リード部分24の導電性無フィル
ム区分50が縁38とカバー36との間に配置されそし
てそれらの間に接着剤が塗布されるように配置される。
TAB半導体パッケージ10は、自動装置によって組み
立てることができる。TABテープ20には、組み立て
られたパッケージ10をテストするために通常の除去可
能なテストパッド(図示せず)が設けられる6組み立て
及びテストの後に、TAB半導体パッケージはプリント
回路基板12上に配置される。第3図に示すように、パ
ッケージ10は、ハウジング18のベース34及びり−
ドがプリント回路基板12に隣接しそしてハウジングの
カバー36及び金属フィルム54が露出されるようにプ
リント回路基板上に取り付けられる。
立てることができる。TABテープ20には、組み立て
られたパッケージ10をテストするために通常の除去可
能なテストパッド(図示せず)が設けられる6組み立て
及びテストの後に、TAB半導体パッケージはプリント
回路基板12上に配置される。第3図に示すように、パ
ッケージ10は、ハウジング18のベース34及びり−
ドがプリント回路基板12に隣接しそしてハウジングの
カバー36及び金属フィルム54が露出されるようにプ
リント回路基板上に取り付けられる。
次いで、外側のリード部分26がプリント回路基板の接
触バッド28に取り付けられる。
触バッド28に取り付けられる。
TAB半導体パッケージ10はチップ32を保護する。
更に、このパッケージ10のTABテープ20には40
0本以上のり−ド22をエツチングすることができる。
0本以上のり−ド22をエツチングすることができる。
従って、パッケージ10は、超大規模集積半導体チップ
を保護し且つこれをプリント回路基板12に直接取り付
けるのに使用することができる。
を保護し且つこれをプリント回路基板12に直接取り付
けるのに使用することができる。
本発明のパッケージ10は、チップ32を取り付ける回
路基板12にこのチップ32を電気的に接続するために
強化金属リードを必要としない。
路基板12にこのチップ32を電気的に接続するために
強化金属リードを必要としない。
これにより、リード組立体及びそれに関連して大きな空
間を包囲するハウジングを設ける必要がなくなる。更に
、複雑なリード組立体及びそれに関連したハウジングを
設ける必要がないので、このパッケージ10は製造コス
トが非常に安価である。
間を包囲するハウジングを設ける必要がなくなる。更に
、複雑なリード組立体及びそれに関連したハウジングを
設ける必要がないので、このパッケージ10は製造コス
トが非常に安価である。
TABテープ20の下の金属フィルム54は、経路56
によってこれに接続されたリード22aのための基準平
面即ちグランドプレーンとして働く。これにより、信号
電圧のような急激に変化する電圧を搬送する他のリード
によってリード22aのまわりに発生する磁界が減少さ
れ、ひいては、そこに発生する誘導電流及び変化する電
圧が最小とされる。従って、リード22aを使用して、
チップ上のサブ回路間で実質的にほとんど変化すること
のない同一の供給電圧即ち基準電圧をチップ上の多数の
サブ回路に供給することができる。
によってこれに接続されたリード22aのための基準平
面即ちグランドプレーンとして働く。これにより、信号
電圧のような急激に変化する電圧を搬送する他のリード
によってリード22aのまわりに発生する磁界が減少さ
れ、ひいては、そこに発生する誘導電流及び変化する電
圧が最小とされる。従って、リード22aを使用して、
チップ上のサブ回路間で実質的にほとんど変化すること
のない同一の供給電圧即ち基準電圧をチップ上の多数の
サブ回路に供給することができる。
従って、CMOSチップの場合には、チップ上の部品に
基準電圧及び電源電圧を供給する金属フィルム54にリ
ード22aを接続することが所望される。それ故、金属
フィルムはこれら電圧のための基準平面と°して働いて
それらの変動を最小にする。更に、ドレイン電圧は、基
準電圧の変化と共に逆に変化する傾向がある。従って、
基準電圧とドレイン電圧との変化によって生じる磁界は
相補的なものとなり、互いに打ち消し合うことになる。
基準電圧及び電源電圧を供給する金属フィルム54にリ
ード22aを接続することが所望される。それ故、金属
フィルムはこれら電圧のための基準平面と°して働いて
それらの変動を最小にする。更に、ドレイン電圧は、基
準電圧の変化と共に逆に変化する傾向がある。従って、
基準電圧とドレイン電圧との変化によって生じる磁界は
相補的なものとなり、互いに打ち消し合うことになる。
その結果、チップとやり取りされる電圧を搬送するリー
ドにおける磁界の発生及びそれに伴う電圧の変化が最小
とされる。
ドにおける磁界の発生及びそれに伴う電圧の変化が最小
とされる。
本発明の第2の実施例が第4図に示されている。第4図
は、TABテープ62の単一の区分に取り付けられた個
々のハウジング18内にチップが包囲されるような本発
明によるパッケージ組立体60を示している。TABテ
ープには、プリント回路基板12の接触パッド28にチ
ップを接続する多数のリード22と、仮想線で示すよう
にチップ同志を相互接続するためにハウジング18間に
延びる多数の他のリードとがエツチングされる。
は、TABテープ62の単一の区分に取り付けられた個
々のハウジング18内にチップが包囲されるような本発
明によるパッケージ組立体60を示している。TABテ
ープには、プリント回路基板12の接触パッド28にチ
ップを接続する多数のリード22と、仮想線で示すよう
にチップ同志を相互接続するためにハウジング18間に
延びる多数の他のリードとがエツチングされる。
パッケージ組立体60では、両方のチップのための基準
平面を形成するように全TABテープ62の下に1区分
の金属フィルムが配置されてもよいし、又は個別の基準
平面を形成するように2区分の金属フィルムが各々各チ
ップに隣接して離間されてもよい、3つ以上のチップへ
の拡張は容易に明らかであろう。
平面を形成するように全TABテープ62の下に1区分
の金属フィルムが配置されてもよいし、又は個別の基準
平面を形成するように2区分の金属フィルムが各々各チ
ップに隣接して離間されてもよい、3つ以上のチップへ
の拡張は容易に明らかであろう。
第5図は、単一区分の層54(第2図)ではなくてTA
Bテープ20と共に使用することのできる金属フィルム
の層70を示している。この金属フィルム70は、側部
72と角部74とを交互に備えており、これらの部分は
約1ないし2ミルだけ互いに離間される。仮想線で示さ
れたリード22は、種々の組のリード22aが個々の側
部72又は角部74に電気的に接続されるように配置さ
れる。従って、個々の側部72及び角部74は、チップ
に供給される種々の電圧に対して個別の基準平面として
働くことができる。
Bテープ20と共に使用することのできる金属フィルム
の層70を示している。この金属フィルム70は、側部
72と角部74とを交互に備えており、これらの部分は
約1ないし2ミルだけ互いに離間される。仮想線で示さ
れたリード22は、種々の組のリード22aが個々の側
部72又は角部74に電気的に接続されるように配置さ
れる。従って、個々の側部72及び角部74は、チップ
に供給される種々の電圧に対して個別の基準平面として
働くことができる。
或いは又、エミッタ結合の論理回路のような成るチップ
は、TABテープ20及びリード22に取り付けられた
別の形態の基準平面を有することができる。
は、TABテープ20及びリード22に取り付けられた
別の形態の基準平面を有することができる。
ここに示す例では、チップ32、内側支持リング48.
TABフィルム42及び外側支持リング44が長方形の
形状を有するものとして示されている。これは、本発明
の半導体パッケージの素子を形成する1つの態様に過ぎ
ない、或いは又、これらの素子は、非直線形状を含む他
の形状のものであってもよい。
TABフィルム42及び外側支持リング44が長方形の
形状を有するものとして示されている。これは、本発明
の半導体パッケージの素子を形成する1つの態様に過ぎ
ない、或いは又、これらの素子は、非直線形状を含む他
の形状のものであってもよい。
以上の説明は、本発明の特定の実施例に限定された。然
し乍ら、本発明において種々の変更や修正を行なっても
、本発明の全ての効果又は幾つかの効果を達成できるこ
とが明らかであろう6例えば、ヒートシンク組立体をカ
バーの上部に取り付けて、チップにより発生された熱を
そこから放出する手段を形成することも所望される。そ
れ故、本発明の心の精神及び範囲内に入るこれらの全て
の修正や変更は特許請求の範囲内に包含されるものとす
る。
し乍ら、本発明において種々の変更や修正を行なっても
、本発明の全ての効果又は幾つかの効果を達成できるこ
とが明らかであろう6例えば、ヒートシンク組立体をカ
バーの上部に取り付けて、チップにより発生された熱を
そこから放出する手段を形成することも所望される。そ
れ故、本発明の心の精神及び範囲内に入るこれらの全て
の修正や変更は特許請求の範囲内に包含されるものとす
る。
第1図は、電子回路を含むプリント回路基板に取り付け
られた本発明のTAB半導体パッケージを示す斜視図、 第2図は、本発明の分解したTAB半導体部品をハウジ
ングのベースから示す分解図。 第3図は、本発明のTAB半導体パッケージの断面図、 第4図は1本発明のTAB半導体パッケージの別の実施
例を示す斜視図、そして 第5図は、本発明のTAB半導体パッケージと共に使用
される金属フィルムの別の実施例を示す上面図である。 10・・・本発明の半導体パッケージ 12・・・プリント回路基板 14・・・通常の半導体パッケージ 16・・・他の部品 18・・・ハウジング20・・
・TABテープ 22・・・導電性リード 24・・・内側のリード部分 26・・・外側のリード部分 28・・・接触パッド 32・・・チップ 34・・・ベース36・・・カバ
ー 38・・・縁 40・・・スペース 42Φ・・フィルム44・・・外
側支持リング 46・・・中央開口 48・・・内側支持リング 50・・・無フィルム区分 52・・・端区分 54・・・金属フィルム層 56・・・経路
られた本発明のTAB半導体パッケージを示す斜視図、 第2図は、本発明の分解したTAB半導体部品をハウジ
ングのベースから示す分解図。 第3図は、本発明のTAB半導体パッケージの断面図、 第4図は1本発明のTAB半導体パッケージの別の実施
例を示す斜視図、そして 第5図は、本発明のTAB半導体パッケージと共に使用
される金属フィルムの別の実施例を示す上面図である。 10・・・本発明の半導体パッケージ 12・・・プリント回路基板 14・・・通常の半導体パッケージ 16・・・他の部品 18・・・ハウジング20・・
・TABテープ 22・・・導電性リード 24・・・内側のリード部分 26・・・外側のリード部分 28・・・接触パッド 32・・・チップ 34・・・ベース36・・・カバ
ー 38・・・縁 40・・・スペース 42Φ・・フィルム44・・・外
側支持リング 46・・・中央開口 48・・・内側支持リング 50・・・無フィルム区分 52・・・端区分 54・・・金属フィルム層 56・・・経路
Claims (8)
- (1)1つ以上の製造された半導体チップを保護するた
めの半導体パッケージにおいて、 a)各チップを包囲するハウジングと、 b)各ハウジングの少なくとも一部分を取り巻くテープ
フィルムの区分より成るテープ自動化ボンディングテー
プの区分と、 c)上記テープフィルム上に設けられた少なくとも1つ
の導電性リードとを具備し、その内側のリード部分は上
記ハウジングを通してチップに接続されそしてその外側
のリード部分は外部回路に接合するように上記テープフ
ィルムの外周部を越えて延びており、これにより、チッ
プが上記リードによって上記回路に電気的に接続される
ようにされたことを特徴とする半導体パッケージ。 - (2)上記リードの内側リード部分の周りに配置されて
上記テープフィルムから離間され、上記リードの内側リ
ード部分の無フィルム部分を形成するような内側支持リ
ングを更に備えた請求項1に記載の半導体パッケージ。 - (3)上記内側支持リングは、上記リードの内側リード
部分の端から離間される請求項1に記載の半導体パッケ
ージ。 - (4)上記ハウジングは、チップを収容するための空間
を形成するカバーと、該カバーに取り付けられたベース
とを備えている請求項1に記載の半導体パッケージ。 - (5)上記ハウジングは、チップが収容される空間を画
成する突出縁を有するカバーと、この縁に取り付けられ
たベースとを備え、そして 上記テープフィルム及び上記内側支持リングは、上記リ
ードの内側リード部分の上記無フィルム区分が少なくと
も上記カバーの縁によって画成された領域を抱くような
大きさにされる請求項2に記載の半導体ハウジング。 - (6)上記リードの外側リード部分の端の上に外側支持
リングが配置され、この外側支持リングはテープフィル
ムから離間される請求項1に記載の半導体パッケージ。 - (7)上記テープフィルムは絶縁誘電体材料より成り、 上記リードを支持する上記テープフィルムの面とは反対
のテープフィルム面に導電性フィルムが取り付けられ、
そして 上記リードの少なくとも1つは上記テープフィルムを通
して上記導電性フィルムに電気的に接続される請求項1
に記載の半導体組立体。 - (8)上記金属フィルムと電気的に接触する上記リード
は経路によって相互接続される請求項7に記載の半導体
組立体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US059051 | 1987-06-08 | ||
US07/059,051 US4914741A (en) | 1987-06-08 | 1987-06-08 | Tape automated bonding semiconductor package |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0191442A true JPH0191442A (ja) | 1989-04-11 |
JPH0525390B2 JPH0525390B2 (ja) | 1993-04-12 |
Family
ID=22020519
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63141455A Granted JPH0191442A (ja) | 1987-06-08 | 1988-06-08 | 半導体パッケージ |
Country Status (8)
Country | Link |
---|---|
US (1) | US4914741A (ja) |
EP (1) | EP0298607B1 (ja) |
JP (1) | JPH0191442A (ja) |
KR (1) | KR970003910B1 (ja) |
AU (1) | AU608327B2 (ja) |
CA (1) | CA1279733C (ja) |
DE (1) | DE3889018T2 (ja) |
IL (1) | IL86643A (ja) |
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US5156983A (en) * | 1989-10-26 | 1992-10-20 | Digtial Equipment Corporation | Method of manufacturing tape automated bonding semiconductor package |
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JPH0637241A (ja) * | 1992-07-17 | 1994-02-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH08288424A (ja) * | 1995-04-18 | 1996-11-01 | Nec Corp | 半導体装置 |
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CN101296842B (zh) * | 2005-10-17 | 2012-05-09 | 贝尔直升机特克斯特龙有限公司 | 用于垂直升降飞行器的翼状物、机舱和/或机身上的减阻的等离子体激励器 |
CA2732100C (en) * | 2008-07-31 | 2013-11-26 | Bell Helicopter Textron Inc. | System and method for aerodynamic flow control |
KR101435194B1 (ko) | 2012-04-26 | 2014-09-01 | 주식회사 세아에삽 | 플럭스 코어드 용접 와이어와 그의 제조 방법 및 장치 |
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-
1987
- 1987-06-08 US US07/059,051 patent/US4914741A/en not_active Expired - Lifetime
-
1988
- 1988-06-06 IL IL8664388A patent/IL86643A/xx unknown
- 1988-06-07 AU AU17454/88A patent/AU608327B2/en not_active Ceased
- 1988-06-07 CA CA 568779 patent/CA1279733C/en not_active Expired - Fee Related
- 1988-06-08 DE DE3889018T patent/DE3889018T2/de not_active Expired - Fee Related
- 1988-06-08 EP EP19880305233 patent/EP0298607B1/en not_active Expired - Lifetime
- 1988-06-08 JP JP63141455A patent/JPH0191442A/ja active Granted
- 1988-06-08 KR KR1019880006820A patent/KR970003910B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
US4914741A (en) | 1990-04-03 |
EP0298607A2 (en) | 1989-01-11 |
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KR970003910B1 (ko) | 1997-03-22 |
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