JP3904273B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体ウエハ上に形成されたチップと基板とを接続して構成される半導体装置に関し、チップをパッケージ部材で覆ったものや、チップが実装されたプリント配線板などを対象とする。
【0002】
【従来の技術】
プリント配線板などに実装される通常のLSIは、半導体ウエハから切り出したベアチップをパッケージ部材で覆った構造をしており、ベアチップのパッドとパッケージ部材のパッドとはボンディングワイヤにより接続されている。
【0003】
これら最近のLSIは、携帯機器の普及に伴って、高集積化される傾向にある。LSIの集積密度を上げると、プリント配線板上に実装される部品数を削減できるため、製品の信頼性および保守性が向上し、設計開発に要する時間も削減できる。
【0004】
【発明が解決しようとする課題】
ところが、LSIの集積密度を上げるに従って、LSIを構成するベアチップのパッド数が増え、場合によっては、何百ものパッドが必要になることがある。従来のベアチップは、チップの外周近傍に1列あるいは複数列にパッドを形成しており、パッドの数を増やすのにも限界がある。また、パッドの数が増えると、ボンディングワイヤの数が増えるだけでなく、チップ上の配線も複雑になり、ノイズによる影響を受けやすくなる。特に、最近のLSIは高いクロック周波数で動作することが多く、隣接信号間で信号の漏れ(クロストーク)が発生しやすい。
【0005】
一方、LSIのパッケージ部材には、ベアチップの各パッドに対応して外部接続端子(例えばリードなど)が設けられているが、これら外部接続端子はパッドよりも面積が大きいため、パッドの数が多くなると、それに応じてパッケージ部材の面積を大きくせざるを得ない。また、パッド数が増えるに従ってパッケージ部材内部の配線が複雑になり、ノイズや断線等の障害が起きやすくなる。
【0006】
本発明は、このような点に鑑みて創作されたものであり、その目的は、チップや基板の面積を大きくすることなく、かつノイズの発生を防止しつつ、チップと基板との間で入出力される信号数を増やすことができる半導体装置を提供することにある。
【0007】
【課題を解決するための手段】
上述した課題を解決するために、請求項1の発明は、チップ上の半導体素子の入出力端子に対応づけて、チップ内に第1のインダクタ導体を形成する。また、第1のインダクタ導体に対応づけて、基板内に第2のインダクタ導体を形成する。チップを基板に実装すると第1および第2のインダクタ導体が磁気結合し、この磁気結合を利用して、チップ側から基板側に、あるいは基板側からチップ側に、各種信号を伝送することができる。したがって、チップと基板とをボンディングワイヤ等により物理的に接続する必要がなくなる。
【0008】
請求項2の発明は、チップとパッケージ部材内に渦巻き状のインダクタ導体を形成するため、小さい面積でインダクタンスの大きいインダクタ導体を形成することができる。また、渦巻きのターン数を変えるだけで、最適なインダクタンスを設定できる。
【0009】
請求項3の発明は、電磁誘導による信号伝送に適さない信号については、ボンディングワイヤ等により物理的に接続するため、従来と同様の電気的特性を持った半導体装置が得られる。
【0010】
請求項4の発明は、チップをベアの状態でプリント配線板に実装する場合に、チップとプリント配線板の双方にインダクタ導体を形成して、電磁誘導によって信号伝送を行う。これにより、プリント配線板とチップとを物理的に接続する必要がなくなる。
【0011】
【発明の実施の形態】
以下、本発明を適用した半導体装置について、図面を参照しながら具体的に説明する。
【0012】
本実施形態の半導体装置は、半導体ウエハから切り出されたチップ1と、チップ1を保護するパッケージ部材2とで構成され、チップ1とパッケージ部材2間の信号伝送を電磁誘導を利用して行うことを特徴とする。チップ1としては、各種のプロセッサやメモリ等の集積回路を考えることができる。
【0013】
図1(a)はチップ1の部分的な断面構造を示す図、図1(b)はチップ1を載せるパッケージ部材2の部分的な断面構造を示す図である。チップ1上には、トランジスタやダイオードなどの半導体素子が複数形成されており、図1(a)はそのうちの一部であるMOSトランジスタの構造を示している。
【0014】
図1(a)に示すように、ソース領域層3とドレイン領域層4の上面側には絶縁層5が形成され、下面側には後述するインダクタ導体層6がそれぞれ形成されている。これらインダクタ導体層6はそれぞれソース電極、ドレイン電極として作用する。また、ゲート電極7は、その上面に形成された金属層8を介してゲート領域層9と接続され、ゲート領域層9の下面側にはインダクタ導体層6が形成されている。また、ソース領域層3、ドレイン領域層4およびゲート領域層9の間には、素子分離用の絶縁分離層10が形成され、ゲート電極7の直下には絶縁層11を挟んでp−Si層12が形成されている。このp−Si層12の表面付近にチャネルが形成される。
【0015】
一方、パッケージ部材2の上面には、チップ1のインダクタ導体層6と略同間隔で略同サイズのインダクタ導体層13が形成されている。これらインダクタ導体層13は、それぞれp+ −Si層14、p−Si層15およびn+ −Si層16を介して、パッケージ部材2の下面に形成された外部接続端子17に接続されている。これら外部接続端子17は、プリント配線板等のパッドとバンプ等を介して接続される。また、パッケージ部材2内には、各信号を分離するための絶縁分離層18が形成されている。
【0016】
チップ1とパッケージ部材2は、それぞれのインダクタ導体層6、13を向き合わせて密接配置される。図2は、インダクタ導体層6、13の断面構造を拡大表示した図である。同図に示すように、インダクタ導体層6、13は、インダクタ導体21と、その周囲を覆う絶縁性の磁性体膜22と、インダクタ導体21の各周回部分の間に形成された絶縁膜23とで構成される。
【0017】
図3は、インダクタ導体21の平面構造を示す図である。同図に示すように、インダクタ導体21は、所定ターン数(例えば2.5ターン)の渦巻き形状に形成されており、その両端には電極24、25が接続されている。
【0018】
インダクタ導体21の表面を覆う磁性体膜22としては、ガンマ・フェライトやバリウム・フェライトなどの各種磁性体膜が用いられる。これら磁性体膜の材質や形成方法については各種のものが考えられ、例えばFeO等を真空蒸着して磁性体膜を形成する方法や、分子線エピタキシー法(MBE法)、化学気相成長法(CVD法)、スパッタ法などがある。一方、絶縁膜23は、インダクタ導体21の各周回部分間に生じる漏れ磁束を最小限に抑えるべく、非磁性体材料によって形成される。
【0019】
チップ1内に形成された磁性体膜22とパッケージ部材2内に形成された磁性体膜22は密着配置されるため、一方のインダクタ導体から発生した磁束は、他方のインダクタ導体を通過するようになる。したがって、インダクタ導体6、13は、図4に示すように、1次側コイル31と2次側コイル32が磁気結合された回路と等価になり、1次側入力電圧Vinと2次側出力電圧Vout との間には(1)式の関係が成り立つ。なお、n1 は1次側コイルのターン数、n2 は2次側コイルのターン数を示す。
【0020】
Vout =(n1 /n2 )×Vin ・・・(1)
(1)式に示すように、2次側コイル32の両端電圧は、1次側コイル31の両端電圧に応じて変化する。したがって、チップ1とパッケージ部材2のいずれか一方のインダクタ導体を1次側コイルとして利用し、他方のインダクタ導体を2次側コイルとして利用すれば、1次側コイルに印加された電圧を電磁誘導によって2次側コイルに伝達することができる。
【0021】
このように、本実施形態の半導体装置は、チップ1とパッケージ部材2にそれぞれインダクタ導体層6、13を形成し、これらインダクタ導体層6、13を磁性体膜22を挟んで対向配置したため、一方のインダクタ導体から発生した磁束を他方のインダクタ導体に導くことができ、チップ1側からパッケージ部材2側に、あるいはパッケージ部材2側からチップ1側に、電磁誘導によって信号を伝送することができる。
【0022】
したがって、従来のように、チップ1とパッケージ部材2間をボンディングワイヤなどを介して物理的に接続する必要がなく、配線領域を形成する必要もなくなる。このため、信号端子数の多いLSIベアチップであっても、小サイズのパッケージ部材2に無理なく収納できる。また、インダクタ導体層6、13間を磁性体膜22で覆っているため、外部に漏れる磁束を低減することができ、信号の漏れ(クロストーク)によるノイズの発生を防止することができる。
【0023】
図5は本実施形態のチップ1の外観を示す斜視図である。チップ1には、インダクタ導体層6、13を介して電磁誘導によってパッケージ部材2と信号伝送を行う領域101と、ボンディングワイヤやバンプを介してパッケージ部材2と物理的に接続される領域102とが形成されている。この領域102内に形成される端子としては、例えば、電流が多く流れる電源端子や接地端子、あるいは高い周波数のクロック信号が入力されるクロック端子などが考えられる。なお、チップ1上のインダクタ導体6、13の配置は、図5に示すものに限定されない。
【0024】
図1(a)では、チップ1の下面、すなわち半導体素子4の形成面の反対側の面にインダクタ導体層6を形成する例を説明したが、半導体素子4の形成面側にインダクタ導体層6を形成し、素子形成面をパッケージ部材2と対向配置させてもよい。
【0025】
また、図1では、チップ1とパッケージ部材2間の信号電送を電磁誘導で行う例を説明したが、パッケージ部材2とプリント配線板間の信号伝送を電磁誘導で行ってもよい。あるいは、チップ1をベアの状態でプリント配線板等に実装する場合には、プリント配線板等にインダクタ導体を設けて、チップ1とプリント配線板等との信号伝送を電磁誘導で行ってもよい。
【0026】
【発明の効果】
以上詳細に説明したように、本発明によれば、チップと基板にそれぞれ第1および第2のインダクタ導体を形成して、第1および第2のインダクタ導体を磁気結合させるため、チップと基板間で電磁誘導によって信号を伝送することができる。したがって、チップと基板間をボンディングワイヤなどを用いて物理的に接続する必要がなく、配線領域も形成する必要がなくなる。このため、チップを実装する基板の外形寸法を小さくすることができる。
【図面の簡単な説明】
【図1】(a)はチップの断面構造を示す図、(b)はパッケージ部材の断面構造を示す図である。
【図2】インダクタ導体層の断面構造を拡大表示した図である。
【図3】インダクタ導体の平面構造を示す図である。
【図4】チップとパッケージ部材間の電磁誘導による信号伝送を説明する図である。
【図5】本実施形態のチップの外観を示す斜視図である。
【符号の説明】
1 チップ
2 パッケージ部材
3 ソース領域層
4 ドレイン領域層
6、13 インダクタ導体層
7 ゲート電極
9 ゲート領域層
17 外部接続端子
21 インダクタ導体
22 磁性体膜
Claims (3)
- 半導体ウエハから切り出されたチップが実装された基板を有する半導体装置において、
前記チップは、前記チップ上に形成された半導体素子の入出力端子の少なくとも一部に対応して前記チップ上に形成された第1のインダクタ導体を備え、
前記基板は、前記第1のインダクタ導体のそれぞれに対応して前記基板上に形成された第2のインダクタ導体と、これら第2のインダクタ導体のそれぞれに対応して形成された外部接続端子とを備え、
前記第1および第2のインダクタ導体を磁気結合させて、前記チップと前記基板との間で電磁誘導によって信号伝送を行い、
前記チップ上に形成された入出力端子のうち、少なくとも電源供給端子および接地端子を含む一部の端子については、電磁誘導による信号伝送を行わずに、前記基板上に対応して形成された前記外部接続端子と導電性材料を介して接続することを特徴とする半導体装置。 - 請求項1において、
前記第1および第2のインダクタ導体は渦巻き形状に形成されており、前記第1および第2のインダクタ導体の周囲を磁性体膜で覆ったことを特徴とする半導体装置。 - 請求項1または2において、
前記基板はプリント配線板であり、前記チップは前記プリント配線板上にベアの状態で実装されることを特徴とする半導体装置。
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