JP3904273B2

JP3904273B2 - 半導体装置

Info

Publication number: JP3904273B2
Application number: JP01005897A
Authority: JP
Inventors: 弘宮城
Original assignee: 有限会社ニューロソリューション
Priority date: 1997-01-04
Filing date: 1997-01-04
Publication date: 2007-04-11
Anticipated expiration: 2017-01-04
Also published as: JPH10200007A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハ上に形成されたチップと基板とを接続して構成される半導体装置に関し、チップをパッケージ部材で覆ったものや、チップが実装されたプリント配線板などを対象とする。
【０００２】
【従来の技術】
プリント配線板などに実装される通常のＬＳＩは、半導体ウエハから切り出したベアチップをパッケージ部材で覆った構造をしており、ベアチップのパッドとパッケージ部材のパッドとはボンディングワイヤにより接続されている。
【０００３】
これら最近のＬＳＩは、携帯機器の普及に伴って、高集積化される傾向にある。ＬＳＩの集積密度を上げると、プリント配線板上に実装される部品数を削減できるため、製品の信頼性および保守性が向上し、設計開発に要する時間も削減できる。
【０００４】
【発明が解決しようとする課題】
ところが、ＬＳＩの集積密度を上げるに従って、ＬＳＩを構成するベアチップのパッド数が増え、場合によっては、何百ものパッドが必要になることがある。従来のベアチップは、チップの外周近傍に１列あるいは複数列にパッドを形成しており、パッドの数を増やすのにも限界がある。また、パッドの数が増えると、ボンディングワイヤの数が増えるだけでなく、チップ上の配線も複雑になり、ノイズによる影響を受けやすくなる。特に、最近のＬＳＩは高いクロック周波数で動作することが多く、隣接信号間で信号の漏れ（クロストーク）が発生しやすい。
【０００５】
一方、ＬＳＩのパッケージ部材には、ベアチップの各パッドに対応して外部接続端子（例えばリードなど）が設けられているが、これら外部接続端子はパッドよりも面積が大きいため、パッドの数が多くなると、それに応じてパッケージ部材の面積を大きくせざるを得ない。また、パッド数が増えるに従ってパッケージ部材内部の配線が複雑になり、ノイズや断線等の障害が起きやすくなる。
【０００６】
本発明は、このような点に鑑みて創作されたものであり、その目的は、チップや基板の面積を大きくすることなく、かつノイズの発生を防止しつつ、チップと基板との間で入出力される信号数を増やすことができる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、チップ上の半導体素子の入出力端子に対応づけて、チップ内に第１のインダクタ導体を形成する。また、第１のインダクタ導体に対応づけて、基板内に第２のインダクタ導体を形成する。チップを基板に実装すると第１および第２のインダクタ導体が磁気結合し、この磁気結合を利用して、チップ側から基板側に、あるいは基板側からチップ側に、各種信号を伝送することができる。したがって、チップと基板とをボンディングワイヤ等により物理的に接続する必要がなくなる。
【０００８】
請求項２の発明は、チップとパッケージ部材内に渦巻き状のインダクタ導体を形成するため、小さい面積でインダクタンスの大きいインダクタ導体を形成することができる。また、渦巻きのターン数を変えるだけで、最適なインダクタンスを設定できる。
【０００９】
請求項３の発明は、電磁誘導による信号伝送に適さない信号については、ボンディングワイヤ等により物理的に接続するため、従来と同様の電気的特性を持った半導体装置が得られる。
【００１０】
請求項４の発明は、チップをベアの状態でプリント配線板に実装する場合に、チップとプリント配線板の双方にインダクタ導体を形成して、電磁誘導によって信号伝送を行う。これにより、プリント配線板とチップとを物理的に接続する必要がなくなる。
【００１１】
【発明の実施の形態】
以下、本発明を適用した半導体装置について、図面を参照しながら具体的に説明する。
【００１２】
本実施形態の半導体装置は、半導体ウエハから切り出されたチップ１と、チップ１を保護するパッケージ部材２とで構成され、チップ１とパッケージ部材２間の信号伝送を電磁誘導を利用して行うことを特徴とする。チップ１としては、各種のプロセッサやメモリ等の集積回路を考えることができる。
【００１３】
図１（ａ）はチップ１の部分的な断面構造を示す図、図１（ｂ）はチップ１を載せるパッケージ部材２の部分的な断面構造を示す図である。チップ１上には、トランジスタやダイオードなどの半導体素子が複数形成されており、図１（ａ）はそのうちの一部であるＭＯＳトランジスタの構造を示している。
【００１４】
図１（ａ）に示すように、ソース領域層３とドレイン領域層４の上面側には絶縁層５が形成され、下面側には後述するインダクタ導体層６がそれぞれ形成されている。これらインダクタ導体層６はそれぞれソース電極、ドレイン電極として作用する。また、ゲート電極７は、その上面に形成された金属層８を介してゲート領域層９と接続され、ゲート領域層９の下面側にはインダクタ導体層６が形成されている。また、ソース領域層３、ドレイン領域層４およびゲート領域層９の間には、素子分離用の絶縁分離層１０が形成され、ゲート電極７の直下には絶縁層１１を挟んでｐ−Ｓｉ層１２が形成されている。このｐ−Ｓｉ層１２の表面付近にチャネルが形成される。
【００１５】
一方、パッケージ部材２の上面には、チップ１のインダクタ導体層６と略同間隔で略同サイズのインダクタ導体層１３が形成されている。これらインダクタ導体層１３は、それぞれｐ⁺ −Ｓｉ層１４、ｐ−Ｓｉ層１５およびｎ⁺ −Ｓｉ層１６を介して、パッケージ部材２の下面に形成された外部接続端子１７に接続されている。これら外部接続端子１７は、プリント配線板等のパッドとバンプ等を介して接続される。また、パッケージ部材２内には、各信号を分離するための絶縁分離層１８が形成されている。
【００１６】
チップ１とパッケージ部材２は、それぞれのインダクタ導体層６、１３を向き合わせて密接配置される。図２は、インダクタ導体層６、１３の断面構造を拡大表示した図である。同図に示すように、インダクタ導体層６、１３は、インダクタ導体２１と、その周囲を覆う絶縁性の磁性体膜２２と、インダクタ導体２１の各周回部分の間に形成された絶縁膜２３とで構成される。
【００１７】
図３は、インダクタ導体２１の平面構造を示す図である。同図に示すように、インダクタ導体２１は、所定ターン数（例えば２．５ターン）の渦巻き形状に形成されており、その両端には電極２４、２５が接続されている。
【００１８】
インダクタ導体２１の表面を覆う磁性体膜２２としては、ガンマ・フェライトやバリウム・フェライトなどの各種磁性体膜が用いられる。これら磁性体膜の材質や形成方法については各種のものが考えられ、例えばＦｅＯ等を真空蒸着して磁性体膜を形成する方法や、分子線エピタキシー法（ＭＢＥ法）、化学気相成長法（ＣＶＤ法）、スパッタ法などがある。一方、絶縁膜２３は、インダクタ導体２１の各周回部分間に生じる漏れ磁束を最小限に抑えるべく、非磁性体材料によって形成される。
【００１９】
チップ１内に形成された磁性体膜２２とパッケージ部材２内に形成された磁性体膜２２は密着配置されるため、一方のインダクタ導体から発生した磁束は、他方のインダクタ導体を通過するようになる。したがって、インダクタ導体６、１３は、図４に示すように、１次側コイル３１と２次側コイル３２が磁気結合された回路と等価になり、１次側入力電圧Ｖinと２次側出力電圧Ｖout との間には（１）式の関係が成り立つ。なお、ｎ1 は１次側コイルのターン数、ｎ2 は２次側コイルのターン数を示す。
【００２０】
Ｖout ＝（ｎ1 ／ｎ2 ）×Ｖin ・・・（１）
（１）式に示すように、２次側コイル３２の両端電圧は、１次側コイル３１の両端電圧に応じて変化する。したがって、チップ１とパッケージ部材２のいずれか一方のインダクタ導体を１次側コイルとして利用し、他方のインダクタ導体を２次側コイルとして利用すれば、１次側コイルに印加された電圧を電磁誘導によって２次側コイルに伝達することができる。
【００２１】
このように、本実施形態の半導体装置は、チップ１とパッケージ部材２にそれぞれインダクタ導体層６、１３を形成し、これらインダクタ導体層６、１３を磁性体膜２２を挟んで対向配置したため、一方のインダクタ導体から発生した磁束を他方のインダクタ導体に導くことができ、チップ１側からパッケージ部材２側に、あるいはパッケージ部材２側からチップ１側に、電磁誘導によって信号を伝送することができる。
【００２２】
したがって、従来のように、チップ１とパッケージ部材２間をボンディングワイヤなどを介して物理的に接続する必要がなく、配線領域を形成する必要もなくなる。このため、信号端子数の多いＬＳＩベアチップであっても、小サイズのパッケージ部材２に無理なく収納できる。また、インダクタ導体層６、１３間を磁性体膜２２で覆っているため、外部に漏れる磁束を低減することができ、信号の漏れ（クロストーク）によるノイズの発生を防止することができる。
【００２３】
図５は本実施形態のチップ１の外観を示す斜視図である。チップ１には、インダクタ導体層６、１３を介して電磁誘導によってパッケージ部材２と信号伝送を行う領域１０１と、ボンディングワイヤやバンプを介してパッケージ部材２と物理的に接続される領域１０２とが形成されている。この領域１０２内に形成される端子としては、例えば、電流が多く流れる電源端子や接地端子、あるいは高い周波数のクロック信号が入力されるクロック端子などが考えられる。なお、チップ１上のインダクタ導体６、１３の配置は、図５に示すものに限定されない。
【００２４】
図１（ａ）では、チップ１の下面、すなわち半導体素子４の形成面の反対側の面にインダクタ導体層６を形成する例を説明したが、半導体素子４の形成面側にインダクタ導体層６を形成し、素子形成面をパッケージ部材２と対向配置させてもよい。
【００２５】
また、図１では、チップ１とパッケージ部材２間の信号電送を電磁誘導で行う例を説明したが、パッケージ部材２とプリント配線板間の信号伝送を電磁誘導で行ってもよい。あるいは、チップ１をベアの状態でプリント配線板等に実装する場合には、プリント配線板等にインダクタ導体を設けて、チップ１とプリント配線板等との信号伝送を電磁誘導で行ってもよい。
【００２６】
【発明の効果】
以上詳細に説明したように、本発明によれば、チップと基板にそれぞれ第１および第２のインダクタ導体を形成して、第１および第２のインダクタ導体を磁気結合させるため、チップと基板間で電磁誘導によって信号を伝送することができる。したがって、チップと基板間をボンディングワイヤなどを用いて物理的に接続する必要がなく、配線領域も形成する必要がなくなる。このため、チップを実装する基板の外形寸法を小さくすることができる。
【図面の簡単な説明】
【図１】（ａ）はチップの断面構造を示す図、（ｂ）はパッケージ部材の断面構造を示す図である。
【図２】インダクタ導体層の断面構造を拡大表示した図である。
【図３】インダクタ導体の平面構造を示す図である。
【図４】チップとパッケージ部材間の電磁誘導による信号伝送を説明する図である。
【図５】本実施形態のチップの外観を示す斜視図である。
【符号の説明】
１チップ
２パッケージ部材
３ソース領域層
４ドレイン領域層
６、１３インダクタ導体層
７ゲート電極
９ゲート領域層
１７外部接続端子
２１インダクタ導体
２２磁性体膜

Claims

半導体ウエハから切り出されたチップが実装された基板を有する半導体装置において、
前記チップは、前記チップ上に形成された半導体素子の入出力端子の少なくとも一部に対応して前記チップ上に形成された第１のインダクタ導体を備え、
前記基板は、前記第１のインダクタ導体のそれぞれに対応して前記基板上に形成された第２のインダクタ導体と、これら第２のインダクタ導体のそれぞれに対応して形成された外部接続端子とを備え、
前記第１および第２のインダクタ導体を磁気結合させて、前記チップと前記基板との間で電磁誘導によって信号伝送を行い、
前記チップ上に形成された入出力端子のうち、少なくとも電源供給端子および接地端子を含む一部の端子については、電磁誘導による信号伝送を行わずに、前記基板上に対応して形成された前記外部接続端子と導電性材料を介して接続することを特徴とする半導体装置。
請求項１において、
前記第１および第２のインダクタ導体は渦巻き形状に形成されており、前記第１および第２のインダクタ導体の周囲を磁性体膜で覆ったことを特徴とする半導体装置。
請求項１または２において、
前記基板はプリント配線板であり、前記チップは前記プリント配線板上にベアの状態で実装されることを特徴とする半導体装置。