JPH06216306A - 半導体素子アセンブリ用内部キャパシタ配設構造およびその配設方法 - Google Patents
半導体素子アセンブリ用内部キャパシタ配設構造およびその配設方法Info
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- JPH06216306A JPH06216306A JP2411576A JP41157690A JPH06216306A JP H06216306 A JPH06216306 A JP H06216306A JP 2411576 A JP2411576 A JP 2411576A JP 41157690 A JP41157690 A JP 41157690A JP H06216306 A JPH06216306 A JP H06216306A
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- Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
Abstract
(57)【要約】 （修正有）
【構成】 半導体素子アセンブリの内部におけるプラス
チックフィルム層のパッド上にキャパシタが配置され、
半導体素子に接続される一対のリードがパッドの下面側
を通過する。キャパシタは、パッドに形成された切取部
３０．１〜３０．４を通じて、半田付け、スポット溶接
または導電エポキシ等によって一対のリード１８に接続
される。切取部は、パッドの縁部から切込まれた構成と
されるか、またはパッドを貫通する孔部によって構成さ
れる。複数の、例えば四つのキャパシタを対応する複数
のパッド上に配置でき、この場合キャパシタは、半導体
素子アセンブリ内の対応する複数対のリードに接続され
る。方法および装置が開示される。 【効果】 キャパシタを半導体構造に可及的に近接させ
ることによって、キャパシタの有効性が最大に発揮され
る。
チックフィルム層のパッド上にキャパシタが配置され、
半導体素子に接続される一対のリードがパッドの下面側
を通過する。キャパシタは、パッドに形成された切取部
３０．１〜３０．４を通じて、半田付け、スポット溶接
または導電エポキシ等によって一対のリード１８に接続
される。切取部は、パッドの縁部から切込まれた構成と
されるか、またはパッドを貫通する孔部によって構成さ
れる。複数の、例えば四つのキャパシタを対応する複数
のパッド上に配置でき、この場合キャパシタは、半導体
素子アセンブリ内の対応する複数対のリードに接続され
る。方法および装置が開示される。 【効果】 キャパシタを半導体構造に可及的に近接させ
ることによって、キャパシタの有効性が最大に発揮され
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子アセンブ
リ（パッケージ）においてその内部にキャパシタを配置
する技術に関するものであり、特に半導体素子アセンブ
リ内部のキャパシタ配設構造とその配設方法に関するも
のである。
リ（パッケージ）においてその内部にキャパシタを配置
する技術に関するものであり、特に半導体素子アセンブ
リ内部のキャパシタ配設構造とその配設方法に関するも
のである。
【０００２】
【従来の技術】以下においては、“半導体素子”なる用
語は、回路を含むシリコンチップもしくはダイを意味
し、“半導体素子アセンブリ”なる用語は、ソケットも
しくは回路板に接続するため等のリードとチップをリー
ドに接続するためのボンドワイヤ等の内部接続を含み、
半導体チップとそれに関連してチップを収容するパッケ
ージを意味する。
語は、回路を含むシリコンチップもしくはダイを意味
し、“半導体素子アセンブリ”なる用語は、ソケットも
しくは回路板に接続するため等のリードとチップをリー
ドに接続するためのボンドワイヤ等の内部接続を含み、
半導体チップとそれに関連してチップを収容するパッケ
ージを意味する。
【０００３】本願に関係する１９８７年１月２８日付で
出願された、“集積回路用アセンブリ”なる名称の米国
特許第４，８００，４１９号は、集積回路チップ用の複
合支持アセンブリを開示している。この支持アセンブリ
は、比較的薄く、フレキシブルなテープ状の構造体に取
付けられた剛性を有するリードフレームを含んでいる。
そのテープ状の構造体は、短いピッチで高密度でリード
フィンガーが配列されるように、内部および外部にリー
ドフィンガーをエッチング形成した金属層を含んでお
り、この金属層により半導体チップを支持アセンブリに
接続するボンドワイヤを比較的短かくすることが可能と
なっている。その金属層は、区分された（セグメント化
された）プラスチックフィルム層、望ましくはカプトン
（“ＫＡＰＴＯＮ”；デュポン社の商標）によって作ら
れたプラスチックフィルム層によって支持されている。
出願された、“集積回路用アセンブリ”なる名称の米国
特許第４，８００，４１９号は、集積回路チップ用の複
合支持アセンブリを開示している。この支持アセンブリ
は、比較的薄く、フレキシブルなテープ状の構造体に取
付けられた剛性を有するリードフレームを含んでいる。
そのテープ状の構造体は、短いピッチで高密度でリード
フィンガーが配列されるように、内部および外部にリー
ドフィンガーをエッチング形成した金属層を含んでお
り、この金属層により半導体チップを支持アセンブリに
接続するボンドワイヤを比較的短かくすることが可能と
なっている。その金属層は、区分された（セグメント化
された）プラスチックフィルム層、望ましくはカプトン
（“ＫＡＰＴＯＮ”；デュポン社の商標）によって作ら
れたプラスチックフィルム層によって支持されている。
【０００４】同じく本願に関係する１９８７年５月１３
日付で出願された“集積回路装置のワイヤボンドと電気
的接続”なる名称の米国特許第４，７７１，３３０号に
おいては、ダイ取付けパッド、導電リードフィンガーお
よび集積回路（ＩＣ）チップの間のワイヤリードを有す
るフレキシブルテープアセンブリと、剛性を有するフレ
ームとを含む集積回路装置パッケージが開示されてい
る。またこの米国特許では、適切なワイヤボンデングを
確保するために堰構造が樹脂の流れを妨げるようになっ
ている。
日付で出願された“集積回路装置のワイヤボンドと電気
的接続”なる名称の米国特許第４，７７１，３３０号に
おいては、ダイ取付けパッド、導電リードフィンガーお
よび集積回路（ＩＣ）チップの間のワイヤリードを有す
るフレキシブルテープアセンブリと、剛性を有するフレ
ームとを含む集積回路装置パッケージが開示されてい
る。またこの米国特許では、適切なワイヤボンデングを
確保するために堰構造が樹脂の流れを妨げるようになっ
ている。
【０００５】同じく本願に関係しかつ本願で引用する１
９８７年１０月３０日に出願された“半導体素子パッケ
ージの組立方法および手段”なる名称の米国特許出願第
１１５，２２８号においては、ダイ取付けパッドと複数
のリードを含むパターン化された導電層と、パターン化
された絶縁層とを有する半導体素子アセンブリが開示さ
れている。半導体ダイは、前記ダイ取付けパッドに載置
されるとともに、ボンドワイヤ等によりリードに接続さ
れている。硬化剤と基材との混合比が１：１０のシリコ
ンゲル、例えばダウコーニングＱ１−４９３９がボンド
ワイヤを覆うように適用される。望ましくはリトン
（“ＲＹＴＯＮ”；フィリップケミカル社の商標）のよ
うなポリマー材料により作られたボデーフレームがダイ
を取囲むように配設され、ハイゾルＣＮＢ（“ＨＹＳＯ
Ｌ ＣＮＢ”）４０５−１２（ハイゾル社の商標）のよ
うな封止材が、リトン製のフレーム内に半導体ダイおよ
びダイ接続部分を覆うように配される。
９８７年１０月３０日に出願された“半導体素子パッケ
ージの組立方法および手段”なる名称の米国特許出願第
１１５，２２８号においては、ダイ取付けパッドと複数
のリードを含むパターン化された導電層と、パターン化
された絶縁層とを有する半導体素子アセンブリが開示さ
れている。半導体ダイは、前記ダイ取付けパッドに載置
されるとともに、ボンドワイヤ等によりリードに接続さ
れている。硬化剤と基材との混合比が１：１０のシリコ
ンゲル、例えばダウコーニングＱ１−４９３９がボンド
ワイヤを覆うように適用される。望ましくはリトン
（“ＲＹＴＯＮ”；フィリップケミカル社の商標）のよ
うなポリマー材料により作られたボデーフレームがダイ
を取囲むように配設され、ハイゾルＣＮＢ（“ＨＹＳＯ
Ｌ ＣＮＢ”）４０５−１２（ハイゾル社の商標）のよ
うな封止材が、リトン製のフレーム内に半導体ダイおよ
びダイ接続部分を覆うように配される。
【０００６】同じく本願に関係しかつ本願で引用する、
１９８９年７月１４日付で出願された“集積回路用のス
トリップキャリヤ”なる名称の米国特許出願第３８０，
１７４号においては、パターン化された導電層とパター
ン化された絶縁層とを有し、半導体素子アセンブリに対
してその組立時に機械的な剛性を与えるためにストリッ
プキャリヤ（代理リードフレーム）に搭載されるような
半導体素子アセンブリが開示されている。組立の後に、
パッケージされた半導体素子アセンブリはストリップキ
ャリヤから切取られる。
１９８９年７月１４日付で出願された“集積回路用のス
トリップキャリヤ”なる名称の米国特許出願第３８０，
１７４号においては、パターン化された導電層とパター
ン化された絶縁層とを有し、半導体素子アセンブリに対
してその組立時に機械的な剛性を与えるためにストリッ
プキャリヤ（代理リードフレーム）に搭載されるような
半導体素子アセンブリが開示されている。組立の後に、
パッケージされた半導体素子アセンブリはストリップキ
ャリヤから切取られる。
【０００７】
【発明が解決しようとする課題】前述の米国特許および
米国特許出願は、リード数が多く（高密度で）高速で動
作する半導体素子アセンブリに関するものである。この
ような高速の半導体素子においては、最も優れた電源が
適用された場合でも隣接する信号リードからパワーリー
ド（電力供給用リード）にノイズが容易に導かれてしま
うから、ノイズのない直流（ＤＣ）を確保するために、
一般にはパワーリード間にキャパシタを設ける必要があ
る。このための最終的な解決策は、半導体素子（チッ
プ）上に（パワーリードのフィルタのための）キャパシ
タを直接配置することであろう。不幸なことに、そのよ
うな解決策は実行不可能である。そこで、半導体素子に
できるだけ近接してキャパシタを配置することが強く望
まれる。この点からすれば、パッケージ状態が最優先さ
れる。そこで一般には、半導体素子アセンブリの外側、
例えば半導体素子アセンブリを取付けるためのソケット
の内部もしくはそのソケットに近接してキャパシタを設
けることが許容されている。現実には、このことはキャ
パシタが半インチのオーダーもしくはそれ以上の長い距
離をもって半導体素子から離れてしまうことを意味す
る。このようなキャパシタが“離れた”外部配置では、
半導体素子の動作速度に制約を与えてしまう。簡単に言
えば、半導体素子アセンブリのパッケージの外側に配置
されたキャパシタは、パッケージ内で生じる問題に対し
ては有効ではない。このような問題としては、浮遊イン
ダクタンスや接地面のはねかえり、および電圧変動があ
る。
米国特許出願は、リード数が多く（高密度で）高速で動
作する半導体素子アセンブリに関するものである。この
ような高速の半導体素子においては、最も優れた電源が
適用された場合でも隣接する信号リードからパワーリー
ド（電力供給用リード）にノイズが容易に導かれてしま
うから、ノイズのない直流（ＤＣ）を確保するために、
一般にはパワーリード間にキャパシタを設ける必要があ
る。このための最終的な解決策は、半導体素子（チッ
プ）上に（パワーリードのフィルタのための）キャパシ
タを直接配置することであろう。不幸なことに、そのよ
うな解決策は実行不可能である。そこで、半導体素子に
できるだけ近接してキャパシタを配置することが強く望
まれる。この点からすれば、パッケージ状態が最優先さ
れる。そこで一般には、半導体素子アセンブリの外側、
例えば半導体素子アセンブリを取付けるためのソケット
の内部もしくはそのソケットに近接してキャパシタを設
けることが許容されている。現実には、このことはキャ
パシタが半インチのオーダーもしくはそれ以上の長い距
離をもって半導体素子から離れてしまうことを意味す
る。このようなキャパシタが“離れた”外部配置では、
半導体素子の動作速度に制約を与えてしまう。簡単に言
えば、半導体素子アセンブリのパッケージの外側に配置
されたキャパシタは、パッケージ内で生じる問題に対し
ては有効ではない。このような問題としては、浮遊イン
ダクタンスや接地面のはねかえり、および電圧変動があ
る。
【０００８】従来の技術としては、半導体素子アセンブ
リ内にダイ取付けパッドの一部として比較的大きなキャ
パシタを組込むことが知られている。しかしながらこの
ような解決策では、キャパシタの熱膨張係数を半導体素
子アセンブリの残りの部品の熱膨張係数に容易にマッチ
ングさせることができない、という重大な欠点がある。
その代りに、比較的大きなキャパシタを半導体素子アセ
ンブリの全体の上に組込むことも知られている。この解
決策では、近くの部品に引掛りやすい傾向を有する点で
悩まされる。したがってこれらのいずれの解決策も、キ
ャパシタを半導体素子に極く近接させる際の問題点を適
切に解決したとは言えない。
リ内にダイ取付けパッドの一部として比較的大きなキャ
パシタを組込むことが知られている。しかしながらこの
ような解決策では、キャパシタの熱膨張係数を半導体素
子アセンブリの残りの部品の熱膨張係数に容易にマッチ
ングさせることができない、という重大な欠点がある。
その代りに、比較的大きなキャパシタを半導体素子アセ
ンブリの全体の上に組込むことも知られている。この解
決策では、近くの部品に引掛りやすい傾向を有する点で
悩まされる。したがってこれらのいずれの解決策も、キ
ャパシタを半導体素子に極く近接させる際の問題点を適
切に解決したとは言えない。
【０００９】したがってこの発明の一つの目的は、半導
体素子アセンブリの内部に１またはそれ以上のキャパシ
タを設ける技術を提供するものである。
体素子アセンブリの内部に１またはそれ以上のキャパシ
タを設ける技術を提供するものである。
【００１０】この発明の他の目的は、テープキャリヤに
ワイヤボンドされたまたはＴＡＢ（tape automoted bon
ding）ボンディングされた半導体素子アセンブリ内に設
けられる内部キャパシタを提供するにある。
ワイヤボンドされたまたはＴＡＢ（tape automoted bon
ding）ボンディングされた半導体素子アセンブリ内に設
けられる内部キャパシタを提供するにある。
【００１１】さらにこの発明の他の目的は、半導体素子
に極めて近接して１またはそれ以上のキャパシタを配設
する点にある。
に極めて近接して１またはそれ以上のキャパシタを配設
する点にある。
【００１２】
【課題を解決するための手段】請求項１〜請求項９の発
明は、いずれも半導体素子アセンブリ内（半導体装置パ
ッケージ内）にキャパシタを配設した構造を開示したも
のであり、そのうち請求項１の発明の半導体素子アセン
ブリ用キャパシタ配設構造は、一対のパワーリードを含
み、前記半導体素子から延びる複数のリードと；前記一
対のパワーリード上に位置している、プラスチックフィ
ルム層からなるキャパシタ用パッドと；前記一対のパワ
ーリードに沿って前記キャパシタ用パッドに形成された
複数の切取部と；前記キャパシタ用パッド上に位置し、
前記一対のパワーリードに前記切取部を経て接続された
キャパシタ；とを有してなることを特徴とするものであ
る。
明は、いずれも半導体素子アセンブリ内（半導体装置パ
ッケージ内）にキャパシタを配設した構造を開示したも
のであり、そのうち請求項１の発明の半導体素子アセン
ブリ用キャパシタ配設構造は、一対のパワーリードを含
み、前記半導体素子から延びる複数のリードと；前記一
対のパワーリード上に位置している、プラスチックフィ
ルム層からなるキャパシタ用パッドと；前記一対のパワ
ーリードに沿って前記キャパシタ用パッドに形成された
複数の切取部と；前記キャパシタ用パッド上に位置し、
前記一対のパワーリードに前記切取部を経て接続された
キャパシタ；とを有してなることを特徴とするものであ
る。
【００１３】また請求２に記載の発明の半導体素子アセ
ンブリ用キャパシタ配設構造では、請求項１に記載の半
導体素子アセンブリ用キャパシタ配設構造において、前
記複数の切取部が、前記キャパシタ用パッドをその内側
縁部もしくは外側縁部から切込んで形成したものとされ
ている。
ンブリ用キャパシタ配設構造では、請求項１に記載の半
導体素子アセンブリ用キャパシタ配設構造において、前
記複数の切取部が、前記キャパシタ用パッドをその内側
縁部もしくは外側縁部から切込んで形成したものとされ
ている。
【００１４】請求項３に記載の発明の半導体素子アセン
ブリ用キャパシタ配設構造では、請求項１に記載の半導
体素子アセンブリ用キャパシタ配設構造において、前記
切取部が、キャパシタ用パッドを貫通する孔部によって
形成されたものとされている。
ブリ用キャパシタ配設構造では、請求項１に記載の半導
体素子アセンブリ用キャパシタ配設構造において、前記
切取部が、キャパシタ用パッドを貫通する孔部によって
形成されたものとされている。
【００１５】さらに請求項４に記載の発明の半導体素子
アセンブリ用キャパシタ配設構造では、請求項１に記載
の半導体素子アセンブリ用キャパシタ配設構造におい
て、前記一対のパワーリードが、互いに小距離間隔を置
き、平行かつ隣り合うように設けられている。
アセンブリ用キャパシタ配設構造では、請求項１に記載
の半導体素子アセンブリ用キャパシタ配設構造におい
て、前記一対のパワーリードが、互いに小距離間隔を置
き、平行かつ隣り合うように設けられている。
【００１６】請求項５に記載の発明の半導体素子アセン
ブリ用キャパシタ配設構造では、請求項１に記載の半導
体素子アセンブリ用キャパシタ配設構造において、前記
キャパシタが、導電エポキシにより前記パワーリードに
接続されている。
ブリ用キャパシタ配設構造では、請求項１に記載の半導
体素子アセンブリ用キャパシタ配設構造において、前記
キャパシタが、導電エポキシにより前記パワーリードに
接続されている。
【００１７】また請求項６に記載の発明の半導体素子ア
センブリ用キャパシタ配設構造では、請求項１に記載の
半導体素子アセンブリ用キャパシタ配設構造において、
前記キャパシタが、半田付けもしくはスポット溶接によ
り前記パワーリードに接続されている。
センブリ用キャパシタ配設構造では、請求項１に記載の
半導体素子アセンブリ用キャパシタ配設構造において、
前記キャパシタが、半田付けもしくはスポット溶接によ
り前記パワーリードに接続されている。
【００１８】そして請求項７に記載の発明の半導体素子
アセンブリ用キャパシタ配設構造では、請求項１に記載
の半導体素子アセンブリ用キャパシタ配設構造におい
て、さらに複数対のパワーリードを有し、その対の数に
対応する数のキャパシタ用パッドと、同じく対応する数
のキャパシタとを備えている。
アセンブリ用キャパシタ配設構造では、請求項１に記載
の半導体素子アセンブリ用キャパシタ配設構造におい
て、さらに複数対のパワーリードを有し、その対の数に
対応する数のキャパシタ用パッドと、同じく対応する数
のキャパシタとを備えている。
【００１９】また請求項８に記載の発明の半導体素子ア
センブリ用キャパシタ配設構造は、上面側プラスチック
フィルム層と；下面側プラスチックフィルム層と；前記
上面側プラスチックフィルム層と下面側プラスチックフ
ィルム層との間に挟まれた複数の金属リードと；前記上
面側プラスチックフィルム層と下面側プラスチックフィ
ルム層との間に支持されたダイ取付けパッドと；前記ダ
イ取付けパッド上に搭載されかつ前記リードに接続され
た半導体素子と；前記上面側プラスチックフィルム層の
上に配置されかつ前記リードのうちの２本に接続された
キャパシタ；とを有してなることを特徴とするものであ
る。
センブリ用キャパシタ配設構造は、上面側プラスチック
フィルム層と；下面側プラスチックフィルム層と；前記
上面側プラスチックフィルム層と下面側プラスチックフ
ィルム層との間に挟まれた複数の金属リードと；前記上
面側プラスチックフィルム層と下面側プラスチックフィ
ルム層との間に支持されたダイ取付けパッドと；前記ダ
イ取付けパッド上に搭載されかつ前記リードに接続され
た半導体素子と；前記上面側プラスチックフィルム層の
上に配置されかつ前記リードのうちの２本に接続された
キャパシタ；とを有してなることを特徴とするものであ
る。
【００２０】そして請求項９に記載の発明の半導体素子
アセンブリ用キャパシタ配設構造では、請求項８に記載
の半導体素子アセンブリ用キャパシタ配設構造におい
て、さらに複数対のパワーリードを有し、かつその対の
数に対応する数のキャパシタ用パッドと、同じく対応す
る数のキャパシタとを備えてなることとされている。
アセンブリ用キャパシタ配設構造では、請求項８に記載
の半導体素子アセンブリ用キャパシタ配設構造におい
て、さらに複数対のパワーリードを有し、かつその対の
数に対応する数のキャパシタ用パッドと、同じく対応す
る数のキャパシタとを備えてなることとされている。
【００２１】一方請求項１０、請求項１１の発明は、半
導体素子アセンブリ（半導体装置パッケージ）内にキャ
パシタを配設する方法を開示したものであり、そのうち
請求項１０に記載の発明の半導体アセンブリ用内部キャ
パシタ配設方法は、半導体素子アセンブリ内の一対のリ
ード上にキャパシタ用パッドを形成することと；前記キ
ャパシタ用パッド上にキャパシタを配置することと；前
記キャパシタを、前記キャパシタ用パッドを通して一対
のリードに接続すること；とを有してなることを特徴と
するものである。
導体素子アセンブリ（半導体装置パッケージ）内にキャ
パシタを配設する方法を開示したものであり、そのうち
請求項１０に記載の発明の半導体アセンブリ用内部キャ
パシタ配設方法は、半導体素子アセンブリ内の一対のリ
ード上にキャパシタ用パッドを形成することと；前記キ
ャパシタ用パッド上にキャパシタを配置することと；前
記キャパシタを、前記キャパシタ用パッドを通して一対
のリードに接続すること；とを有してなることを特徴と
するものである。
【００２２】そして請求項１１に記載の発明の半導体素
子アセンブリ用キャパシタ配設方法は、請求項１０に記
載の半導体素子アセンブリ用キャパシタ配設方法におい
て、さらに、キャパシタを一対のリードに接続するため
に、前記キャパシタ用パッドに切取部を形成することを
有している。
子アセンブリ用キャパシタ配設方法は、請求項１０に記
載の半導体素子アセンブリ用キャパシタ配設方法におい
て、さらに、キャパシタを一対のリードに接続するため
に、前記キャパシタ用パッドに切取部を形成することを
有している。
【００２３】
【作用】この発明によれば、キャパシタは、半導体素子
アセンブリ内のパワーリード上のプラスチックフィルム
層からなるキャパシタ用パッドの上に配設され、したが
ってキャパシタは半導体素子（チップもしくは半導体ダ
イ）に極く近接して配設されることになる。すなわち、
半導体素子は、その半導体素子近傍から半導体素子アセ
ンブリの外側へ延出するリードにリードボンドもしくは
ＴＡＢボンドされ、このリードの２本はパワーリードで
あり、リードの上面側に配置されるプラスチック層によ
って形成されるキャパシタ用パッドの下側に延びてい
る。そのキャパシタ用パッドには、キャパシタとパワー
リードとの電気的接続を許容するように、切取部が形成
されている。キャパシタはキャパシタ用パッド上に設け
られ、切取部を経てパワーリードに電気的に接続され
る。
アセンブリ内のパワーリード上のプラスチックフィルム
層からなるキャパシタ用パッドの上に配設され、したが
ってキャパシタは半導体素子（チップもしくは半導体ダ
イ）に極く近接して配設されることになる。すなわち、
半導体素子は、その半導体素子近傍から半導体素子アセ
ンブリの外側へ延出するリードにリードボンドもしくは
ＴＡＢボンドされ、このリードの２本はパワーリードで
あり、リードの上面側に配置されるプラスチック層によ
って形成されるキャパシタ用パッドの下側に延びてい
る。そのキャパシタ用パッドには、キャパシタとパワー
リードとの電気的接続を許容するように、切取部が形成
されている。キャパシタはキャパシタ用パッド上に設け
られ、切取部を経てパワーリードに電気的に接続され
る。
【００２４】請求項２の発明では、前記切取部は、キャ
パシタ用パッドの内側縁部もしくは外側縁部からそのパ
ッドの中心部へ向って延びるように形成される。切取部
のうちの一対は、キャパシタ用パッドの下側を通るパワ
ーリードのうちの１本に沿って形成され、切取部の他の
一対は、キャパシタ用パッドの下側を通るパワーリード
の他の１本に沿って形成される。
パシタ用パッドの内側縁部もしくは外側縁部からそのパ
ッドの中心部へ向って延びるように形成される。切取部
のうちの一対は、キャパシタ用パッドの下側を通るパワ
ーリードのうちの１本に沿って形成され、切取部の他の
一対は、キャパシタ用パッドの下側を通るパワーリード
の他の１本に沿って形成される。
【００２５】請求項３の発明では、前記切取部はキャパ
シタ用パッドを貫通する孔部によって形成される。その
孔部のうちの１組は、キャパシタ用パッドの下側を通る
パワーリードのうちの１本に沿って配列され、孔部の他
の１組はパッドの下側を通るパワーリードの他の１本に
沿って配列される。
シタ用パッドを貫通する孔部によって形成される。その
孔部のうちの１組は、キャパシタ用パッドの下側を通る
パワーリードのうちの１本に沿って配列され、孔部の他
の１組はパッドの下側を通るパワーリードの他の１本に
沿って配列される。
【００２６】請求項４の発明においては、パワーリード
は、相互に小さい間隔を置き、平行かつ隣接して配列さ
れる。
は、相互に小さい間隔を置き、平行かつ隣接して配列さ
れる。
【００２７】請求項５の発明においては、キャパシタ用
パッドの切取部を貫通する導電エポキシにより、キャパ
シタがパワーリードに電気的に接続される。
パッドの切取部を貫通する導電エポキシにより、キャパ
シタがパワーリードに電気的に接続される。
【００２８】また請求項６の発明においては、キャパシ
タ用パッドの切取部を介して半田付けもしくはスポット
溶接により、キャパシタがパワーリードに接続される。
タ用パッドの切取部を介して半田付けもしくはスポット
溶接により、キャパシタがパワーリードに接続される。
【００２９】請求項７の発明においては、複数のキャパ
シタが対応する複数のキャパシタ用パッド上に配置さ
れ、かつ対応する複数のパワーリードに接続される。
シタが対応する複数のキャパシタ用パッド上に配置さ
れ、かつ対応する複数のパワーリードに接続される。
【００３０】請求項８の発明においては、半導体素子は
ダイ取付けパッド上に支持される。ダイ取付けパッドと
複数の金属リードは、上面側プラスチックフィルム層と
下面側プラスチックフィルム層との間で支持され、キャ
パシタは上面側プラスチックフィルム層上に搭載され
る。
ダイ取付けパッド上に支持される。ダイ取付けパッドと
複数の金属リードは、上面側プラスチックフィルム層と
下面側プラスチックフィルム層との間で支持され、キャ
パシタは上面側プラスチックフィルム層上に搭載され
る。
【００３１】請求項９の発明では、前述の請求項８の発
明を前提とし、複数のキャパシタが前記上面側プラスチ
ックフィルム上に配置され、対応する複数対のパワーリ
ードに接続される。
明を前提とし、複数のキャパシタが前記上面側プラスチ
ックフィルム上に配置され、対応する複数対のパワーリ
ードに接続される。
【００３２】請求項１０の発明、請求項１１の発明の配
設方法では、以上のような半導体素子アセンブリ用内部
キャパシタ配設構造を実際の半導体素子アセンブリの組
立工程で実現可能としている。
設方法では、以上のような半導体素子アセンブリ用内部
キャパシタ配設構造を実際の半導体素子アセンブリの組
立工程で実現可能としている。
【００３３】さらにこの発明の具体的態様について説明
すれば、この発明の一つの態様においては、半導体素子
は、ダイ取付けパッド上に支持される。このダイ取付パ
ッドは、複数のリードを含むパターン化された金属層の
一部をなすものであり、ここで前記複数のリードのうち
の特定の各対は、半導体素子の角部付近から外側へ延出
するパワーリードとなっている。プラスチックフィルム
層は、リードの上面に配置され、リードを支持するため
のいくつかの環状部分を含み、かつさらにリードを支持
するコーナー部領域（キャパシタ用パッド）を有してい
る。パワーリードの各対はそれぞれプラスチックフィル
ム層のコーナー部領域の下側を通り、そのプラスチック
チフィルム層には、半田付けや導電性エポキシ接着剤な
どによってキャパシタをパワーリードに取付けるための
切取部が形成されている。
すれば、この発明の一つの態様においては、半導体素子
は、ダイ取付けパッド上に支持される。このダイ取付パ
ッドは、複数のリードを含むパターン化された金属層の
一部をなすものであり、ここで前記複数のリードのうち
の特定の各対は、半導体素子の角部付近から外側へ延出
するパワーリードとなっている。プラスチックフィルム
層は、リードの上面に配置され、リードを支持するため
のいくつかの環状部分を含み、かつさらにリードを支持
するコーナー部領域（キャパシタ用パッド）を有してい
る。パワーリードの各対はそれぞれプラスチックフィル
ム層のコーナー部領域の下側を通り、そのプラスチック
チフィルム層には、半田付けや導電性エポキシ接着剤な
どによってキャパシタをパワーリードに取付けるための
切取部が形成されている。
【００３４】この発明の内部キャパシタ配設構造は、既
に述べた米国特許および米国特許出願の半導体素子アセ
ンブリに関連して特に有用である。
に述べた米国特許および米国特許出願の半導体素子アセ
ンブリに関連して特に有用である。
【００３５】この発明は、半導体素子アセンブリの内部
に、半導体素子自体に可及的に近接してキャパシタを設
ける技術分野を提供する。この発明の技術は、１または
それ以上の数のキャパシタ、名目上は４個のキャパシタ
を半導体素子に極く近接して配置できるという点で、
“融通性”を有する。さらに、この発明の技術において
は、キャパシタは、半導体素子アセンブリの組立過程に
おける極めて遅い段階、好ましくは半導体装置アセンブ
リの封止の直前の段階で搭載され、このことは、キャパ
シタを未だ搭載していない（そして封止されていない）
半導体素子アセンブリをストックしておき、実際の用途
に応じて適切なキャパシタを選択しかつそのキャパシタ
を搭載するために待機させておくことができることを意
味する。
に、半導体素子自体に可及的に近接してキャパシタを設
ける技術分野を提供する。この発明の技術は、１または
それ以上の数のキャパシタ、名目上は４個のキャパシタ
を半導体素子に極く近接して配置できるという点で、
“融通性”を有する。さらに、この発明の技術において
は、キャパシタは、半導体素子アセンブリの組立過程に
おける極めて遅い段階、好ましくは半導体装置アセンブ
リの封止の直前の段階で搭載され、このことは、キャパ
シタを未だ搭載していない（そして封止されていない）
半導体素子アセンブリをストックしておき、実際の用途
に応じて適切なキャパシタを選択しかつそのキャパシタ
を搭載するために待機させておくことができることを意
味する。
【００３６】この発明の他の目的、態様、作用、および
利点は、下記の説明によって明らかとなるであろう。
利点は、下記の説明によって明らかとなるであろう。
【００３７】
【実施例】先ずこの発明の前提となる半導体素子アセン
ブリの基本的な全体構造、すなわち前述の米国特許出願
第３８０，１７４号のアセンブリ構造を説明する。
ブリの基本的な全体構造、すなわち前述の米国特許出願
第３８０，１７４号のアセンブリ構造を説明する。
【００３８】図１、図２、図３には、その半導体素子ア
センブリ１０の基本的な全体構造を示す。一般には、既
に述べた米国特許出願第３８０，１７４号に開示されて
いるように、半導体素子アセンブリ１０は、上面側の区
分された（セグメント化された）プラスチックフィルム
層１４（区分された四つの領域、すなわち各環状部分１
４Ａ，１４Ｂ，１４Ｃ，１４Ｄを構成している）と、下
面側のプラスチックフィルム１６と、前記２層のプラス
チックフィルム層１４，１６の間に挟まれた複数の金属
リード１８と、前記２層のプラスチックフィルム層１
４，１６の間に支持された金属製（望ましくは銅製）の
ダイ取付けパッド２０と、前記ダイ取付けパッド２０上
に搭載された半導体素子（チップもしくはダイ）２２
と、半導体素子２２をリード１８に接続する複数のボン
ドリード（ボンディングワイヤ）２４とを有している。
既に述べた米国特許出願第１１５，２２８号に開示され
ているように、ボンディングワイヤ２４を用いる代り
に、テープ自動ボンディング（ＴＡＢ）プロセスにおい
て半導体素子２２からリード１８に至る導電路を形成す
るため導電バンプを用いても良い。
センブリ１０の基本的な全体構造を示す。一般には、既
に述べた米国特許出願第３８０，１７４号に開示されて
いるように、半導体素子アセンブリ１０は、上面側の区
分された（セグメント化された）プラスチックフィルム
層１４（区分された四つの領域、すなわち各環状部分１
４Ａ，１４Ｂ，１４Ｃ，１４Ｄを構成している）と、下
面側のプラスチックフィルム１６と、前記２層のプラス
チックフィルム層１４，１６の間に挟まれた複数の金属
リード１８と、前記２層のプラスチックフィルム層１
４，１６の間に支持された金属製（望ましくは銅製）の
ダイ取付けパッド２０と、前記ダイ取付けパッド２０上
に搭載された半導体素子（チップもしくはダイ）２２
と、半導体素子２２をリード１８に接続する複数のボン
ドリード（ボンディングワイヤ）２４とを有している。
既に述べた米国特許出願第１１５，２２８号に開示され
ているように、ボンディングワイヤ２４を用いる代り
に、テープ自動ボンディング（ＴＡＢ）プロセスにおい
て半導体素子２２からリード１８に至る導電路を形成す
るため導電バンプを用いても良い。
【００３９】より詳細には、半導体素子アセンブリ１０
は次のように形成される。上面側プラスチックフィルム
層１４は、連続面を形成しておらず、内側環状部分１４
Ａと、その内側環状部分の外側に位置する中間環状部分
１４Ｂと、その中間環状部分の外側に位置する外側環状
部分１４Ｃと、その外側環状部分の外側に位置する外部
環状部分１４Ｄとを有するように区分されている。上面
側プラスチックフィルム層１４は、好ましくはカプトン
（“ＫＡＰＴＯＮ”）によって作られ、リード１８に対
する薄い絶縁支持構造体を構成している。内側環状部分
１４Ａと中間環状部分１４Ｂとの間の領域には、それぞ
れ複数のリード１８の“内側”部分が互いに極めて近接
した間隔を置いて位置している。中間環状部分１４Ｂと
外部環状部分１４Ｄとの間の領域では、それぞれ前記リ
ード１８の“外側”部分がより拡がった状態で位置して
いる。内側環状部分１４Ａの内側縁部は、ダイ取付けパ
ッド２０の外側縁部を支持しており、内側環状部分１４
Ａの外側縁部は、リード１８の最も内側の端部を支持し
て、ダイ取付けパッド２０とリード１８との間に本質的
に“ブリッジ”を形成している。ゴム状もしくはプラス
チック状のリング（ボデーフレーム）２６が、中間環状
部分１４Ｂと外側環状部分１４Ｃとの間においてリード
１８の上面に配置されている。そのボデーフレーム２６
は、リトン（“ＲＹＴＯＮ”）により形成されることが
好ましく、これは接着剤、例えばＲＴ−４Ｂ（ＲＪＢポ
リマーズの商標）のようなＢ−ステージ接着剤の如き接
着剤によりリード１８に結合される。図示のように、硬
化剤と基材との混合比が１：１０のシリコンゲル２８、
例えばダウコーニングＱ１−４９３９の如きシリコンゲ
ル２８の層状物質がボンディングワイヤ２４を包み込ん
でいる。このシリコンゲルは、湿気に対するバリヤとし
て機能するとともに、半導体素子アセンブリの組立ての
際におけるボンディングワイヤ２４に対する応力解放手
段として機能し、さらに最終的にボデーフレーム２６に
よって規定される範囲内において半導体素子を覆うよう
に設けられる封止用エポキシ（図示せず）が半導体素子
２２に接することを妨げる。シリコンゲル２８とボンデ
ィングワイヤ２４との間の表面張力は、半導体素子アセ
ンブリの組立て時に多数のボンディングワイヤ２４の全
体に亘ってシリコンゲル２８を保持するに寄与する。下
面側のプラスチックフィルム層１６は、リード１８およ
びダイ取付けパッド２０に対し反対側に位置して、ダイ
取付けパッド２０の下面側と、外側環状部分１４Ｃによ
って規定される全体領域を覆っている。その下面側のプ
ラスチックフィルム層１６は、カプトンによって形成さ
れることが望ましい。
は次のように形成される。上面側プラスチックフィルム
層１４は、連続面を形成しておらず、内側環状部分１４
Ａと、その内側環状部分の外側に位置する中間環状部分
１４Ｂと、その中間環状部分の外側に位置する外側環状
部分１４Ｃと、その外側環状部分の外側に位置する外部
環状部分１４Ｄとを有するように区分されている。上面
側プラスチックフィルム層１４は、好ましくはカプトン
（“ＫＡＰＴＯＮ”）によって作られ、リード１８に対
する薄い絶縁支持構造体を構成している。内側環状部分
１４Ａと中間環状部分１４Ｂとの間の領域には、それぞ
れ複数のリード１８の“内側”部分が互いに極めて近接
した間隔を置いて位置している。中間環状部分１４Ｂと
外部環状部分１４Ｄとの間の領域では、それぞれ前記リ
ード１８の“外側”部分がより拡がった状態で位置して
いる。内側環状部分１４Ａの内側縁部は、ダイ取付けパ
ッド２０の外側縁部を支持しており、内側環状部分１４
Ａの外側縁部は、リード１８の最も内側の端部を支持し
て、ダイ取付けパッド２０とリード１８との間に本質的
に“ブリッジ”を形成している。ゴム状もしくはプラス
チック状のリング（ボデーフレーム）２６が、中間環状
部分１４Ｂと外側環状部分１４Ｃとの間においてリード
１８の上面に配置されている。そのボデーフレーム２６
は、リトン（“ＲＹＴＯＮ”）により形成されることが
好ましく、これは接着剤、例えばＲＴ−４Ｂ（ＲＪＢポ
リマーズの商標）のようなＢ−ステージ接着剤の如き接
着剤によりリード１８に結合される。図示のように、硬
化剤と基材との混合比が１：１０のシリコンゲル２８、
例えばダウコーニングＱ１−４９３９の如きシリコンゲ
ル２８の層状物質がボンディングワイヤ２４を包み込ん
でいる。このシリコンゲルは、湿気に対するバリヤとし
て機能するとともに、半導体素子アセンブリの組立ての
際におけるボンディングワイヤ２４に対する応力解放手
段として機能し、さらに最終的にボデーフレーム２６に
よって規定される範囲内において半導体素子を覆うよう
に設けられる封止用エポキシ（図示せず）が半導体素子
２２に接することを妨げる。シリコンゲル２８とボンデ
ィングワイヤ２４との間の表面張力は、半導体素子アセ
ンブリの組立て時に多数のボンディングワイヤ２４の全
体に亘ってシリコンゲル２８を保持するに寄与する。下
面側のプラスチックフィルム層１６は、リード１８およ
びダイ取付けパッド２０に対し反対側に位置して、ダイ
取付けパッド２０の下面側と、外側環状部分１４Ｃによ
って規定される全体領域を覆っている。その下面側のプ
ラスチックフィルム層１６は、カプトンによって形成さ
れることが望ましい。
【００４０】既に述べた米国特許出願第３８０，１７４
号に開示されているように、半導体素子アセンブリの製
造時においてそのアセンブリの取扱いを容易にするため
に、代理リードフレーム（エッジリング）１２が設けら
れており、この代理リードフレーム１２は、リード１８
を支持しかつその電気メッキを容易にするためリード１
８の外側の端部をショートしている。さらに、半導体素
子アセンブリは、リトン製のボデーフレーム（リング）
２６の位置まで、半導体素子２２と、ワイヤボンド（ボ
ンドリード）２４（シリコンゲル層２８を含む）と、内
側環状部分１４Ａと、外側環状部分１４Ｂとをカバーす
るように、エポキシによって包まれる。さらに、製造工
程の完了後に、半導体素子アセンブリ１０は、最終的な
半導体素子アセンブリ１０のいずれの部分をも構成しな
いリードフレーム１２および外部環状部分１４Ｄから切
取られる。リトン製のボデーフレーム（リング）２６
は、カプトン製の中間環状部分１４Ｂから半導体素子ア
センブリ内部に湿気が侵入することを防止する機能も果
たす。
号に開示されているように、半導体素子アセンブリの製
造時においてそのアセンブリの取扱いを容易にするため
に、代理リードフレーム（エッジリング）１２が設けら
れており、この代理リードフレーム１２は、リード１８
を支持しかつその電気メッキを容易にするためリード１
８の外側の端部をショートしている。さらに、半導体素
子アセンブリは、リトン製のボデーフレーム（リング）
２６の位置まで、半導体素子２２と、ワイヤボンド（ボ
ンドリード）２４（シリコンゲル層２８を含む）と、内
側環状部分１４Ａと、外側環状部分１４Ｂとをカバーす
るように、エポキシによって包まれる。さらに、製造工
程の完了後に、半導体素子アセンブリ１０は、最終的な
半導体素子アセンブリ１０のいずれの部分をも構成しな
いリードフレーム１２および外部環状部分１４Ｄから切
取られる。リトン製のボデーフレーム（リング）２６
は、カプトン製の中間環状部分１４Ｂから半導体素子ア
センブリ内部に湿気が侵入することを防止する機能も果
たす。
【００４１】中間環状部分１４Ｂの四つのコーナーの部
分（領域）３０はその面積が拡大されており、各コーナ
ー部分は内側環状部分１４Ａへ向けて内側へ延出され、
四角のカプトン製の“パッド”（キャパシタ用パッド）
を形成している。さらに、内側環状部分１４Ａの四つの
コーナーには、その内側環状部分１４Ａを中間環状部分
１４Ｂのキャパシタ用パッド３０に接続するように第１
のカプトン製の“ブリッジ”３２が形成されている。さ
らに中間環状部分１４Ｂの四つのコーナーには、それぞ
れ中間環状部分１４Ｂを外側環状部分１４Ｃに接続する
第２のカプトンブリッジ３４が形成されている。さら
に、外側環状部分１４Ｃの四つのコーナーには、それぞ
れ外側環状部分１４Ｃを外部環状部分１４Ｄに接続する
第３のカプトンブリッジ３６が形成されている。最終的
には、図１に示されるように第２および第３のカプトン
ブリッジ３４，３６は半導体素子アセンブリから切取ら
れる。
分（領域）３０はその面積が拡大されており、各コーナ
ー部分は内側環状部分１４Ａへ向けて内側へ延出され、
四角のカプトン製の“パッド”（キャパシタ用パッド）
を形成している。さらに、内側環状部分１４Ａの四つの
コーナーには、その内側環状部分１４Ａを中間環状部分
１４Ｂのキャパシタ用パッド３０に接続するように第１
のカプトン製の“ブリッジ”３２が形成されている。さ
らに中間環状部分１４Ｂの四つのコーナーには、それぞ
れ中間環状部分１４Ｂを外側環状部分１４Ｃに接続する
第２のカプトンブリッジ３４が形成されている。さら
に、外側環状部分１４Ｃの四つのコーナーには、それぞ
れ外側環状部分１４Ｃを外部環状部分１４Ｄに接続する
第３のカプトンブリッジ３６が形成されている。最終的
には、図１に示されるように第２および第３のカプトン
ブリッジ３４，３６は半導体素子アセンブリから切取ら
れる。
【００４２】特に図３に示されるように、コーナー部に
位置する２本のリード１８は、それぞれ半導体素子２２
の四つのコーナーから対応するボンディングワイヤ（ボ
ンドリード）２４により外側へ放射（延出）され、それ
ぞれ四つのコーナー部領域（キャパシタ用パッド）３０
（図３、図４、図６には１つのコーナー部領域のみを示
す）の下側を通る。これらのコーナー部領域（キャパシ
タ用パッド）３０に位置する各２本のリード１８は、典
型的には半導体素子２２に電力を供給するものであり、
半導体素子へ電力を供給するコーナー部の２本のリード
（これらをパワーリードと記す）１８のパターンは半導
体素子アセンブリの１つのコーナー部を１回と数えて計
４回繰返され、これによりパワーレベルが半導体素子の
信号レベルを越えるようにされる。
位置する２本のリード１８は、それぞれ半導体素子２２
の四つのコーナーから対応するボンディングワイヤ（ボ
ンドリード）２４により外側へ放射（延出）され、それ
ぞれ四つのコーナー部領域（キャパシタ用パッド）３０
（図３、図４、図６には１つのコーナー部領域のみを示
す）の下側を通る。これらのコーナー部領域（キャパシ
タ用パッド）３０に位置する各２本のリード１８は、典
型的には半導体素子２２に電力を供給するものであり、
半導体素子へ電力を供給するコーナー部の２本のリード
（これらをパワーリードと記す）１８のパターンは半導
体素子アセンブリの１つのコーナー部を１回と数えて計
４回繰返され、これによりパワーレベルが半導体素子の
信号レベルを越えるようにされる。
【００４３】なおキャパシタ用パッド（３０）は絶縁性
であるから、一対のパワーリードは必ずしも相互に隣り
合っている必要はない。一対のパワーリードの間に、他
の非パワーリード（信号リード）が位置しても良い。
であるから、一対のパワーリードは必ずしも相互に隣り
合っている必要はない。一対のパワーリードの間に、他
の非パワーリード（信号リード）が位置しても良い。
【００４４】次にこの発明の特徴部分である半導体素子
アセンブリ用内部キャパシタ配設構造の具体的実施例を
説明する。
アセンブリ用内部キャパシタ配設構造の具体的実施例を
説明する。
【００４５】第１の実施例（図４および５） 図４および５は、この発明の半導体素子アマセンブリ用
の内部キャパシタ配設構造の一例を示す。
の内部キャパシタ配設構造の一例を示す。
【００４６】図１、図２、図３について説明したよう
に、半導体素子アセンブリは、上面側の区分されたプラ
スチックフィルム層１４（区分領域すなわち環状部分１
４Ａ，１４Ｂ，１４Ｃ，１４Ｄを含む）と、下面側のプ
ラスチックフィルム層１６と、そのプラスチックフィル
ム層１４および１６の間に挟まれた複数の金属製リード
１８と、２つのプラスチックフィルム層１４，１６の間
に支持された金属製のダイ取付けパッド２０と、そのダ
イ取付けパッド２０の上面に搭載された半導体素子２２
と、その半導体素子２２をリード１８に接続するボンデ
ィングワイヤ（ボンドリード）２４とを有している。
に、半導体素子アセンブリは、上面側の区分されたプラ
スチックフィルム層１４（区分領域すなわち環状部分１
４Ａ，１４Ｂ，１４Ｃ，１４Ｄを含む）と、下面側のプ
ラスチックフィルム層１６と、そのプラスチックフィル
ム層１４および１６の間に挟まれた複数の金属製リード
１８と、２つのプラスチックフィルム層１４，１６の間
に支持された金属製のダイ取付けパッド２０と、そのダ
イ取付けパッド２０の上面に搭載された半導体素子２２
と、その半導体素子２２をリード１８に接続するボンデ
ィングワイヤ（ボンドリード）２４とを有している。
【００４７】図１、図２、図３に関して説明したよう
に、上面側のプラスチックフィルム層１４は、連続した
面を形成しておらず、内側環状部分１４Ａと、その内側
環状部分の外側に配置される中間環状部分１４Ｂと、そ
の中間環状部分の外側に配置される外側環状部分１４Ｃ
とを有するように区分されている。その上面側プラスチ
ックフィルム層１４は好ましくはカプトンにより作られ
る。内側環状部分１４Ａの内側縁部はダイ取付けパッド
２０の外側縁部を支持し、内側環状部分１４Ａの外側縁
部は、リード１８の内側の端部を支持する。ゴム状もし
くはプラスチック状のボデーフレーム（リング）２６
は、好ましくはリトンからなり、これは中間環状部分１
４Ｂと外側環状部分１４Ｃとの間の位置においてリード
１８上に形成されている。シリコンゲル２８の層状体
は、ボンディングワイヤ（ボンドリード）２４を包被
し、半導体素子アセンブリは結局“グロップ−トップ”
エポキシによって包被される。
に、上面側のプラスチックフィルム層１４は、連続した
面を形成しておらず、内側環状部分１４Ａと、その内側
環状部分の外側に配置される中間環状部分１４Ｂと、そ
の中間環状部分の外側に配置される外側環状部分１４Ｃ
とを有するように区分されている。その上面側プラスチ
ックフィルム層１４は好ましくはカプトンにより作られ
る。内側環状部分１４Ａの内側縁部はダイ取付けパッド
２０の外側縁部を支持し、内側環状部分１４Ａの外側縁
部は、リード１８の内側の端部を支持する。ゴム状もし
くはプラスチック状のボデーフレーム（リング）２６
は、好ましくはリトンからなり、これは中間環状部分１
４Ｂと外側環状部分１４Ｃとの間の位置においてリード
１８上に形成されている。シリコンゲル２８の層状体
は、ボンディングワイヤ（ボンドリード）２４を包被
し、半導体素子アセンブリは結局“グロップ−トップ”
エポキシによって包被される。
【００４８】以上述べたような半導体素子アセンブリの
各要素のうち、中間環状部分１４Ｂと、リード１８のい
くつかと、カプトン製キャパシタ用パッド３０の部分の
みが図４、図５に示されている。さらに、“ブリッジ”
３２，３４も示されている。
各要素のうち、中間環状部分１４Ｂと、リード１８のい
くつかと、カプトン製キャパシタ用パッド３０の部分の
みが図４、図５に示されている。さらに、“ブリッジ”
３２，３４も示されている。
【００４９】カプトン製キャパシタ用パッド３０に注目
すれば、四つのキャパシタ用パッド３０（１つのキャパ
シタ用パッドのみが示されている）は、半導体素子アセ
ンブリ内におけるボデーフレーム（リトンリング）２６
の四つのコーナー部の丁度内側に位置するように形成さ
れる。一対の（２本の）リード１８は、各キャパシタ用
パッド３０の下側を直接通過する。これらの２本のリー
ド１８は半導体素子２２へ電力（典型的にはＶＤＤおよ
びＶＣＣ）を供給するパワーリードである。（図１に示
されるように、数百に及ぶ数の残りの中間のリード１８
は半導体素子への信号、また半導体素子からの信号を伝
達するための信号リードである。）半導体素子アセンブ
リにおける四つのキャパシタ用パッドに関して、各対の
パワーリードはそれぞれ対応するキャパシタ用パッドの
下面をそれに接して通過する。
すれば、四つのキャパシタ用パッド３０（１つのキャパ
シタ用パッドのみが示されている）は、半導体素子アセ
ンブリ内におけるボデーフレーム（リトンリング）２６
の四つのコーナー部の丁度内側に位置するように形成さ
れる。一対の（２本の）リード１８は、各キャパシタ用
パッド３０の下側を直接通過する。これらの２本のリー
ド１８は半導体素子２２へ電力（典型的にはＶＤＤおよ
びＶＣＣ）を供給するパワーリードである。（図１に示
されるように、数百に及ぶ数の残りの中間のリード１８
は半導体素子への信号、また半導体素子からの信号を伝
達するための信号リードである。）半導体素子アセンブ
リにおける四つのキャパシタ用パッドに関して、各対の
パワーリードはそれぞれ対応するキャパシタ用パッドの
下面をそれに接して通過する。
【００５０】各キャパシタ用パッド３０には四つの切欠
状の切取部３０．１，３０．２，３０．３，３０．４が
設けられており、これらの配列については以下に説明す
る。切取部３０．１は、ブリッジ３４の一方の辺に沿っ
て、中間環状部分１４Ｂの外側縁部からキャパシタ用パ
ッド３０内へ切込まれている。切取部３０．２は、ブリ
ッジ３４の他方の辺に沿って、中間環状部分１４Ｂの外
側縁部からキャパシタ用パッド３０内に切込まれてい
る。切取部３０．３は、ブリッジ３２の一方の辺に沿っ
て、中間環状部分１４Ｂの内側縁部からキャパシタ用パ
ッド３０内に切込まれている。切取部３０．４は、ブリ
ッジ３２の他方の辺に沿って、中間環状部分１４Ｂの内
側縁部からキャパシタ用パッド３０内へ切込まれてい
る。切取部３０．１および３０．４は、一対のパワーリ
ード１８のうちの一方に沿って配列され、切取部３０．
２および３０．３は、一対のパワーリード１８のうちの
他方に沿って配列されている。
状の切取部３０．１，３０．２，３０．３，３０．４が
設けられており、これらの配列については以下に説明す
る。切取部３０．１は、ブリッジ３４の一方の辺に沿っ
て、中間環状部分１４Ｂの外側縁部からキャパシタ用パ
ッド３０内へ切込まれている。切取部３０．２は、ブリ
ッジ３４の他方の辺に沿って、中間環状部分１４Ｂの外
側縁部からキャパシタ用パッド３０内に切込まれてい
る。切取部３０．３は、ブリッジ３２の一方の辺に沿っ
て、中間環状部分１４Ｂの内側縁部からキャパシタ用パ
ッド３０内に切込まれている。切取部３０．４は、ブリ
ッジ３２の他方の辺に沿って、中間環状部分１４Ｂの内
側縁部からキャパシタ用パッド３０内へ切込まれてい
る。切取部３０．１および３０．４は、一対のパワーリ
ード１８のうちの一方に沿って配列され、切取部３０．
２および３０．３は、一対のパワーリード１８のうちの
他方に沿って配列されている。
【００５１】キャパシタ４０は、キャパシタ用パッド３
０の上に配設され、このキャパシタ４０は本体部分と２
つの導電脚４２を備えている。キャパシタ４０は、容易
に入手可能な“チップ”キャパシタである。キャパシタ
４０は、その導電脚４２のそれぞれが一対のパワーリー
ド１８のうちの１つに沿うように、寸法および方向が定
められている。図４に最も良く示されているように、各
導電脚４２は、カプトン製キャパシタ用パッド３０の厚
み分だけパワーリード１８から離れている。パワーリー
ド１８と各導電脚４２との間の接続に有効となるよう
に、パワーリードに沿う切取部により形成される空所に
導電エポキシ４４が充填される。その導電エポキシの代
りに、半田付けもしくはスポット溶接により導電脚４２
を各パワーリードに接続しても良い。
０の上に配設され、このキャパシタ４０は本体部分と２
つの導電脚４２を備えている。キャパシタ４０は、容易
に入手可能な“チップ”キャパシタである。キャパシタ
４０は、その導電脚４２のそれぞれが一対のパワーリー
ド１８のうちの１つに沿うように、寸法および方向が定
められている。図４に最も良く示されているように、各
導電脚４２は、カプトン製キャパシタ用パッド３０の厚
み分だけパワーリード１８から離れている。パワーリー
ド１８と各導電脚４２との間の接続に有効となるよう
に、パワーリードに沿う切取部により形成される空所に
導電エポキシ４４が充填される。その導電エポキシの代
りに、半田付けもしくはスポット溶接により導電脚４２
を各パワーリードに接続しても良い。
【００５２】以下に述べるように、キャパシタ４０は、
容易に入手可能なチップキャパシタである。そのキャパ
シタは、低インダクタンス特性を有することが望まし
い。この発明の内部キャパシタ配設構造における重要な
利点は、四つのキャパシタが半導体素子に対し対称に配
置できること、およびキャパシタが半導体素子アセンブ
リパッケージの内部で良好に保護されることである。ま
たこの発明は、１つのパッケージ内に複数の半導体素子
をブリッジさせる場合にも有効である。
容易に入手可能なチップキャパシタである。そのキャパ
シタは、低インダクタンス特性を有することが望まし
い。この発明の内部キャパシタ配設構造における重要な
利点は、四つのキャパシタが半導体素子に対し対称に配
置できること、およびキャパシタが半導体素子アセンブ
リパッケージの内部で良好に保護されることである。ま
たこの発明は、１つのパッケージ内に複数の半導体素子
をブリッジさせる場合にも有効である。
【００５３】第２の実施例（図６、図７） 図６および図７にこの発明の半導体素子アセンブリ用の
内部キャパシタ配設構造の他の実施例を示す。この実施
例は、既に述べた実施例（図４、図５）とは、主にキャ
パシタ用パッド３０における切取部の形状および輪郭の
点で異なる。但し、キャパシタ４０の配設方法として
は、キャパシタ用パッド３０の切取部により形成される
空所に導電エポキシ４４を充填することにより導電脚４
２が１対のパワーリード１８に接続されるという意味か
らは、既に述べた第１の実施例と同じである。この第２
の実施例でも、四つのキャパシタ４０が半導体素子アセ
ンブリ内に配置され、各キャパシタ４０は、半導体素子
に電力を供給する一対のパワーリード１８が下面側を通
過するキャパシタ用パッド３０の上に配置される。
内部キャパシタ配設構造の他の実施例を示す。この実施
例は、既に述べた実施例（図４、図５）とは、主にキャ
パシタ用パッド３０における切取部の形状および輪郭の
点で異なる。但し、キャパシタ４０の配設方法として
は、キャパシタ用パッド３０の切取部により形成される
空所に導電エポキシ４４を充填することにより導電脚４
２が１対のパワーリード１８に接続されるという意味か
らは、既に述べた第１の実施例と同じである。この第２
の実施例でも、四つのキャパシタ４０が半導体素子アセ
ンブリ内に配置され、各キャパシタ４０は、半導体素子
に電力を供給する一対のパワーリード１８が下面側を通
過するキャパシタ用パッド３０の上に配置される。
【００５４】各キャパシタ用パッド３０には、複数の切
取部３０．１１，３０．１２，３０．１３，３０．１
４，３０．１５，３０．１６が形成されており、それら
の配列は次の通りである。切取部３０．１１，３０．１
２，３０．１３は、一対のパワーリード１８のうちの一
方に沿ってキャパシタ用パッド３０に形成された孔部と
されている。切取部３０．１４，３０．１５，３０．１
６は、一対のパワーリード１８のうちの他方に沿ってキ
ャパシタ用パッド３０に形成された孔部とされている。
取部３０．１１，３０．１２，３０．１３，３０．１
４，３０．１５，３０．１６が形成されており、それら
の配列は次の通りである。切取部３０．１１，３０．１
２，３０．１３は、一対のパワーリード１８のうちの一
方に沿ってキャパシタ用パッド３０に形成された孔部と
されている。切取部３０．１４，３０．１５，３０．１
６は、一対のパワーリード１８のうちの他方に沿ってキ
ャパシタ用パッド３０に形成された孔部とされている。
【００５５】なおこの発明において、キャパシタ（４
０）は、エッジコンタクト型のチップキャパシタであっ
ても良い。すなわち、導電脚（４２）は、キャパシタの
対称側の縁部に沿う単なる平面状の導電領域であっても
良く、図に示すような明確に突出するものでなくても良
い。この場合、全体的に平らなエッジコンタクトタイプ
のチップキャパシタが適用できる。この発明で重要な点
は、キャパシタの“脚”（導電領域）が、一対のパワー
リード（１８）と接続されるように切取部（すなわち３
０．１〜３０．４または３０．１１〜３０．１６）の配
列に沿っていることである。
０）は、エッジコンタクト型のチップキャパシタであっ
ても良い。すなわち、導電脚（４２）は、キャパシタの
対称側の縁部に沿う単なる平面状の導電領域であっても
良く、図に示すような明確に突出するものでなくても良
い。この場合、全体的に平らなエッジコンタクトタイプ
のチップキャパシタが適用できる。この発明で重要な点
は、キャパシタの“脚”（導電領域）が、一対のパワー
リード（１８）と接続されるように切取部（すなわち３
０．１〜３０．４または３０．１１〜３０．１６）の配
列に沿っていることである。
【００５６】
【発明の効果】この発明の半導体素子アセンブリ用内部
キャパシタ配設構造によれば、パワーリードに信号リー
ドから導かれるノイズを除去するためのキャパシタが、
アセンブリ内、すなわちパッケージ内に半導体素子に近
接して配置され、したがってノイズによる影響を極めて
少なくして、半導体素子の高速動作を可能とすることが
でき、またキャパシタはアセンブリ内のリードを支持す
るプラスチックフィルム層上に配置されるため、構造的
にキャパシタが他の部品の邪魔になることもない。また
この発明の構造では、半導体素子の種類あるいは半導体
素子アセンブリの用途等に応じて、任意の数のキャパシ
タを設けることができ、したがって自由度が高い。さら
に、キャパシタは、半導体素子アセンブリの製造工程に
おける封止の直前で搭載すれば良いから、キャパシタが
未搭載の半導体素子アセンブリの状態でストックしてお
き、必要に応じてキャパシタを搭載することができる。
またこの発明の半導体素子アセンブリ用キャパシタ配設
方法によれば、以上のような構造を実際に容易に得るこ
とができる。
キャパシタ配設構造によれば、パワーリードに信号リー
ドから導かれるノイズを除去するためのキャパシタが、
アセンブリ内、すなわちパッケージ内に半導体素子に近
接して配置され、したがってノイズによる影響を極めて
少なくして、半導体素子の高速動作を可能とすることが
でき、またキャパシタはアセンブリ内のリードを支持す
るプラスチックフィルム層上に配置されるため、構造的
にキャパシタが他の部品の邪魔になることもない。また
この発明の構造では、半導体素子の種類あるいは半導体
素子アセンブリの用途等に応じて、任意の数のキャパシ
タを設けることができ、したがって自由度が高い。さら
に、キャパシタは、半導体素子アセンブリの製造工程に
おける封止の直前で搭載すれば良いから、キャパシタが
未搭載の半導体素子アセンブリの状態でストックしてお
き、必要に応じてキャパシタを搭載することができる。
またこの発明の半導体素子アセンブリ用キャパシタ配設
方法によれば、以上のような構造を実際に容易に得るこ
とができる。
【図１】この発明の先行技術である米国特許出願第３８
０，１７４号に示されている半導体素子アセンブリの平
面図である。
０，１７４号に示されている半導体素子アセンブリの平
面図である。
【図２】図１の線１Ｂ−１Ｂにおける半導体素子アセン
ブリの拡大断面図である。
ブリの拡大断面図である。
【図３】図１の半導体素子アセンブリの部分拡大平面図
である。
である。
【図４】この発明の半導体素子アセンブリにおける内部
キャパシタ配置部付近の一例を示す拡大平面図である。
キャパシタ配置部付近の一例を示す拡大平面図である。
【図５】図４の線２Ｂ−２Ｂにおける内部キャパシタ配
置部付近の断面図である。
置部付近の断面図である。
【図６】この発明の半導体素子アセンブリにおける内部
キャパシタ配置部付近の他の例を示す平面図である。
キャパシタ配置部付近の他の例を示す平面図である。
【図７】図６の線３Ｂ−３Ｂにおける内部キャパシタ配
置部付近の断面図である。
置部付近の断面図である。
１０ 半導体素子アセンブリ １４ 上面側プラスチックフィルム層 １６ 下面側プラスチックフィルム層 １８ リード ２０ ダイ取付けパッド ２２ 半導体素子 ３０ キャパシタ用パッド ３０．１ 切取部 ３０．２ 切取部 ３０．３ 切取部 ３０．４ 切取部 ３０．１１ 切取部 ３０．１２ 切取部 ３０．１３ 切取部 ３０．１４ 切取部 ３０．１５ 切取部 ３０．１６ 切取部 ４０ キャパシタ ４４ 導電エポキシ
Claims (11)
- 【請求項１】 半導体素子と；一対のパワーリードを含
み、前記半導体素子から延びる複数のリードと；前記一
対のパワーリード上に位置している、プラスチックフィ
ルム層からなるキャパシタ用パッドと；前記一対のパワ
ーリードに沿って前記キャパシタ用パッドに形成された
複数の切取部と；前記キャパシタ用パッド上に位置し、
前記一対のパワーリードに前記切取部を経て接続された
キャパシタ；とを有してなることを特徴とする、半導体
素子アセンブリ用キャパシタ配設構造。 - 【請求項２】 前記複数の切取部が、前記キャパシタ用
パッドをその内側縁部もしくは外側縁部から切込んで形
成したものである、請求項１に記載の半導体素子アセン
ブリ用キャパシタ配設構造。 - 【請求項３】 前記切取部が、キャパシタ用パッドを貫
通する孔部によって形成されたものである、請求項１に
記載の半導体素子アセンブリ用キャパシタ配設構造。 - 【請求項４】 前記一対のパワーリードが、互いに小距
離間隔を置き、平行かつ隣り合うように設けられてい
る、請求項１に記載の半導体素子アセンブリ用キャパシ
タ配設構造。 - 【請求項５】 前記キャパシタが、導電エポキシにより
前記パワーリードに接続されている、請求項１に記載の
半導体素子アセンブリ用キャパシタ配設構造。 - 【請求項６】 前記キャパシタが、半田付けもしくはス
ポット溶接により前記パワーリードに接続されている、
請求項１に記載の半導体素子アセンブリ用キャパシタ配
設構造。 - 【請求項７】 複数対のパワーリードを有し、その対の
数に対応する数のキャパシタ用パッドと、同じく対応す
る数のキャパシタとを備えている、請求項１に記載の半
導体素子アセンブリ用キャパシタ配設構造。 - 【請求項８】 上面側プラスチックフィルム層と；下面
側プラスチックフィルム層と；前記上面側プラスチック
フィルム層と下面側プラスチックフィルム層との間に挟
まれた複数の金属リードと；前記上面側プラスチックフ
ィルム層と下面側プラスチックフィルム層との間に支持
されたダイ取付けパッドと；前記ダイ取付けパッド上に
搭載されかつ前記リードに接続された半導体素子と；前
記上面側プラスチックフィルム層の上に配置されかつ前
記リードのうちの２本に接続されたキャパシタ；とを有
してなることを特徴とする半導体素子アセンブリ用キャ
パシタ配設構造。 - 【請求項９】 複数対のパワーリードを有し、かつその
対の数に対応する数のキャパシタ用パッドと、同じく対
応する数のキャパシタとを備えてなる、請求項８に記載
の半導体素子アセンブリ用キャパシタ配設構造。 - 【請求項１０】 半導体素子アセンブリ内の一対のリー
ド上にキャパシタ用パッドを形成することと；前記キャ
パシタ用パッド上にキャパシタを配置することと；前記
キャパシタを、前記キャパシタ用パッドを通して一対の
リードに接続すること；とを有してなることを特徴とす
る、半導体素子アセンブリ用内部キャパシタ配設方法。 - 【請求項１１】 さらに、キャパシタを一対のリードに
接続するために、前記キャパシタ用パッドに切取部を形
成することを有している、請求項１０に記載の半導体素
子アセンブリ用内部キャパシタ配設方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/454751 | 1989-12-19 | ||
| US07/454,751 US5200642A (en) | 1989-12-19 | 1989-12-19 | Internal capacitor arrangement for semiconductor device assembly |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216306A true JPH06216306A (ja) | 1994-08-05 |
Family
ID=23805929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2411576A Pending JPH06216306A (ja) | 1989-12-19 | 1990-12-19 | 半導体素子アセンブリ用内部キャパシタ配設構造およびその配設方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5200642A (ja) |
| JP (1) | JPH06216306A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426266A (en) * | 1993-11-08 | 1995-06-20 | Planar Systems, Inc. | Die bonding connector and method |
| US5629240A (en) * | 1994-12-09 | 1997-05-13 | Sun Microsystems, Inc. | Method for direct attachment of an on-chip bypass capacitor in an integrated circuit |
| EP0948047A3 (en) * | 1998-03-20 | 1999-12-22 | Caesar Technology Inc. | Electronic component cooling arrangement |
| US7050871B2 (en) * | 2004-02-26 | 2006-05-23 | International Business Machines Corporation | Method and apparatus for implementing silicon wafer chip carrier passive devices |
| US8674486B2 (en) | 2011-12-14 | 2014-03-18 | Samsung Electro-Mechanics | Isolation barrier device and methods of use |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4860166A (en) * | 1983-09-06 | 1989-08-22 | Raytheon Company | Integrated circuit termination device |
| US4494170A (en) * | 1983-11-14 | 1985-01-15 | Rogers Corporation | Decoupling capacitor and method of manufacture thereof |
| US4491895A (en) * | 1983-11-14 | 1985-01-01 | Rogers Corporation | Decoupling capacitor and method of manufacture thereof |
| US4494169A (en) * | 1983-11-14 | 1985-01-15 | Rogers Corporation | Decoupling capacitor and method of manufacture thereof |
| US4594641A (en) * | 1985-05-03 | 1986-06-10 | Rogers Corporation | Decoupling capacitor and method of formation thereof |
| US4705917A (en) * | 1985-08-27 | 1987-11-10 | Hughes Aircraft Company | Microelectronic package |
| US4870476A (en) * | 1986-02-13 | 1989-09-26 | Vtc Incorporated | Integrated circuit packaging process and structure |
| US4899207A (en) * | 1986-08-27 | 1990-02-06 | Digital Equipment Corporation | Outer lead tape automated bonding |
| US4945399A (en) * | 1986-09-30 | 1990-07-31 | International Business Machines Corporation | Electronic package with integrated distributed decoupling capacitors |
| US4818960A (en) * | 1987-04-06 | 1989-04-04 | Tdk Corporation | Composite part and method of manufacturing same |
| US4903113A (en) * | 1988-01-15 | 1990-02-20 | International Business Machines Corporation | Enhanced tab package |
| JP2648208B2 (ja) * | 1989-04-19 | 1997-08-27 | 昭和電工株式会社 | 電子部品の製造方法 |
-
1989
- 1989-12-19 US US07/454,751 patent/US5200642A/en not_active Expired - Fee Related
-
1990
- 1990-12-19 JP JP2411576A patent/JPH06216306A/ja active Pending
-
1992
- 1992-11-20 US US07/979,304 patent/US5307559A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5307559A (en) | 1994-05-03 |
| US5200642A (en) | 1993-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991005 |