KR100216820B1 - Bga (볼 그리드 어레이) 반도체 패키지 - Google Patents

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Abstract

본 발명은 BGA(Ball Grid Array) 반도체 패키지에 관한 것으로, 표면에 회로패턴이 형성되고, 이 회로패턴을 보호하기 위해 솔더마스크가 코팅된 회로기판과, 상기 회로기판의 일면 중앙에 부착된 반도체칩과, 상기 반도체칩과 상기 회로기판의 회로패턴을 전기적으로 연결하여 신호를 전달하는 와이어와, 상기 회로기판의 회로패턴과 연결되어 외부로 신호를 전달할 수 있도록 회로기판의 일면에 융착된 솔더볼과, 상기 반도체칩과 그 외 주변 구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 수지봉지재를 포함하며, 상기 회로기판의 솔더볼이 융착된 반대면에는 솔더볼과 대응하는 위치에 관통홀을 통해 회로패턴과 연결되도록 랜드가 형성되고, 이 랜드를 이용하여 반도체 패키지의 테스트를 실시함은 물론, 다수의 BGA 반도체 패키지를 적층시킬 수 있어 고집적화 및 고성능화할 수 있는 것이다.

Description

BGA(볼 그리드 어레이) 반도체 패키지
본 발명은 BGA(Ball Grid Array ; 볼 그리드 어레이) 반도체 패키지에 관한 것으로, 더욱 상세하게는 BGA 반도체 패키지에서 솔더볼이 형성된 반대면에 솔더볼과 대응하는 위치에 랜드를 형성하여 이 랜드를 이용하여 반도체 패키지의 테스트가 가능함은 물론, 다수의 BGA 반도체 패키지를 적층시킬 수 있도록 함으로서 고집적화 및 고성능화 할 수 있도록 된 것이다.
최근에 다핀화의 추세에 따른 기술적 요구를 해결하기 위해서 등장한 BGA 반도체 패키지는입출력 수단으로서 반도체 패키지의 일면에 솔더볼을 융착하여 이를 입출력 수단으로 사용함으로서 많은 수의 입출력 신호를 수용할 수 있음은 물론, 그 크기도 작게 형성된 것이다.
이러한 BGA 반도체 패키지의 구성은 제1도에 도시된 바와 같이 표면에 회로패턴(21)이 형성되고, 이 회로패턴(21)을 보호하기 위해 솔더마스크(22)가 코팅된 회로기판(20)과, 상기 회로기판(20)의 일면 중앙에 부착된 반도체칩(10)과, 상기 반도체칩(10)과 상기 회로기판(20)의 회로패턴(21)을 전기적으로 연결하여 신호를 전달하는 와이어(30)와, 상기 회로기판(20)의 회로패턴(21)과 연결되어 외부로 신호를 전달할 수 있도록 회로기판(20)의 일면에 융착된 솔더볼(50)과, 상기 반도체칩(10)과 그 외 주변 구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 수지봉지재(40)로 구성되는 것이다.
그러나, 이러한 BGA 반도체 패키지는 입출력 수단으로서 사용되는 솔더볼(50)을 반도체 패키지의 일면에 융착시켜 이를 마더보드에 실장하여 사용하는 것으로, 이와같이 BGA패키지를 마더보드에 실장하면, BGA패키지를 테스트하기에는 많은 애로사항이 있었던 것이다. 즉, 솔더볼(50)이 반도체 패키지의 일면으로, 융착되어 있고, 이와같이 솔더볼(50)이 융착된 반도체 패키지의 일면이 마더보드에 실장됨으로서 입출력 수단을 통한 테스트는 전혀 기대할 수 없음으로서 마더보드에 실장된 상태에서 반도체 패키지의 불량이 발생되면 반도체 패키지를 마더보드에서 띄어낸 상태로 테스트를 실시하거나, 양호한 반도체 패키지로 교체하여야 되는 단점이 있는 것이다.
또한, 상기의 BGA패키지는 마더보드의 표면상에 하나의 반도체 패키지만을 실장함으로서 다수의 BGA 반도체 패키지를 실장 할 경우에는 마더보드의 표면에 각각 실장하여야 됨으로서 그 부피가 커지게 되고, 이는 소형화 추세에 역행하는 결과를 가져오는 문제점이 있었던 것이다.
본 발명의 목적은 이와같은 문제점을 해결하기 위하여 발명된 것으로서, BGA 반도체 패키지에서 솔더볼이 형성된 반대면에 솔더볼과 대응하는 위치에 랜드를 형성하여 이 랜드를 이용하여 반도체 패키지의 테스트가 가능함은 물론, BGA 반도체 패키지를 적층 실장하여 고집적화 및 고성능화 할 수 있는 BGA 반도체 패키지를 제공함에 있다.
제1도는 일반적인 BGA 반도체 패키지의 구조를 나타낸 단면도.
제2도는 본 발명에 따른 BGA 반도체 패키지의 구성을 나타낸 단면도.
제3도는 본 발명에 따른 BGA 반도체 패키지의 저면도.
제4도는 본 발명에 따른 BGA 반도체 패키지의 평면도.
제5도는 본 발명에 따른 BGA 반도체 패키지를 적층시킨 상태의 단면도.
제6도는 본 발명에 따른 BGA 반도체 패키지에 히트싱크가 내장된 상태를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체칩 20 : 회로기판
21 : 회로패턴 22 : 솔더마스크
23 : 관통홀 24 : 랜드
30 : 와이어 40 : 수지봉지재
50 : 솔더볼 60 : 히트싱크
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 BGA 반도체 패키지의 구성을 나타낸 단면도이고, 제3도는 본 발명에 따른 BGA 반도체 패키지의 저면도이며, 제4도는 본 발명에 따른 BGA 반도체 패키지의 평면도를 각각 도시한 도면으로서, 이러한 BGA 반도체 패키지의 그 구조는 표면에 회로패턴(21)이 형성되고, 이 회로패턴(21)을 보호하기 위해 솔더마스크(22)가 코팅된 회로기판(20)과, 상기 회로기판(20)의 일면 중앙에 부착된 반도체칩(10)과, 상기 반도체칩(10)과 상기 회로기판(20)의 회로패턴(21)을 전기적으로 연결하여 신호를 전달하는 와이어(30)와, 상기 회로기판(20)의 회로패턴(21)과 연결되어 외부로 신호를 전달할 수 있도록 회로기판(20)의 일면에 융착된 솔더볼(50)과, 상기 반도체칩(10)과 그 외 주변 구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 수지봉지재(40)를 포함하며, 상기 회로기판(20)의 솔더볼(50)이 융착된 반대면에는 솔더볼(50)과 대응하는 위치에 관통홀(23 ; Through Hole)을 통해 회로패턴(21)과 연결되도록 랜드(24 ; Land)가 형성된 것을 특징으로 하는 BGA 반도체 패키지이다.
상기의 랜드(24)에는 니켈(Ni), 은(Ag), 금(Au) 또는 팔라듐(Pd)으로 코팅처리되고, 이러한 랜드(24)의 형상은 직사각형, 정사각형, 원형 또는 이들이 조합된 다각형의 형태로 되는 것이다.
제5도는 본 발명에 따른 BGA 반도체 패키지를 다수개 적층시킨 상태의 단면도로서, 상기의 BGA 반도체 패키지에서 솔더볼(50)이 융착된 회로기판(20)의 반대면에 형성된 랜드(24)를 통해 다른 BGA 반도체 패키지를 실장하여 반도체 패키지의 기능 및 성능을 두배로 향상시킬 수 있는 것으로, 이와같이 BGA 반도체 패키지의 위로 적층되는 반도체 패키지의 개수는 두 개 이상으로 적층 가능한 것이다.
제6도는 본 발명에 따른 BGA 반도체 패키지의 내부에 히트싱크가 내장된 상태를 나타낸 도면으로서, 상기 반도체칩(10)의 상면에 히트싱크(60)를 부착하되, 상기 히트싱크(60)는 수지봉지재(40)의 외부로 노출되도록 부착하여 열 방출의 효과를 극대화 한 것이다.
이와같이 구성된 본 발명의 BGA 반도체 패키지를 마더보드에 실장하여 사용하는 것으로, 이와같이 BGA 반도체 패키지가 마더보드에 실장된 상기 랜드(24)를 이용하여 테스트를 실시할 수 있는 것이다. 또한, 상기 랜드(24)는 솔더볼(50)이 융착된 위치와 대응하는 위치에 형성됨으로서 BGA 반도체 패키지의 위에 다른 BGA 반도체 패키지를 실장할 수 있는 것이다. 즉, BGA 반도체 패키지를 마더보드에 실장한 상태에서 다른 BGA 반도체 패키지의 솔더볼(50)을 상기 랜드(24)에 융착하여 BGA 반도체 패키지를 실장하면, 다수개의 BGA 반도체 패키지를 적층할 수 있어 반도체 패키지의 성능을 두배 이상으로 향상시킬 수 있는 것이다.
이상의 설명에서와 같이 본 발명에 따른 BGA 반도체 패키지는 솔더볼이 형성된 반대면에 솔더볼과 대응하는 위치에 랜드를 형성하여 반도체 패키지가 마더보드에 실장된 상태에서도 테스트가 가능하도록 함은 물론, 다수의 BGA 반도체 패키지를 적층하여 성능을 향상시키고, 반도체 패키지를 고집적화 및 고성능화 할 수 있는 효과가 있다.

Claims (5)

  1. 표면에 회로패턴이 형성되고, 이 회로패턴을 보호하기 위해 솔더마스크가 코팅된 회로기판과, 상기 회로기판의 일면 중앙에 부착된 반도체칩과, 상기 반도체칩과 상기 회로기판의 회로패턴을 전기적으로 연결하여 신호를 전달하는 와이어와, 상기 회로기판의 회로패턴과 연결되어 외부로 신호를 전달할 수 있도록 회로기판의 일면에 융착된 솔더볼과, 상기 반도체칩과 그 외 주변 구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 수지봉지재를 포함하며, 상기 회로기판의 솔더볼이 융착된 반대면에는 솔더볼과 대응하는 위치에 관통홀(Through Hole)을 통해 회로패턴과 연결되도록 랜드가 형성된 것을 특징으로 하는 BGA(Ball Grid Array ; 볼 그리드 어레이) 반도체 패키지.
  2. 청구항 1에 있어서, 상기 BGA 반도체 패키지의 랜드에 따른 BGA 반도체 패키지의 솔더볼을 융착하여 두개 이상의 반도체 패키지를 적층한 것을 특징으로 하는 BGA(Ball Grid Array ; 볼 그리드 어레이) 반도체 패키지.
  3. 청구항 1에 있어서, 상기의 랜드에는 니켈(Ni), 은(Ag), 금(Au) 또는 팔라듐(Pd)으로 코팅 처리된 것을 특징으로 하는 BGA(Ball Grid Array ; 볼 그리드 어레이) 반도체 패키지.
  4. 제1항에 있어서, 상기 랜드의 형상은 직사각형, 정사각형, 원형 또는 이들이 조합된 다각형의 형태로 된 것을 특징으로 하는 BGA(Ball Grid Array ; 볼 그리드 어레이) 반도체 패키지.
  5. 제1항에 있어서, 상기의 반도체칩에는 히트싱크가 수지봉지재의 외부로 노출되도록 부착된 것을 특징으로 하는 BGA(Ball Grid Array ; 볼 그리드 어레이) 반도체 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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