JPH10223699A - 半導体装置とその製造方法および実装方法 - Google Patents

半導体装置とその製造方法および実装方法

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JPH10223699A
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Abstract

(57)【要約】 【課題】 低価格かつ高信頼性の半導体装置を提供す
る。 【解決手段】 （ａ）、（ｂ）で、デバイスホール１
２、折曲ホール１３が形成されたベース樹脂２にインナ
ーリード３を形成し、絶縁樹脂４をコーティングし、こ
の絶縁樹脂４を開孔して外部電極パッド５を形成し、折
曲部１ｄにてインナーリード３に弾性樹脂６をコーティ
ングして、パッケージフィルム１を作成する。次に
（ｃ）で、インナーリード形成面１ＡをＬＳΙチップ８
側にして、チップ電極パッド８ａにインナーリード３を
熱圧着により一括ボンディングし、封止樹脂９によりデ
バイス実装フィルム部１ｂにＬＳΙチップ８を固定実装
する。次に（ｄ）で、パッケージフィルム１の外部接続
フィルム部１ｃを１８０゜折り曲げ、接着剤１０により
デバイス実装フィルム部１ｂに固定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップとほ
ぼ同じ大きさであり、特に多出力の半導体チップに適す
るパッケージを有する半導体装置と、その製造方法およ
び実装方法に関するものである。
【０００２】
【従来の技術】従来、この種の半導体チップとほぼ同じ
大きさのパッケージは、チップサイズパッケージ、μ−
ＢＧＡ、チップスケールパッケージ、ＣＳＰ等と称さ
れ、さまざまなタイプのものが開発されている。図２４
は従来のモールドタイプのパッケージを有する半導体装
置の一部破断斜視図である。この半導体装置は、ＬＳＩ
チップ２４１の電極パッドにバンプ２４２を形成し、次
にトランスファー成形金型を用いて、略ＬＳＩと同じ大
きさのモールド樹脂２４３により樹脂封止し、最後に外
部電極に半田ボール２４４を搭載することにより製造さ
れる。
【０００３】また、図２５は従来のフィルム（フィルム
キャリアテープ）タイプのパッケージを有する半導体装
置の断面図である。この半導体装置は、ＬＳＩチップ２
５１の表面に弾性接着剤（エラストマ）２５２をコーテ
ィングし、インナーリード２５３および外部接続パッド
２５４が形成されたポリイミドフィルム２５５を弾性接
着剤２５２によりＬＳＩチップ２５１表面に固定し、Ｌ
ＳＩチップ２５１のチップ電極パッドにインナーリード
２５３をボンディングし、外部接続パッド２５４に半田
ボール２５６を搭載することにより製造される。
【０００４】また、図２６は従来のフリップチップボン
ディングタイプのパッケージを有する半導体装置の断面
図である。この半導体装置は、ＬＳＩチップ２６１の表
面にバンプ２６２を形成し、次にＬＳＩチップ２６１を
セラミックまたは有機系材料の基板２６３にフェースダ
ウンボンディングし、次に封止樹脂２６４を用いて封止
することにより製造される。基板２６３の裏面には半田
ボール２６５が搭載される。図２４〜図２６に示すいず
れのタイプのパッケージを用いても、略ＬＳＩと同じ大
きさのパッケージを有する半導体装置を製造することが
できる。
【０００５】
【発明が解決しようとする課題】しかしながら、図２４
に示す半導体装置では、専用のトランスファー金型を必
要とし、このことが低価格化の障害となっていた。
【０００６】また、図２５に示す半導体装置では、ＬＳ
Ｉチップとテープの中間に特殊な弾性接着剤を用いるた
め、ＬＳＩチップ表面の汚染やダメージ等が発生し、信
頼性が劣化する恐れがあった。またＬＳΙチップとイン
ナーリードを接続する際に、にリードを一本ずつボンデ
ィングするシングルポイントボンディングを用いてお
り、多出力パッケージにおいてはボンディング時間が長
くなり、低価格化の障害となっていた。
【０００７】また、図２６に示す半導体装置では、多出
力パッケージにおいては基板が多層で高価格となり、ま
たサイズの大きいＬＳＩチップにおいては基板とＬＳΙ
チップの熱膨張差により、信頼性上問題になることがあ
った。
【０００８】本発明は、このような従来の問題を除去す
るものであり、多出力のＬＳＩチップを用いる場合に好
適な、低価格かつ高信頼性の半導体装置とその製造方法
および実装方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の請求項１記載の半導体装置は、半導体チッ
プが実装されたデバイス実装フィルム部と、前記デバイ
ス実装フィルム部上に配置され、外部電極パッドが形成
された外部接続フィルム部と、前記デバイス実装フィル
ム部の端部と前記外部接続フィルム部の端部との間に設
けられた折曲部と、前記折曲部を経由して前記半導体チ
ップの電極パッドと前記外部電極パッドとを電気的に接
続するインナーリードとを有するパッケージフィルムを
備えたことを特徴とする。
【００１０】請求項５記載の半導体装置は、半導体チッ
プの表面と対面するように、前記半導体チップが実装さ
れたデバイス実装フィルム部と、前記半導体チップの裏
面に配置され、外部電極パッドが形成された外部接続フ
ィルム部と、前記デバイス実装フィルム部の端部と前記
外部接続フィルム部の端部との間に設けられた折曲部
と、前記折曲部を経由して前記半導体チップの電極パッ
ドと前記外部電極パッドとを電気的に接続するインナー
リードとを有するパッケージフィルムを備えたことを特
徴とする。
【００１１】請求項６記載の半導体装置は、チップの中
央部あるいはチップの中心線に沿った領域にパッド電極
が配置された半導体チップが実装されたパッケージフィ
ルムを備え、前記パッケージフィルムが、前記半導体チ
ップのパッド電極形成領域に対応して、中央部あるいは
中心線に沿った領域に形成されたデバイスホールと、前
記デバイスホールの形成領域以外の領域に形成された外
部電極パッドと、前記半導体チップの電極パッドと前記
外部電極パッドとを接続するインナーリードとを有する
ことを特徴とする。
【００１２】請求項７記載の半導体装置は、チップの周
辺部にパッド電極が配置された半導体チップが実装され
たパッケージフィルムを備え、前記パッケージフィルム
が、前記半導体チップのパッド電極形成領域に対応し
て、周辺部に形成されたデバイスホールと、前記デバイ
スホールの形成領域以外の領域に形成された外部電極パ
ッドと、前記半導体チップのパッド電極と前記外部電極
とを接続するインナーリードとを有し、前記パッケージ
フィルムと前記半導体チップの表面との間を封止樹脂に
より固定したことを特徴とする。
【００１３】請求項９記載の半導体装置は、所定の領域
に電極パッドが配置された半導体チップの表面と対面す
るように、前記半導体チップが実装されたデバイス実装
フィルム部と、前記半導体チップの裏面に配置され、外
部電極パッドが形成された外部接続フィルム部と、前記
デバイス実装フィルム部の端部と前記外部接続フィルム
部の端部との間に設けられた折曲部と、インナーリード
とを有するパッケージフィルムを備え、前記デバイス実
装フィルム部が、前記半導体チップのパッド電極形成領
域に対応して、所定の領域に形成されたデバイスホール
と、前記デバイスホールの形成領域以外の領域に形成さ
れた外部電極パッドとを有し、前記インナーリードが、
前記半導体チップの電極パッドと前記デバイス実装フィ
ルム部の外部電極パッドとを電気的に接続するととも
に、前記折曲部を経由して前記半導体チップの電極パッ
ドと前記外部接続フィルム部とを電気的に接続すること
を特徴とする。
【００１４】次に、本発明の請求項２１記載の半導体装
置の製造方法は、デバイスホールが形成されたデバイス
実装フィルム部と、外部接続フィルム部と、前記デバイ
ス実装フィルム部と前記外部接続フィルム部の間に位置
する折曲部とに領域分割される平面形状を有し、第１面
側の前記外部接続フィルム部に外部電極パッドが形成さ
れ、前記デバイスホールから折曲部を経由して前記外部
電極パッドに至るようにインナーリードが形成されたパ
ッケージフィルムを用い、前記デバイスホール形成領域
において前記インナーリードを半導体チップの電極パッ
ドにボンディングして、前記第１面側の前記デバイス実
装フィルム部に前記半導体チップを実装する工程と、前
記外部接続フィルム部を折曲部にて第２面側に１８０゜
折り曲げて固定する工程とを順次実施することを特徴と
する。
【００１５】請求項２７記載の製造方法は、デバイスホ
ールが形成されたデバイス実装フィルム部と、外部接続
フィルム部と、前記デバイス実装フィルム部と外部接続
フィルム部の間に位置する折曲部とに領域分割される平
面形状を有し、第１面側の前記外部接続フィルム部に外
部電極パッドが形成され、前記デバイスホールから折曲
部を経由して前記外部電極パッドに至るようにインナー
リードが形成されたパッケージフィルムを用い、前記デ
バイスホール形成領域において前記インナーリードを半
導体チップ表面の電極パッドにボンディングし、前記第
２面側の前記デバイス実装フィルム部に前記半導体チッ
プを実装する工程と、前記外部接続フィルム部を折曲部
にて前記半導体チップの裏面側に１８０゜折り曲げ、前
記裏面に固定する工程とを順次実施することを特徴とす
る。
【００１６】請求項２８記載の製造方法は、チップの中
央部あるいはチップの中心線に沿った領域に電極パッド
が配置された半導体チップと、前記半導体チップの電極
パッド形成領域に対応して、中央部あるいは中心線に沿
った領域にデバイスホールが形成され、前記デバイスホ
ール形成領域以外の領域の外部接続面側に外部電極パッ
ドが形成され、前記デバイスホールから前記外部電極に
至るようにインナーリードが形成されたパッケージフィ
ルムとを用い、前記デバイスホール形成領域において前
記インナーリードを半導体チップの電極パッドにボンデ
ィングして、前記半導体チップを前記パッケージフィル
ムのデバイス実装面側に実装する工程を実施することを
特徴とする。
【００１７】請求項２９記載の製造方法は、チップの周
辺部に電極パッドが配置された半導体チップと、前記半
導体チップのパッド電極形成領域に対応して、周辺部に
デバイスホールが形成され、前記デバイスホール形成領
域以外の領域の外部接続面側に外部電極パッドが形成さ
れ、前記デバイスホールから前記外部電極に至るように
インナーリードが形成されたパッケージフィルムとを用
い、前記デバイスホール形成領域において前記インナー
リードを半導体チップの電極パッドにボンディングし、
前記パッケージフィルムと前記半導体チップ表面の間に
封止樹脂を流し込んで、前記半導体チップを前記パッケ
ージフィルムのデバイス実装面側に実装する工程を実施
することを特徴とする。
【００１８】請求項３１記載の製造方法は、所定の領域
に電極パッドが配置された半導体チップと、前記半導体
チップのパッド電極形成領域に対応して、所定の領域に
デバイスホールが形成されたデバイス実装フィルム部
と、外部接続フィルム部と、前記デバイス実装フィルム
部と前記外部接続フィルム部の間に位置する折曲部とに
領域分割される平面形状を有し、第１面側の前記外部接
続フィルム部および第１面側の前記デバイス実装フィル
ム部のデバイスホール形成領域以外の領域に外部電極パ
ッドが形成され、前記デバイスホールから前記それぞれ
の外部電極パッドに至るようにインナーリードが形成さ
れたパッケージフィルムとを用い、前記デバイスホール
形成領域において前記インナーリードを前記半導体チッ
プ表面の電極パッドにボンディングし、第２面側の前記
デバイス実装フィルム部に前記半導体チップを実装する
工程と、前記外部接続フィルム部を折曲部にて前記半導
体チップの裏面側に１８０゜折り曲げ、前記裏面に固定
する工程とを順次実施することを特徴とする。
【００１９】次に、本発明の請求項４３記載の半導体装
置の実装方法は、請求項１ないし１９のいずれかに記載
の半導体装置をマザーボードに密着実装する半導体装置
の実装方法であって、前記マザーボードの電極パッドに
半田ボールを搭載し、このマザーボード上に前記半導体
装置を載置し、前記半田ボールを溶解させて、前記マザ
ーボードの電極パッドと前記半導体装置の外部電極パッ
ドとを電気的に接続することを特徴とする。
【００２０】請求項４４記載の半導体装置の実装方法
は、請求項１０記載の半導体装置を複数積層してマザー
ボードに実装する半導体装置の実装方法であって、前記
マザーボードの電極パッドに、第１の半導体装置の外部
接続フィルム部またはデバイス実装フィルム部のいずれ
か一方に形成された外部電極パッドを重ね、さらに第１
の半導体装置の他方のフィルム部に形成された外部電極
パッドに、第２の半導体装置の外部接続フィルム部また
はデバイス実装フィルム部のいずれか一方に形成された
外部電極パッドを重ね、前記重なり合った電極どうしを
電気的に接続することを特徴とする。
【００２１】
【発明の実施の形態】
第１の実施形態 図１は本発明の第１の実施形態の半導体装置の構造およ
び製造工程を示す図である。図１において、（ａ）はこ
の半導体装置に用いられるパッケージフィルム１をイン
ナーリード形成面（第１面）１Ａから見た上面図、
（ｂ）は（ａ）のＡ−Ａ’間の断面図、（ｃ）および
（ｄ）は第１の実施形態の半導体装置の製造途中におけ
る断面構造図、（ｅ）は第１の実施形態の半導体装置の
断面構造図である。
【００２２】まず、図１（ａ）および（ｂ）に示すよう
に、パッケージフィルム１を作成する。すなわち、プレ
スパンチング加工により、デバイス実装フィルム部予定
領域にデバイスホール１２が形成され、折曲部予定領域
に折曲ホール１３が形成されたポリイミドのベース樹脂
２に、インナーリード３を形成する。ここで、インナー
リード３は、例えば、ベース樹脂２の表面に銅箔を貼り
付け、この銅箔をフォトリソエッチングによりパターニ
ングし、半田またはスズをメッキ処理したものである。
尚、図中の３ａはダミーインナーリードである。次に、
この上に絶縁樹脂４をコーティングし、フォトリソエッ
チングにより、絶縁樹脂４に電極パッドホール４ａを開
孔してインナーリード３を露出させ、外部電極パッド５
を形成する。尚、印刷法により絶縁樹脂４を選択的にコ
ーティング（パターニング）して、外部電極パッド５を
形成しても良い。また、インナーリード３の強度劣化あ
るいは断線を防止することを目的として、折曲部１ｄに
おけるインナーリード３の片面または両面にポリイミド
系の弾性樹脂６をコーティングすることが望ましい。以
上により、パッケージフィルム１が作成される。尚、Ｔ
ＡＢ（Tape Automated Bonding）製造技術を用いる場合
には、パッケージフィルム１は、フィルムキャリアテー
プ１ａに複数作り込まれて供給される。
【００２３】次に、図１（ｃ）に示すように、パッケー
ジフィルム１のインナーリード形成面１Ａ（第１面）を
ＬＳΙチップ８の表面に対面させて、パッケージフィル
ム１のデバイス実装フィルム部１ｂにＬＳΙチップ８を
実装する。すなわち、パッケージフィルム１のデバイス
実装フィルム部１ｂにおいて、金メッキ等が施されたバ
ンプ７が形成されたＬＳΙチップ８のチップ電極パッド
８ａに、熱圧着法によりインナーリード３およびダミー
インナーリード３ａを一括ボンディングし、デバイス実
装フィルム部１ｂとＬＳΙチップ８の表面とにより形成
される空間にエポキシ樹脂等の封止樹脂９を流し込み、
デバイス実装フィルム部１ｂに対してＬＳΙチップ８を
固定実装する。ここで、ボンディングされたダミーイン
ナーリード３ａは、インナーリード３がボンディングさ
れてからＬＳΙチップ８が固定されるまでに、インナー
リード３が断線したり、ボンディング部が剥離すること
を防止する機能を有する。尚、ＴＡＢ技術を用いる場合
には、ＬＳΙチップ８の実装終了後に、パンチング加工
によりフィルムキャリアテープ１ａからパッケージフィ
ルム１を分離する。
【００２４】次に、図１（ｄ）に示すように、パッケー
ジフィルム１の外部接続フィルム部１ｃを、折曲部１ｄ
にてベース樹脂面１Ｂ（第２面）側に１８０゜折り曲
げ、接着剤１０によってデバイス実装フィルム部１ｂに
おける封止樹脂９表面に固定する。ここで折り曲げるポ
イントは、例えばＬＳＩチップ８の側面の外側約１［ｍ
ｍ］程度の所とする。最後に図１（ｅ）に示すように、
外部電極パッド５に半田ボール１１を搭載する。
【００２５】このように第１の実施形態によれば、デバ
イス実装フィルム部１ｂのデバイスホール１２に突き出
して形成されたインナーリード３（およびダミーインナ
ーリード３ａ）をＬＳＩチップ８のチップ電極パッド８
ａに一括ボンディングしてＬＳＩチップ８をデバイス実
装フィルム部１ｂに実装し、外部接続フィルム部１ｃを
折曲部１ｄ（ＬＳＩチップ８の外側約１［ｍｍ］）を境
にして１８０゜折曲げ、デバイス実装フィルム部１ｂに
固定することにより、特殊な弾性接着剤を用いないので
信頼性を向上させることができ、また専用のトランスフ
ァー金型を用いず、インナーリードをＬＳＩチップに一
括ボンディングするので、製造コストを低減することが
でき、従って低価格化を図ることができる。
【００２６】尚、図１（ｅ）に示す工程を実施せずに、
図１（ｄ）に示すように、外部電極パッド５に半田ボー
ル１１が搭載されていない構造としても良い。このチッ
プサイズパッケージをマザーボードに実装する際は、マ
ザーボード側に半田ボールを供給することにより良好な
接続が可能である。マザーボードへの半田ボールの供給
には、例えば印刷技術を用いる。このようにマザーボー
ド側に半田ボールを供給することにより、複数のパッケ
ージを同時に実装することが可能となるので、パッケー
ジのマザーボードに対する実装工数を削減することがで
き、またパッケージの製造工程においては、外部電極パ
ッドに半田ボールを搭載する工程が不要となるので、加
工工数を削減でき、半導体装置の低価格化をさらに図る
ことができる。
【００２７】第２の実施形態 第２の実施形態は、ベース樹脂をプレスパンチング加工
して外部電極パッドを形成することを特徴とするもので
ある。図２は本発明の第２の実施形態の半導体装置の構
造および製造工程を示す図である。図２において、
（ａ）はこの半導体装置に用いられるパッケージフィル
ム２１の断面図であり、（ｂ）は第２の実施形態の半導
体装置の断面構造図である。
【００２８】まず、図２（ａ）に示すように、パッケー
ジフィルム２１を形成する。すなわち、ベース樹脂２を
プレスパンチング加工して、デバイスホール１２、折曲
ホール１３、および外部電極パッド２２となる電極パッ
ドホール２ａを形成する。次に、第１の実施形態と同じ
手順で、この樹脂テープ２にインナーリード３およびダ
ミーインナーリード３ａを形成し、絶縁樹脂４をコーテ
ィングする。また、折曲部２１ｄに弾性樹脂６をコーテ
ィングすることが望ましい。以上により、ベース樹脂面
２１Ｂ（第１面）側に開孔した外部電極パッド２２を有
するパッケージフィルム２１が作成される。
【００２９】次に、図２（ｂ）に示すように、ベース樹
脂面２１ＢをＬＳΙチップ８側にしてパッケージフィル
ム２１のデバイス実装フィルム部２１ｂにＬＳΙチップ
８を実装する。すなわち、上記第１の実施形態と同じ手
順で、バンプ７が形成されたＬＳΙチップ８のチップ電
極パッド８ａにインナーリード３およびダミーインナー
リード３ａをボンディングし、封止樹脂９によりＬＳΙ
チップ８をデバイス実装フィルム部２１ｂに固定実装
し、さらに外部接続フィルム部２１ｃを、折曲部２１ｄ
にてインナーリード形成面２１Ａ（第２面）側に１８０
゜折り曲げ、接着剤１０によりデバイス実装フィルム部
２１ｂの封止樹脂９表面に固定し、最後に外部電極パッ
ド２２に半田ボール１１を搭載する。
【００３０】このように第２の実施形態によれば、パッ
ケージフィルムの作成工程において、デバイスホール１
２等のプレスパンチング加工時に外部電極パッドホール
２ａを形成しておき、この外部電極パッドホール２ａ上
にインナーリード３をパターニングして外部電極パッド
２２を形成することにより、パッケージフィルムの作成
工数（絶縁樹脂のフォトリソエッチングの加工工数）を
削減でき、材料費（絶縁樹脂）を削減できるので、さら
に半導体装置の低価格化を図ることができる。
【００３１】尚、図２（ｂ）において、外部電極パッド
２２に半田ボール１１を搭載しない構造としても良い。
【００３２】第３の実施形態 第３の実施形態は、バンプを形成しないでインナーリー
ドをＬＳＩチップの電極パッドに直接ボンディングする
ことを特徴とするものである。図３は本発明の第３の実
施形態の半導体装置の断面構造図であり、（ａ）は全体
断面図、（ｂ）は（ａ）の領域Ｅの部分断面図を示す。
尚、下記以外の構造および製造工程は、上記第１の実施
形態と同じである。
【００３３】図３において、インナーリード３１は、銅
箔３１ａに金メッキ３１ｂを施し、１５０℃、３０分程
度のアニール処理をしたものである（ダミーインナーリ
ードも同じである）。インナーリード３１およびダミー
インナーリードは、ＬＳＩチップ８のチップ電極パッド
８ａにバンプを介さずに熱圧着法により直接一括ボンデ
ィングされる。
【００３４】通常、バンプがないとＬＳＩチップの電極
パッドのダメージが大きく、パッド下にクラック等が発
生する。しかしながら、銅箔３１ａに金メッキ３１ｂを
施したインナーリード３１は、アニール処理等によりそ
の硬度を下げることができるので、この軟化したインナ
ーリード３１を用いることによりチップ電極パッドへの
ダメージを緩和し、パッド下にクラック等が発生しない
直接ボンディングが可能となる。
【００３５】このように第３の実施形態によれば、ＬＳ
Ｉチップの電極パッドにバンプを形成する工程が不要と
なるので、製造コストを削減でき、低価格化を図ること
ができる。
【００３６】尚、この第３の実施形態は、上記第２の実
施形態に対しても適用可能であることは言うまでもな
い。また外部電極パッド５に半田ボール１１を搭載しな
い構造としても良い。
【００３７】第４の実施形態 第４の実施形態は、ＬＳＩチップの側面および裏面を保
護するための保護枠を設けたことを特徴とするものであ
る。図４は本発明の第４の実施形態の半導体装置を示す
断面構造図である。図４に示す半導体装置は、上記第１
の実施形態の半導体装置に、図４（ａ）に示す箱型の保
護枠４１、あるいは図４（ｂ）に示す底部がない保護枠
４２を取り付けたものである。保護枠４１はＬＳＩチッ
プ８の側面および裏面を覆うように取り付けられ、また
保護枠４２はＬＳＩチップ８の側面を覆うように取り付
けらている。これらの保護枠４１、４２は、樹脂、金属
等の絶縁材料または導電性材料を成形加工したものであ
り、パッケージフィルム１のデバイス実装フィルム部１
ｂに接着剤１０ｂを用いて固定される。
【００３８】このように第４の実施形態によれば、保護
枠４１または４２を取り付けることにより、ＬＳＩチッ
プ８の側面および裏面を保護することができるので、ハ
ンドリング時にＬＳＩチップ８の側面およびチップ裏面
の欠けが発生しなくなり、実装時の歩留まり向上が期待
できる。
【００３９】尚、この第４の実施形態は、上記第２の実
施形態または上記第３の実施形態に対しても適用可能で
あることは言うまでもない。また外部電極パッド５に半
田ボール１１を搭載しない構造としても良い。
【００４０】第５の実施形態 第５の実施形態は、外部接続フィルム部の平坦性を向上
させるための平板を設けたことを特徴とするものであ
る。図５は本発明の第５の実施形態の半導体装置の断面
構造図である。図５に示す半導体装置は、上記第１の実
施形態の半導体装置において、パッケージフィルム１の
デバイス実装フィルム部１ｂと外部接続フィルム部１ｃ
の間に、絶縁材料または金属等の導電性材料からなる平
板５１を取り付けたものである。この平板５１は、接着
剤１０ａおよび１０ｂを用いてデバイス実装フィルム部
１ｂの封止樹脂９表面と外部接続フィルム部１ｃとの間
に固定される。平板５１の取り付け手順としては、例え
ば、図１（ｂ）に示す工程終了後に、接着剤１０ａによ
り平板５１をデバイス実装フィルム部１ｂの封止樹脂９
形成部上に固定し、次に外部接続フィルム部１ｃを１８
０°折り曲げ、平板５１上に接着剤１０ｂにより固定す
る。
【００４１】このように第５の実施形態によれば、デバ
イス実装フィルム部１ｂと外部接続フィルム部１ｃの間
に平板５１を取り付けることにより、外部接続フィルム
部１ｃおよび半田ボール１１の平坦性を向上させること
ができるので、マザーボードへの実装性を向上させるこ
とができる。また平板として金属板等を用いた場合に
は、半導体装置の熱放散性を向上させることができる。
【００４２】尚、この第５の実施形態は、上記第２の実
施形態、第３の実施形態、または第４の実施形態に対し
ても適用可能であることは言うまでもない。また外部電
極パッド５に半田ボール１１を搭載しない構造としても
良い。
【００４３】第６の実施形態 第６の実施形態は、外部接続フィルム部の平坦性を向上
させるとともに、ＬＳＩチップの裏面を保護するコの字
板を設けたことを特徴とするものである。図６は本発明
の第６の実施形態の半導体装置の断面構造図である。図
６に示す半導体装置は、上記第１の実施形態の半導体装
置に、絶縁材料または金属等の導電性材料からなる、コ
の字型に成形加工されたコの字板６１を取り付けたもの
である。コの字板６１の底板６１ａのコの字内面には、
ＬＳＩチップ８が取り付けられ（従ってデバイス実装フ
ィルム部１ｂおよびＬＳＩチップ８は底板６１ａと天板
６１ｂの間に位置する）、天板６１ｂのコの字外面に
は、外部接続フィルム部１ｃが取り付けられている。コ
の字板６１の装着手順としては、例えば、図１の（ｂ）
に示す工程を終了後に、ＬＳＩチップ８の底面を接着剤
１０ａを用いて底板６１ａに固定し、次に外部接続フィ
ルム部１ｃを１８０°折り曲げ、接着剤１０ｂを用いて
天板６１ｂに固定する。あるいは、コの字板６１として
金属板等を用いる場合には、平板にＬＳＩチップ８を固
定し、次にこの平板を１８０゜折り返してコの字板６１
を形成し、最後に外部接続部１ｃを１８０゜折り曲げ、
天板６１ｂに固定する。尚、図６においては、パッケー
ジフィルム１の折曲部１ｄの内面の向き（右から左）と
コの字板６１の湾曲部６１ｃの内面の向き（左から右）
とは１８０゜異なる位置関係にあるが、これを９０゜異
なる位置関係としても良い。
【００４４】このように第６の実施形態によれば、コの
字板６１を用い、その底板６１ａの内面にＬＳＩチップ
８を取り付け、天板６１ｂの外面に外部接続フィルム部
１ｃを取り付けることにより、外部接続フィルム部１ｃ
および半田ボール１１の平坦性を向上させることがで
き、またＬＳＩチップを保護することができる。またコ
の字板６１として金属板等を用いた場合には、パッケー
ジの熱放散性をさらに向上させることができる。
【００４５】尚、この第６の実施形態は、上記第２の実
施形態または第３の実施形態に対しても適用可能である
ことは言うまでもない。また外部電極パッド５に半田ボ
ール１１を搭載しない構造としても良い。
【００４６】第７の実施形態 第７の実施形態は、外部接続フィルム部を２層両面導電
層構造とすることを特徴とするものである。図７は本発
明の第７の実施形態の半導体装置の構造および製造工程
を示す図である。
【００４７】まず、図７（ａ）に示すように、外部接続
フィルム部７１ｂに基準電源（接地電源）用のスルーホ
ール２ｂを有するパッケージフィルム７１を作成する。
すなわち、ベース樹脂２にデバイスホールおよび折曲ホ
ールを形成する際に同時にスルーホール２ｂをプレスパ
ンチング加工により形成しておき、このスルーホール２
ｂに至るように基準（接地）電源インナーリード３ｂを
形成し、以下、上記第１の実施形態と同じ手順でパッケ
ージフィルム７１を作成する。次に、上記第１の実施形
態と同じ手順で、パッケージフィルム７１にＬＳΙチッ
プ８を実装する。次に、上記第５の実施形態と同じ手順
で、外部接続フィルム部７１ｃを折り曲げ、接着剤１０
ａ、１０ｂによりデバイス実装フィルム部７１ｂと外部
接続フィルム部７１ｃとの間に導電性平板７２を取り付
け、スルーホール２ｂの底部の接着剤１０ｂを除去す
る。
【００４８】次に、図７（ｂ）に示すように、スルーホ
ール２ｂに半田ボール１１ａ（導電性材料）を搭載する
（このとき、外部電極パッド５に半田ボール１１を搭載
する）。次にこのチップサイズパッケージを熱処理して
半田ボール１１ａを溶解させ、基準電源インナーリード
３ｂと平板７２（基準電源となる）とを電気的に接続す
る。尚、ここでスルーホール２ｂの容積と半田ボール１
１ａの体積はほぼ一致していることが好ましい。
【００４９】このように第７の実施形態によれば、デバ
イス実装フィルム部７１ｂと外部接続フィルム部７１ｃ
との間に取り付けられた導電性平板７２と、基準電源イ
ンナーリード３ｂとをスルーホール２ｂを介して電気的
に接続して、外部接続フィルム部を２層両面導電層構造
とすることにより、外部接続フィルム部の平坦性を向上
させ、ＬＳＩチップの熱放散性を向上させることができ
るとともに、クロストークノイズを低減させることがで
きるので、ＬＳＩチップの動作を高速化することができ
る。
【００５０】尚、上記第２の実施形態のように、パッケ
ージフィルムのベース樹脂面側に外部電極パッドを形成
しても良い。また、上記第３の実施形態のように、バン
プを用いずにインナーリードをチップ電極パッドに直接
ボンディングしても良い。また導電性平板を用いずに、
上記第６の実施形態のような導電性のコの字板を用いて
も良い。また、外部電極パッド５に半田ボール１１を搭
載しない構造としても良い。
【００５１】第８の実施形態 第８の実施形態は、外部接続フィルム部をＬＳＩチップ
の裏面に折り曲げて固定することを特徴とするものであ
る。図８は本発明の第８の実施形態の半導体装置の構造
および製造工程を示す図である。尚、図８において、図
１ないし図７に示したものと同じものには同じ符号を付
してある。
【００５２】まず、図８（ａ）に示すように、上記第１
の実施形態におけるパッケージフィルム１（図１
（ａ）、（ｂ）参照）を用い、図８（ａ）に示すよう
に、パッケージフィルム１のベース樹脂面１Ｂ（第２
面）をＬＳΙチップ８側にして、デバイス実装フィルム
部１ｂのベース樹脂面１ＢにＬＳΙチップ８を実装す
る。すなわち、パッケージフィルム１のデバイス実装フ
ィルム部１ｂにおいて、バンプ７が形成されたＬＳΙチ
ップ８のチップ電極パッド８ａに、熱圧着法によりイン
ナーリード３およびダミーインナーリード３ａを一括ボ
ンディングし、デバイス実装フィルム部１ｂとＬＳΙチ
ップ８の表面により形成される空間に封止樹脂９を流し
込み、デバイス実装フィルム部１ｂに対してＬＳΙチッ
プ８を固定実装する。
【００５３】次に、図８（ｂ）に示すように、外部接続
フィルム部１ｃを、折曲部１ｄにてＬＳＩチップ８の裏
面８ｂ側に１８０゜折り曲げ、接着剤１０によってチッ
プ裏面８ｂに固定する。最後に、外部電極パッド５に半
田ボール１１を搭載する。
【００５４】このように第８の実施形態によれば、外部
接続フィルム部１ｃをＬＳＩチップ８の裏面８ｂに折り
曲げて固定することにより、保護枠等を用いずに、ＬＳ
Ｉチップ８の裏面８ｂおよび側面を保護することができ
る。また、平板を用いずに外部接続フィルム部１ｃの平
坦化を図ることができる。
【００５５】尚、上記第２の実施形態のように、パッケ
ージフィルムのベース樹脂面側に外部電極パッドを形成
しても良い。この場合は外部接続フィルム部のインナー
リード形成面がＬＳＩチップ８の裏面に接着される。ま
た、上記第３の実施形態のように、バンプを用いずにイ
ンナーリードをチップ電極パッド８ａに直接ボンディン
グしても良い。また、外部電極パッド５に半田ボール１
１を搭載しない構造としても良い。
【００５６】第９の実施形態 第９の実施形態は、両側に外部接続フィルム部を有する
パッケージフィルムを用い、これらの外部接続フィルム
部をそれぞれ折り曲げることを特徴とするものである。
図９は本発明の第９の実施形態の半導体装置の構造およ
び製造工程を示す図である。図９において、（ａ）はこ
の半導体装置に用いられるパッケージフィルム９１をイ
ンナーリード形成面から見た正面図であり、（ｂ）は
（ａ）のＡ−Ａ’間断面を含む第９の実施形態の半導体
装置の断面構造図である。尚、図９において、図１ない
し図８に示したものと同じものには同じ符号を付してあ
る。
【００５７】まず、上記第１の実施形態と同様に手順に
より、図９（ａ）に示すパッケージフィルム９１を作成
する。すなわち、デバイスホール１２と２つの折曲ホー
ル１３ａおよび１３ｂとが形成されたベース樹脂２にイ
ンナーリード３をパターニング形成し、さらにこの上に
絶縁樹脂４をパターニング形成することにより外部電極
パッド５を形成する。尚、ダミーインナーリードは必要
ない。また、折曲部９１ｄ、９１ｆ（折曲ホール１３
ａ、１３ｂの形成部）におけるインナーリード３の強度
劣化を防止するために弾性樹脂６をコーティングするこ
とが望ましい。以上により、パッケージフィルム９１が
作成される。
【００５８】次に、図９（ｂ）に示すように、パッケー
ジフィルム９１のデバイス実装フィルム部９１ｂのイン
ナーリード形成面９１Ａ（第１面）側をＬＳΙチップ８
の表面に対面させて、デバイス実装フィルム部９１ｂに
ＬＳΙチップ８を実装する。すなわち、パッケージフィ
ルム９１のデバイス実装フィルム部９１ｂにおいて、バ
ンプ７が形成されたＬＳΙチップ８のチップ電極パッド
８ａに、熱圧着法によりインナーリード３を一括ボンデ
ィングし、デバイス実装フィルム部９１ｂとＬＳΙチッ
プ８の表面とにより形成される空間に封止樹脂９を流し
込み、デバイス実装フィルム部９１ｂに対してＬＳΙチ
ップ８を固定実装する。次に、外部接続フィルム部９１
ｃおよび９１ｅを、折曲部９１ｄおよび９１ｆにおい
て、それぞれデバイス実装フィルム部９１ｂのベース樹
脂面１Ｂ（第２面）側に１８０゜折り曲げ、接着剤１０
ａ、１０ｂによって封止樹脂９表面に固定する。最後
に、外部電極パッド５に半田ボール１１を搭載する。
【００５９】このように第９の実施形態によれば、デバ
イス実装フィルム部９１ｂの両側に外部接続フィルム部
９１ｃ、９１ｅを設けたことにより、チップ電極パッド
から外部電極パッドまでの配線（インナーリード）長を
上記第１の実施形態よりも短くすることができ、より効
率的な配線の引き回しが可能となるので、ＬＳＩチップ
の動作を高速化することができる。
【００６０】尚、上記第２の実施形態のように、パッケ
ージフィルムのベース樹脂面側に外部電極パッドを形成
しても良い。この場合は、デバイス実装フィルム部のベ
ース樹脂面側をＬＳＩチップ８の表面に対面させて、Ｌ
ＳＩチップ８を固定実装する。また、外部電極パッド５
に半田ボール１１を搭載しない構造としても良い。
【００６１】第１０の実施形態 第１０の実施形態は、パッケージフィルムの両側に形成
された外部接続フィルム部を折り曲げてから封止樹脂を
流し込み、パッケージフィルムにＬＳＩチップを実装す
ることを特徴とするものである。図１０は本発明の第１
０の実施形態の半導体装置を示す断面構造図である。
尚、図１０において、図１ないし図９に示したものと同
じものには同じ符号を付してある。
【００６２】まず、上記第９の実施形態のパッケージフ
ィルム９１（図９（ａ）参照）を用い、このパッケージ
フィルム９１のインナーリード形成面９１Ａ（第１面）
をＬＳΙチップ８側にして、パッケージフィルム９１の
デバイス実装フィルム部９１ｂにおいて、バンプ７が形
成されたＬＳΙチップ８のチップ電極パッド８ａに、熱
圧着法によりインナーリード３およびダミーインナーリ
ード３ａを一括ボンディングする。次に、外部接続フィ
ルム部９１ｃおよび９１ｅを、折曲部９１ｄおよび９１
ｆにてそれぞれベース樹脂面１Ｂ側に１８０゜折り曲げ
る。
【００６３】次に、折曲げられた外部接続フィルム部９
１ｃと９１ｅのすき間９１ｇから封止樹脂９を注入し、
この封止樹脂９により、ＬＳＩチップ８をデバイス実装
フィルム部９１ｂに固定実装するとともに、折り曲げら
れた外部接続フィルム部９１ｃと９１ｅをデバイス実装
フィルム部９１ｂに対して固定する。そして最後に、外
部電極パッド５に半田ボール１１を搭載する。
【００６４】このように第１０の実施形態によれば、外
部接続フィルム部９１ｃと９１ｅを折り曲げ、これら外
部接続フィルム部のすき間９１ｇから封止樹脂９を注入
して、ＬＳＩチップ８を固定実装するとともに、外部接
続フィルム部９１ｃおよび９１ｅを固定することによ
り、外部接続フィルム部を固定するための接着剤、およ
び外部接続フィルム部を接着剤で固定する工程が不要と
なるので、より低コスト化を図ることができる。
【００６５】尚、上記第２の実施形態のように、パッケ
ージフィルムのベース樹脂面側に外部電極パッドを形成
しても良い。また、外部電極パッド５に半田ボール１１
を搭載しない構造としても良い。
【００６６】第１１の実施形態 第１１の実施形態は、両側に外部接続フィルム部を有す
るパッケージフィルムに形成されたインナーリードを、
バンプを形成しないでＬＳＩチップの電極パッドに直接
ボンディングすることを特徴とするものである。図１１
は本発明の第１１の実施形態の半導体装置を示す断面構
造図である。尚、図１１において、図１ないし図１０に
示したものと同じものには同じ符号を付してある。
【００６７】まず、パッケージフィルム１１１を作成す
る。このパッケージフィルム１１１は、上記第９の実施
形態のパッケージフィルム９１（図９（ａ）参照）にお
いて、インナーリード３ではなく、上記第３の実施形態
で用いた銅箔に金メッキを施したインナーリード３１を
パターニング形成し、このインナーリード３１の硬度を
下げるために、上記第３の実施形態と同様に、１５０
℃、３０分程度のアニール処理を施したものである。イ
ンナーリード３１は、ＬＳＩチップ８のチップ電極パッ
ド８ａにバンプを介さずに熱圧着法により直接一括ボン
ディングされる。尚、これ以降以外の製造工程は、上記
第９の実施形態と同じである。
【００６８】このように第１１の実施形態によれば、Ｌ
ＳＩチップの電極パッドにバンプを形成する工程が不要
となるので、上記第９の実施形態よりもさらに製造コス
トを削減でき、低価格化を図ることができる。
【００６９】尚、この第１１の実施形態は、上記第１０
の実施形態に対しても適用可能であることは言うまでも
ない。また、外部電極パッド５に半田ボール１１を搭載
しない構造としても良い。
【００７０】第１２の実施形態 第１２の実施形態は、パッケージフィルムの両側に形成
された２つの外部接続フィルム部を折り曲げた構造の半
導体装置に、ＬＳＩチップの側面および裏面を保護する
ための保護枠を設けたことを特徴とするものである。図
１２は本発明の第１２の実施形態の半導体装置を示す断
面構造図である。尚、図１２において、図１ないし図１
１に示したものと同じものには同じ符号を付してある。
【００７１】図１２に示す半導体装置は、上記第９の実
施形態の半導体装置に、図１２（ａ）に示す箱型の保護
枠４１、あるいは図１２（ｂ）に示す底部がない保護枠
４２を取り付けたものである。これらの保護枠４１およ
び４２は、上記第４の実施形態で用いたものと同じであ
り、パッケージフィルム９１のデバイス実装フィルム部
９１ｂに接着剤１０ｃを用いて固定される。
【００７２】このように第１２の実施形態によれば、２
つの外部接続フィルム部を折り曲げた構造の半導体装置
に、保護枠４１または４２を取り付けることにより、Ｌ
ＳＩチップ８の側面および裏面を保護することができる
ので、ハンドリング時にＬＳＩチップ８の側面およびチ
ップ裏面の欠けが発生しなくなり、実装時の歩留まり向
上が期待できる。
【００７３】尚、この第１２の実施形態は、上記第１０
の実施形態または上記第１１の実施形態に対しても適用
可能であることは言うまでもない。また外部電極パッド
５に半田ボール１１を搭載しない構造としても良い。
【００７４】第１３の実施形態 第１３の実施形態は、パッケージフィルムの両側に形成
され、ＬＳＩチップのパッケージフィルムへの実装の際
に、それぞれ折り曲げられる外部接続フィルム部の平坦
性を向上させるための板を設けたことを特徴とするもの
である。図１３は本発明の第１３の実施形態の半導体装
置の断面構造図である。尚、図１３において、図１ない
し図１２に示したものと同じものには同じ符号を付して
ある。
【００７５】図１３に示す半導体装置は、上記第９の実
施形態の半導体装置において、パッケージフィルム９１
のデバイス実装フィルム部９１ｂと外部接続フィルム部
９１ｃおよび９１ｅの間に、上記第５の実施形態で用い
た絶縁材料または金属等の導電性材料からなる平板５１
を取り付けたものである。この平板５１は、接着剤１０
ａ、１０ｂ、１０ｃを用いてデバイス実装フィルム部９
１ｂの封止樹脂９表面と外部接続フィルム部９１ｃおよ
び９１ｅとの間に固定される。
【００７６】このように第１３の実施形態によれば、デ
バイス実装フィルム部９１ｂと外部接続フィルム部９１
ｃおよび９１ｅとの間に平板５１を取り付けることによ
り、外部接続フィルム部９１ｃおよび９１ｅの平坦性す
なわち半田ボール１１の平坦性を向上させることができ
るので、マザーボードへの実装性を向上させることがで
きる。また平板として金属板等を用いた場合には、半導
体装置の熱放散性を向上させることができる。
【００７７】尚、この第１３の実施形態は、上記第１１
の実施形態または第１２の実施形態に対しても適用可能
であることは言うまでもない。また、外部電極パッド５
に半田ボール１１を搭載しない構造としても良い。ま
た、平板を用いずに、上記第６の実施形態のようなコの
字板を用いても良い。
【００７８】さらに、導電性の平板またはコの字板を用
い、上記第７の実施形態のように、パッケージフィルム
９１に基準電源インナーリードを形成するとともに、外
部接続フィルム部９１ｃおよび９１ｅにそれぞれスルー
ホールを設け、このスルーホールを介して基準電源イン
ナーリードと導電性の平板またはコの字板とを電気的に
接続することにより、外部接続フィルム部を２層両面導
電層構造としても良い。これにより、クロストークノイ
ズを低減させることができるので、ＬＳＩチップの動作
をさらに高速化することができる。
【００７９】第１４の実施形態 第１４の実施形態は、パッケージフィルムの両側に形成
された外部接続フィルム部を、それぞれＬＳＩチップの
裏面に折り曲げて固定することを特徴とするものであ
る。図１４は本発明の第１４の実施形態の半導体装置を
示す断面構造図である。尚、図１４において、図１ない
し図１３に示したものと同じものには同じ符号を付して
ある。
【００８０】図１４において、まず、上記第９の実施形
態におけるパッケージフィルム９１（図９（ａ）参照）
を用い、パッケージフィルム９１のデバイス実装フィル
ム部９１ｂのベース樹脂面９１Ｂ（第２面）側をＬＳΙ
チップ８の表面に対面させて、デバイス実装フィルム部
９１ｂにＬＳΙチップ８を実装する。すなわち、パッケ
ージフィルム９１のデバイス実装フィルム部９１ｂにお
いて、バンプ７が形成されたＬＳΙチップ８のチップ電
極パッド８ａに、熱圧着法によりインナーリード３を一
括ボンディングし、デバイス実装フィルム部１ｂとＬＳ
Ιチップ８の表面により形成される空間に封止樹脂９を
流し込み、デバイス実装フィルム部１ｂに対してＬＳΙ
チップ８を固定実装する。
【００８１】次に、外部接続フィルム部９１ｃおよび９
１ｅを、折曲部９１ｄおよび９１ｆにてそれぞれＬＳＩ
チップ８の裏面８ｂ側に１８０゜折り曲げ、接着剤１０
ａ、１０ｂによってチップ裏面８ｂに固定する。最後
に、外部電極パッド５に半田ボール１１を搭載する。
【００８２】このように第１４の実施形態によれば、外
部接続フィルム部９１ｃ、９１ｅをＬＳＩチップ８の裏
面８ｂに折り曲げて固定することにより、保護枠等を用
いずに、ＬＳＩチップ８の裏面８ｂおよび側面を保護す
ることができる。また、平板を用いずに外部接続フィル
ム部９１ｃ、９１ｅの平坦化を図ることができる。
【００８３】尚、上記第２の実施形態のように、パッケ
ージフィルムのベース樹脂面側に外部電極パッドを形成
しても良い。この場合は外部接続フィルム部のインナー
リード形成面がＬＳＩチップ８の裏面に接着される。ま
た、上記第３の実施形態および第１１の実施形態のよう
に、バンプを用いずにインナーリードをチップ電極パッ
ド８ａに直接ボンディングしても良い。また、外部電極
パッド５に半田ボール１１を搭載しない構造としても良
い。
【００８４】第１５の実施形態 第１５の実施形態は、４つの外部接続フィルム部を四方
に有するパッケージフィルムを用い、これらの外部接続
フィルム部をそれぞれ折り曲げることを特徴とするもの
である。図１５は本発明の第１５の実施形態の半導体装
置の構造および製造工程を示す図である。図１５におい
て、（ａ）はこの半導体装置に用いられるパッケージフ
ィルム１５１をインナーリード形成面１５１Ａから見た
正面図であり、（ｂ）は（ａ）のＡ−Ａ’間断面を含む
第１５の実施形態の半導体装置の断面構造図である。
尚、図１５において、図１ないし図１４に示したものと
同じものには同じ符号を付してある。
【００８５】まず、上記第１の実施形態と同様な手順に
より、図１５（ａ）に示すパッケージフィルム１５１を
作成する。すなわち、デバイスホール１２が形成され、
さらにこのデバイスホール１２を取り囲んで折曲ホール
１３ｃが枠状に形成されたベース樹脂２に、インナーリ
ード３をパターニング形成し、さらにこの上に絶縁樹脂
４をパターニング形成することにより外部電極パッド５
を形成する。尚、ダミーインナーリードは必要ない。ま
た、折曲部１５１ｄ、１５１ｆ、１５１ｊ、１５１ｋ
（四角形の枠状に形成された折曲ホール１３ｃの４辺に
それぞれ対応する部分）におけるインナーリード３の強
度劣化を防止するために弾性樹脂６をコーティングする
ことが望ましい。以上により、パッケージフィルム１５
１が作成される。
【００８６】次に、図１５（ｂ）に示すように、パッケ
ージフィルム１５１のデバイス実装フィルム部１５１ｂ
のインナーリード形成面１５１Ａ（第１面）をＬＳＩチ
ップ８の表面に対面させて、デバイス実装フィルム部１
５１ｂにＬＳＩチップ８を実装する。すなわち、パッケ
ージフィルム１５１のデバイス実装フィルム部１５１ｂ
において、バンプ７が形成されたＬＳＩチップ８のチッ
プ電極パッド８ａに、熱圧着法によりインナーリード３
を一括ボンディングし、デバイス実装フィルム部１５１
ｂとＬＳΙチップ８の表面とにより形成される空間に封
止樹脂９を流し込み、デバイス実装フィルム部１５１ｂ
に対してＬＳΙチップ８を固定実装する。次に、外部接
続フィルム部１５１ｃ、１５１ｅ、１５１ｈ、１５１ｉ
を、折曲部１５１ｄ、１５１ｆ、１５１ｊ、１５１ｋに
おいて、それぞれデバイス実装フィルム部１５１ｂのベ
ース樹脂面１５１Ｂ（第２面）側に１８０゜折り曲げ、
接着剤１０ａ、１０ｂによって封止樹脂９表面に固定す
る。最後に、外部電極パッド５に半田ボール１１を搭載
する。
【００８７】このように第１５の実施形態によれば、デ
バイス実装フィルム部１５１ｂの四方にそれぞれ外部接
続フィルム部を設けたことにより、チップ電極パッドか
ら外部電極パッドまでの配線（インナーリード）長を上
記第９の実施形態よりもさらに短くすることができ、よ
り効率的な配線の引き回しが可能となるので、ＬＳＩチ
ップの動作をさらに高速化することができる。
【００８８】尚、上記第１０の実施形態のように、４つ
の外部接続フィルム部を折り曲げ、そのすき間から封止
樹脂９を流し込こむようにしても良い。また、上記第３
の実施形態および第１１の実施形態のように、バンプを
用いずにインナーリードをチップ電極パッド８ａに直接
ボンディングしても良い。また、外部電極パッド５に半
田ボール１１を搭載しない構造としても良い。
【００８９】第１６の実施形態 第１６の実施形態は、４つの外部接続フィルム部を折り
曲げた構造の半導体装置に、ＬＳＩチップの側面および
裏面を保護するための保護枠を設けたこと、あるいは折
り曲げらる外部接続フィルム部の平坦性を向上させるた
めの平板を設けたことを特徴とするものである。図１６
は本発明の第１６の実施形態の半導体装置を示す断面構
造図である。尚、図１６において、図１ないし図１５に
示したものと同じものには同じ符号を付してある。
【００９０】図１６に示す半導体装置は、上記第１５の
実施形態の半導体装置に、図１６（ａ）に示す箱型の保
護枠４１、あるいは図１６（ｂ）に示すように底部がな
い保護枠４２を取り付けたものである。これらの保護枠
４１および４２は、上記第４の実施形態で用いたものと
同じであり、パッケージフィルム１５１のデバイス実装
フィルム部１５１ｂに接着剤１０ｃを用いて固定され
る。
【００９１】このように第１６の実施形態によれば、４
つの外部接続フィルム部を折り曲げた構造の半導体装置
に保護枠４１または４２を取り付けることにより、ＬＳ
Ｉチップ８の側面および裏面を保護することができるの
で、ハンドリング時にＬＳＩチップ８の側面およびチッ
プ裏面の欠けが発生しなくなり、実装時の歩留まり向上
が期待できる。
【００９２】尚、保護枠４１または４２ではなく、上記
第５の実施形態のような平板を４つの外部接続フィルム
部と封止樹脂９表面の間に設けた構成、あるいは保護枠
４１または４２と上記の平板とをともに設けた構成とし
ても良い。さらに、導電性平板を用い、上記第７の実施
形態のように、パッケージフィルム１５１に基準電源イ
ンナーリードを形成するとともに、４つの外部接続フィ
ルム部にそれぞれスルーホールを設け、このスルーホー
ルを介して基準電源インナーリードと導電性平板とを電
気的に接続することにより、外部接続フィルム部を２層
両面導電層構造としても良い。また、外部電極パッド５
に半田ボール１１を搭載しない構造としても良い。
【００９３】第１７の実施形態 第１７の実施形態は、パッケージフィルムの四方に形成
された外部接続フィルム部を、それぞれＬＳＩチップの
裏面に折り曲げて固定することを特徴とするものであ
る。図１７は本発明の第１７の実施形態の半導体装置を
示す断面構造図である。尚、図１７において、図１ない
し図１６に示したものと同じものには同じ符号を付して
ある。
【００９４】図１７において、まず、上記第１５の実施
形態におけるパッケージフィルム１５１（図１５（ａ）
参照）を用い、パッケージフィルム１５１のデバイス実
装フィルム部１５１ｂのベース樹脂面１５１Ｂ（第２
面）側をＬＳΙチップ８の表面に対面させて、上記第１
４の実施形態と同様の手順で、デバイス実装フィルム部
１５１ｂにＬＳΙチップ８を固定実装する。次に、外部
接続フィルム部１５１ｃ、１５１ｈを含む４つの外部接
続フィルムを、折曲部１５１ｄおよび１５１ｆを含む４
つの折曲部において、それぞれＬＳＩチップ８の裏面８
ｂ側に１８０゜折り曲げ、接着剤１０ａ、１０ｂによっ
てチップ裏面８ｂに固定する。最後に、外部電極パッド
５に半田ボール１１を搭載する。
【００９５】このように第１７の実施形態によれば、４
つの外部接続フィルム部をＬＳＩチップ８の裏面８ｂに
折り曲げて固定することにより、保護枠等を用いずに、
ＬＳＩチップ８の裏面８ｂおよび側面を保護することが
できる。また、平板を用いずに外部接続フィルム部の平
坦化を図ることができる。
【００９６】尚、上記第２の実施形態のように、パッケ
ージフィルムのベース樹脂面側に外部電極パッドを形成
しても良い。この場合は外部接続フィルム部のインナー
リード形成面がＬＳＩチップ８の裏面に接着される。ま
た、上記第３の実施形態のように、バンプを用いずにイ
ンナーリードをチップ電極パッド８ａに直接ボンディン
グしても良い。また、外部電極パッド５に半田ボール１
１を搭載しない構造としても良い。
【００９７】第１８の実施形態 第１８の実施形態は、チップ電極パッドがチップ表面の
中心線付近に形成されたＬＳＩチップを用いることを特
徴とするものである。図１８は本発明の第１８の実施形
態の半導体装置の構造および製造工程を示す図である。
図１８において、（ａ）はこの半導体装置に用いるパッ
ケージフィルム１８１の外部接続面１８１Ａから見た上
面図、（ｂ）は（ａ）におけるＡ−Ａ’間の断面図、
（ｃ）はこの半導体装置の断面構造図である。尚、図１
８において、図１ないし図１７に示したものと同じもの
には同じ符号を付してある。
【００９８】図１８（ａ）および（ｂ）に示すように、
チップ電極パッド１８２ａがチップ中心線に沿った領域
に形成されたＬＳＩチップ１８２に対して、上記第２の
実施形態と同様の手順で、ＬＳＩ１８２のチップ電極パ
ッド形成領域に対応して、中心線Ｆに沿った領域にデバ
イスホール１８３を有するパッケージフィルム１８１を
作成する。このとき折曲ホールは形成せず、またパッケ
ージフィルム１８１の大きさは、略ＬＳＩチップと同じ
とする。
【００９９】次に図１８（ｃ）に示すように、上記第２
の実施形態と同様の手順で、ＬＳＩチップ１８２のチッ
プ電極パッド１８２ａにインナーリード３をボンディン
グしてパッケージフィルム１８１にＬＳＩチップ１８２
を実装し（ただし、パッケージフィルムを折り曲げる工
程はない）、外部電極パッド２２に半田ボール１１を搭
載する。
【０１００】このように第１８の実施形態によれば、チ
ップ電極パッド１８２ａがチップ中心線に沿って形成さ
れたＬＳＩチップ１８２を、チップ電極パッド形成領域
に対応した位置にデバイスホール１８３を有し、ＬＳＩ
チップ１８２と略同じ大きさのパッケージフィルム１８
１に実装することにより、特殊な弾性接着剤や熱膨張率
がＬＳＩチップと異なる基板を用いないため、半導体装
置の信頼性を向上させることができる。また、加工工数
（パッケージフィルムの折り曲げ工数等）および材料費
を削減できるので、さらに半導体装置の低価格化を図る
ことができる。また、上記第１の実施形態と比較して小
型化、軽量化が可能である。
【０１０１】尚、上記第３の実施形態のように、インナ
ーリードをチップ電極パッドに直接ボンディングするよ
うにしても良い。また、外部電極パッド２２に半田ボー
ル１１を搭載しない構造としても良い。
【０１０２】第１９の実施形態 第１９の実施形態は、チップ電極パッドがチップ表面の
中央部に形成されたＬＳＩチップを用いることを特徴と
するものである。図１９は本発明の第１９の実施形態の
半導体装置の構造および製造工程を示す図である。図１
９において、（ａ）はこの半導体装置に用いるパッケー
ジフィルム１９１の外部接続面１９１Ａから見た上面図
であり、（ｂ）は（ａ）におけるＡ−Ａ’間の断面を含
む第１９の実施形態の半導体装置の断面構造図である。
尚、図１９において、図１ないし図１８に示したものと
同じものには同じ符号を付してある。
【０１０３】まず、図１９（ａ）に示すように、チップ
電極パッド１９２ａがチップ中心付近に形成されたＬＳ
Ｉチップ１９２に対し、上記第１の実施形態と同様の手
順で、ＬＳＩチップ１９２のチップ電極パッド形成領域
に対応して、中央部にデバイスホール１９３を有するパ
ッケージフィルム１９１を作成する。パッケージフィル
ム１９１の大きさはＬＳＩチップ１９２と略同じであ
り、またデバイスホール１９３は、ＬＳＩチップ１９２
のチップ電極パッド形成領域に対応した位置および形状
に形成されている。パッケージフィルム１９１において
は、インナーリード形成面側に外部電極パッド５が形成
されており、インナーリード形成面が外部接続面１９１
Ａとなる。またパッケージフィルム１９１の樹脂面は、
ＬＳＩチップ１９１が実装される側であるデバイス実装
面１９１Ｂとなる。
【０１０４】次に、図１９（ｂ）に示すように、上記第
１の実施形態と同様の手順で、ＬＳＩチップ１９２のチ
ップ電極パッド１９２ａにインナーリード３を一括ボン
ディングして、パッケージフィルム１９１のデバイス実
装面１９１Ｂ側にＬＳＩチップ１９２を実装し（ただし
パッケージフィルムを折り曲げる工程はない）、外部電
極パッド５に半田ボール１１を搭載する。
【０１０５】このように第１９の実施形態によれば、チ
ップ電極パッド１９２ａがチップ中央部に形成されたＬ
ＳＩチップ１９２を、チップ電極パッド形成領域に対応
した位置にデバイスホール１９３を有し、ＬＳＩチップ
１９２と略同じ大きさのパッケージフィルム１９１に実
装することにより、特殊な弾性接着剤や熱膨張率がＬＳ
Ｉチップと異なる基板を用いないため、半導体装置の信
頼性を向上させることができる。また、加工工数（パッ
ケージフィルムの折り曲げ工数等）および材料費を削減
できるので、さらに半導体装置の低価格化を図ることが
できる。また、上記第１の実施形態と比較して小型化、
軽量化が可能である。
【０１０６】尚、上記第３の実施形態のように、インナ
ーリードをチップ電極パッドに直接ボンディングするよ
うにしても良い。また、外部電極パッド５に半田ボール
１１を搭載しない構造としても良い。
【０１０７】第２０の実施形態 第２０の実施形態は、上記第１８の実施形態または第１
９の実施形態において、デバイス実装面に絶縁樹脂突起
を有するパッケージフィルムを用いることを特徴とする
ものである。図２０は本発明の第２０の実施形態の半導
体装置を示す断面構造図である。尚、図２０において、
図１ないし図１９に示したものと同じものには同じ符号
を付してある。
【０１０８】図２０に示す半導体装置は、上記第１８の
実施形態の半導体装置において、パッケージフィルム１
８１ではなく、デバイス実装面に絶縁樹脂突起を有する
パッケージフィルム２０１を用いたものである。パッケ
ージフィルム２０１のデバイス実装面２０１Ｂ側には、
絶縁樹脂突起２０２が設けられている。この絶縁樹脂突
起２０２は、インナーリード３がパターニングされたベ
ース樹脂２に絶縁樹脂をコーティングし、この絶縁樹脂
にフォトリソエッチングを施すことにより、容易に形成
することが可能である。
【０１０９】次に、上記第１８の実施形態と同じ手順
で、ＬＳＩチップ１８２のチップ電極パッド１８２ａに
インナーリード３をボンディングし、封止樹脂９をＬＳ
Ｉチップ１８２の表面とパッケージフィルム２０１との
空間に流し込み、ＬＳＩチップ１８２を固定実装する。
このとき、絶縁樹脂突起２０２の頂部２０２ａがＬＳＩ
チップ１８２の表面に接触するようにパッケージフィル
ム２０１とＬＳＩチップ１８２を配置して、封止樹脂９
を流し込む。また、絶縁樹脂突起２０２は、封止樹脂９
を流れ易くさせ、パッケージフィルム２０１の平坦度を
向上させる機能を有する。
【０１１０】このように第２０の実施形態によれば、パ
ッケージフィルム２０１のデバイス実装面２０１Ｂに絶
縁樹脂突起２０２を設けたことにより、封止樹脂９を流
れ易くさせることができ、またパッケージフィルム２０
１の平担度を向上することができるので、パッケージの
品質を向上させることができる。
【０１１１】尚、第２０の実施形態は、上記第１９の実
施形態にも適用可能であることは言うまでもない。ま
た、外部電極パッド５に半田ボール１１を搭載しない構
造としても良い。
【０１１２】第２１の実施形態 第２１の実施形態は、中心部あるいは中心線に沿った領
域にデバイスホールを設けたパッケージフィルムを用い
た半導体装置に、ＬＳＩチップの側面および裏面を保護
するための保護枠を設けたことを特徴とするものであ
る。図２１は本発明の第２１の実施形態の半導体装置を
示す断面構造図である。尚、図２１において、図１ない
し図２０に示したものと同じものには同じ符号を付して
ある。
【０１１３】図２１に示す半導体装置は、上記第１９の
実施形態の半導体装置に、図２１（ａ）に示す箱型の保
護枠２１１、あるいは図２１（ｂ）に示す底部がない保
護枠２１２を取り付けたものである。これらの保護枠２
１１および２１２は、パッケージフィルム１９１のデバ
イス実装面１９１Ｂに接着剤１０を用いて固定される。
【０１１４】このように第２１の実施形態によれば、保
護枠２１１または２１２を取り付けることにより、ＬＳ
Ｉチップ１９２の側面および裏面を保護することができ
るので、ハンドリング時にＬＳＩチップ１９２の側面お
よびチップ裏面の欠けが発生しなくなり、実装時の歩留
まり向上が期待できる。
【０１１５】尚、第２１の実施形態は、上記第１８の実
施形態または第２０の実施形態にも適用可能であること
は言うまでもない。また、外部電極パッド５に半田ボー
ル１１を搭載しない構造としても良い。
【０１１６】第２２の実施形態 図２２は本発明の第２２の実施形態の半導体装置を示す
断面構造図である。尚、図２２において、図１ないし図
２１に示したものと同じものには同じ符号を付してあ
る。
【０１１７】図２２に示す半導体装置は、パッケージフ
ィルム２２１と、上記第１９の実施形態で用いたＬＳＩ
チップ１９２からなる。パッケージフィルム２２１は、
デバイス実装フィルム部２２１ｂの四方に、上記第１５
の実施形態のパッケージフィルム１５１（図１５（ａ）
参照）のように、折曲部２２１ｄ、２２１ｊを含む４つ
の折り曲げ部を介して、外部接続フィルム部２２１ｃ、
２２１ｈを含む４つの外部接続フィルム部を有する。
【０１１８】まず、パッケージフィルム２２１を作成す
る。すなわち、ＬＳＩチップ１９２のチップ電極パッド
形成領域に対応して、中心部にデバイスホール１９３が
形成され、さらにこのデバイスホール１９３を取り囲ん
で折曲ホールが枠状に形成されたベース樹脂２に、上記
第１の実施形態と同様の手順で、インナーリード３をパ
ターニング形成し、さらにこの上に絶縁樹脂４をパター
ニング形成することにより外部電極パッド５を形成す
る。デバイス実装フィルム部２２１ｂのインナーリード
形成面（第１面）側にも外部電極パッド５が形成されて
いる。デバイス実装フィルム部２２１ｂは、上記第１９
の実施形態のパッケージフィルム１９１（図１９（ａ）
参照）と同じ構造であり、パッケージフィルム２２１
は、上記第１９の実施形態のパッケージフィルム１９１
に４つの外部接続フィルム部を設けた構造である（ただ
し、デバイス実装フィルム部２２１ｂにおけるバイスホ
ール１９３は、パッケージフィルム１９１におけるバイ
スホール１９３を４５゜回転させたものとして図示して
ある）。尚、４つの折曲部におけるインナーリード３の
強度劣化を防止するために弾性樹脂６をコーティングす
ることが望ましい。以上により、パッケージフィルム２
２１が作成される。
【０１１９】次に、デバイス実装フィルム部２２１ｂの
ベース樹脂面（第２面）をＬＳＩチップ１９２の表面に
対面させて、上記第１９の実施形態と同様にして、デバ
イス実装フィルム部２２１ｂにＬＳＩチップ１９２を実
装する。すなわち、バンプ７が形成されたＬＳＩチップ
１９２のチップ電極パッド１９２ａに、熱圧着法により
インナーリード３を一括ボンディングし、デバイス実装
フィルム部２２１ｂとＬＳＩチップ１９２の表面とによ
り形成される空間に封止樹脂９を流し込み、デバイス実
装フィルム部２２１ｂにＬＳＩチップ１９２を固定実装
する。
【０１２０】次に、４つの外部接続フィルム部（外部接
続フィルム部２２１ｃ、２２１ｈ等）を、４つの折曲部
（折曲部２２１ｄ、２２１ｊ等）において、それぞれＬ
ＳＩチップ１９２の裏面１９２ｂ側に１８０゜折り曲
げ、接着剤１０ａ、１０ｂ等によってチップ裏面１９２
ｂに固定する。最後に、４つの外部接続フィルム部の外
部電極パッド５にそれぞれ半田ボール１１を搭載する。
ここでは、デバイス実装フィルム部２２１ｂの外部電極
パッド５には半田ボール１１を搭載しない。
【０１２１】図２２に示す半導体装置は、次のようにし
て複数積層することができる。積層個数をＮ（Ｎは２以
上の整数）とする。第１の半導体装置の外部接続フィル
ム部と、第２の半導体装置のデバイス実装フィルム部２
２１ｂを対面させ、それぞれの外部電極パッド５が重な
り合うように、２つの半導体装置を積層し、第１の半導
体装置の外部電極パッド５に搭載されている半田ボール
１１を溶解させて、重なり合った外部電極どうしを電気
的に接続する。また、これにより、第２の半導体装置
は、第１の半導体装置上に積層固定される。同様にして
第３〜第Ｎの半導体装置を積層する。半田ボール１１の
溶解は、Ｎ個の半導体装置を積み重ねてから一括して行
うようにしても良い。ただし、上記のように、第１の半
導体装置の外部接続フィルム部と、第２の半導体装置の
デバイス実装フィルム部２２１ｂを対面させる場合に
は、デバイス実装フィルム部２２１ｂの外部電極パッド
５の形成位置に対応するように、外部接続フィルム部の
外部電極パッド５を形成しておく必要がある。尚、デバ
イス実装フィルム部２２１ｂどうし、あるいは外部接続
フィルム部どうしを対面させて積層しても良い。もちろ
ん、上記と同様の手順により、図２２に示す半導体装置
を、マザーボードに複数積層して実装することも可能で
ある。
【０１２２】このように第２２の実施形態によれば、デ
バイス実装フィルム部２２１ｂにも外部電極パッド５を
設け、外部接続フィルム部をＬＳＩチップの裏面に固定
することにより、配線長の短縮、ＬＳＩチップ裏面の保
護、および外部接続フィルム部の平坦化を図ることがで
きるとともに、マザーボードへの積層実装（立体実装）
が可能となるので、マザーボードにおける実装スペース
の省スペース化を図ることができる。
【０１２３】尚、上記第９の実施形態のように、外部接
続フィルム部をデバイス実装フィルム部２２１ｂの両側
に２つ設けても良い。また、デバイス実装フィルム部の
みに半田ボール１１を搭載しても良い。また、外部接続
フィルム部とデバイス実装フィルム部に、ともに半田ボ
ール１１を搭載する、あるいはともに半田ボール１１を
搭載しないようにしても良い。また、上記第３の実施形
態のようにインナーリードをチップ電極パッドに直接ボ
ンディングするようにしても良い。また、デバイス実装
フィルム部２２１ｂの第２面に、上記第２０の実施形態
のように絶縁樹脂突起を設けても良い。
【０１２４】第２３の実施形態 図２３は本発明の第２３の実施形態の半導体装置を示す
断面構造図である。尚、図２２において、図１ないし図
２１に示したものと同じものには同じ符号を付してあ
る。
【０１２５】図２３に示す半導体装置は、パッケージフ
ィルム２３１と、チップ表面の周辺部にチップ電極パッ
ド２３２ａが形成されたＬＳＩチップ２３２からなる。
パッケージフィルム２３１は、デバイス実装フィルム部
２３１ｂと、外部接続フィルム部２３１ｃと、これらの
間に位置する折曲部２３１ｄにより構成される。
【０１２６】まず、パッケージフィルム２２１を作成す
る。すなわち、ＬＳＩチップ２３２のチップ電極パッド
形成領域に対応して、周辺部にデバイスホール２３３が
形成され、さらに折曲ホールが形成されたベース樹脂２
に、上記第１の実施形態と同様の手順で、インナーリー
ド３をパターニング形成し、さらにこの上に絶縁樹脂４
をパターニング形成することにより外部電極パッド５を
形成する。デバイス実装フィルム部２３１ｂのインナー
リード形成面側にも外部電極パッド５が形成されてい
る。尚、デバイスホール２３３は、「ホール」ではな
く、周辺部に設けた切り欠きであるが、機能としては上
記第１８の実施形態のデバイスホール１８３等と同じで
あるので、「ホール」と称することとする。また、折曲
部におけるインナーリード３の強度劣化を防止するため
に弾性樹脂６をコーティングすることが望ましい。以上
により、パッケージフィルム２３１が作成される。
【０１２７】次に、デバイス実装フィルム部２３１ｂの
ベース樹脂面をＬＳＩチップ２３２の表面に対面させ
て、上記第１９の実施形態と同様にして、デバイス実装
フィルム部２３１ｂにＬＳＩチップ２３２を実装する。
すなわち、バンプ７が形成されたＬＳＩチップ２３２の
チップ電極パッド２３２ａに、熱圧着法によりインナー
リード３を一括ボンディングし、デバイス実装フィルム
部２３１ｂとＬＳＩチップ２３２の表面とにより形成さ
れる空間に封止樹脂９を流し込み、デバイス実装フィル
ム部２３１ｂにＬＳＩチップ２３２を固定実装する。
【０１２８】次に、外部接続フィルム部２３１ｃを折曲
部２３１ｄにおいてＬＳＩチップ２３２の裏面２３２ｂ
側に１８０゜折り曲げ、接着剤１０によってチップ裏面
１９２ｂに固定する。最後に、外部接続フィルム部２３
２ｃの外部電極パッド５に半田ボール１１を搭載する。
ここでは、デバイス実装フィルム部２３１ｂの外部電極
パッド５には半田ボール１１を搭載しない。
【０１２９】図２３に示す半導体装置も、上記第２２の
実施形態と同様にして、複数積層することができる。従
って、図２２に示す半導体装置を、マザーボードに複数
積層して実装することも可能である。
【０１３０】このように第２３の実施形態によれば、デ
バイス実装フィルム部２３１ｂにも外部電極パッド５を
設け、外部接続フィルム部２３１ｃをＬＳＩチップの裏
面に固定することにより、配線長の短縮、ＬＳＩチップ
裏面の保護、および外部接続フィルム部の平坦化を図る
ことができるとともに、マザーボードへの積層実装（立
体実装）が可能となるので、マザーボードにおける実装
スペースの省スペース化を図ることができる。さらに、
外部接続フィルム部が１つなので、上記第２２の実施形
態と比較して、外部電極パッド５の位置精度を向上させ
ることができる。
【０１３１】尚、デバイス実装フィルム部２３１ｂのみ
に半田ボール１１を搭載しても良い。また、外部接続フ
ィルム部２３１ｃとデバイス実装フィルム部２３１ｂ
に、ともに半田ボール１１を搭載する、あるいはともに
半田ボール１１を搭載しないようにしても良い。また、
上記第３の実施形態のようにインナーリードをチップ電
極パッドに直接ボンディングするようにしても良い。ま
た、外部接続フィルム部を複数設けても良い。また、デ
バイス実装フィルム部２２１ｂの第２面に、上記第２０
の実施形態のように絶縁樹脂突起を設けても良い。ま
た、上記第１８の実施形態または第１９の実施形態のよ
うに、外部接続フィルム部および折曲部がない構造とし
ても良い。
【０１３２】
【発明の効果】以上説明したように、本発明の請求項１
記載の半導体装置および請求項２１記載の製造方法によ
れば、インナーリードを半導体チップの電極パッドにボ
ンディングして半導体チップをデバイス実装フィルム部
に実装し、外部接続フィルム部を折曲部にて１８０゜折
曲げて固定することにより、特殊な弾性接着剤や半導体
チップと熱膨張率のことなる基板を用いないため、半導
体装置の信頼性を向上させることができ、かつ専用の金
型を必要としないため、製造コストを低減することがで
き、従って半導体装置の低価格化を図ることができると
いう効果がある。
【０１３３】請求項２記載の半導体装置によれば、デバ
イス実装フィルム部と外部接続フィルム部の間に平板を
取り付けることにより、外部接続フィルム部の平坦性を
向上させることができるので、マザーボードへの実装性
を向上させることができるという効果がある。また平板
として金属板等を用いた場合には、パッケージの熱放散
性を向上させることができるという効果がある。
【０１３４】請求項３記載の半導体装置によれば、デバ
イス実装フィルム部と外部接続フィルム部との間に取り
付けられた導電性平板と、基準電源用インナーリードと
をスルーホールを介して電気的に接続して、外部接続フ
ィルム部を２層両面導電層構造とすることにより、外部
接続フィルム部の平坦性を向上させ、半導体チップの熱
放散性を向上させることができることに加えて、クロス
トークノイズを低減させることができるので、半導体チ
ップの動作を高速化することができるという効果があ
る。
【０１３５】請求項４記載の半導体装置によれば、コの
字板の底板の内面に半導体チップを取り付け、天板の外
面に外部接続フィルム部を取り付けることにより、外部
接続フィルム部の平坦性を向上させることができるとと
もに、半導体チップを保護することができるという効果
がある。またコの字板として金属板等を用いた場合に
は、パッケージの熱放散性をさらに向上させることがで
きるという効果がある。
【０１３６】請求項５記載の半導体装置および請求項２
７記載の製造方法によれば、半導体装置の低価格化およ
び信頼性の向上を図ることができるとともに、外部接続
フィルム部を半導体チップの裏面に固定することによ
り、半導体チップの裏面および側面を保護することがで
き、外部接続フィルム部の平坦化を図ることができると
いう効果がある。
【０１３７】請求項６、７記載の半導体装置および請求
項２８、２９記載の製造方法によれば、半導体チップの
電極パッド形成領域に対応した位置にデバイスホールを
有するパッケージフィルムに実装することにより、特殊
な弾性接着剤や熱膨張率が半導体チップと異なる基板を
用いないため、信頼性を向上させることができ、また加
工工数および材料費を削減できるので、さらにパッケー
ジの低価格化を図ることができるという効果がある。
【０１３８】請求項８記載の半導体装置によれば、半導
体チップの側面および底面、あるいは側面を覆うように
保護枠を取り付けることにより、半導体チップの側面お
よび裏面を保護することができるという効果がある。
【０１３９】請求項９記載の半導体装置および請求項３
１記載の製造方法によれば、半導体装置の低価格化およ
び信頼性の向上を図ることができるとともに、デバイス
実装フィルム部にも外部電極パッド５を設け、外部接続
フィルム部を半導体チップの裏面に固定することによ
り、配線長の短縮、半導体チップ裏面の保護、および外
部接続フィルム部の平坦化を図ることができるという効
果がある。また、マザーボードにおける実装スペースの
省スペース化等を目的とした半導体装置の積層が可能と
なるという効果がある。
【０１４０】請求項１３記載の半導体装置および請求項
３０、３２記載の製造方法によれば、絶縁樹脂突起を設
けたことにより、封止樹脂を流れ易くさせることがで
き、またパッケージフィルムの平担度を向上することが
できるので、半導体装置の品質を向上させることができ
るという効果がある。
【０１４１】請求項１４記載の半導体装置および請求項
２３、３５記載の製造方法によれば、外部接続フィルム
部を複数設けることにより、チップ電極パッドから外部
電極パッドまでの配線（インナーリード）長を短くする
ことができ、より効率的な配線の引き回しが可能となる
ので、半導体チップの動作を高速化することができると
いう効果がある。
【０１４２】請求項１７記載の半導体装置によれば、パ
ッケージフィルムの折曲部において、インナーリードを
弾性樹脂でコーティングすることにより、折曲部でのイ
ンナーリードの強度劣化あるいは断線を防止することが
できるという効果がある。
【０１４３】請求１８記載の半導体装置および請求項４
２記載の製造方法によれば、半導体チップの電極パッド
にバンプを形成する工程が不要となるので、製造コスト
を削減でき、パッケージの低価格化を図ることができ
る。
【０１４４】請求項４１記載の半導体装置の製造方法に
よれば、インナーリードを半導体チップの電極パッドに
一括ボンディングすることにより、加工工数が削減さ
れ、製造コストを低減することができるので、パッケー
ジの低価格化を図ることができる。
【０１４５】請求項４３記載の半導体装置の実装方法に
よれば、マザーボード側に半田ボールを供給することに
より、複数のパッケージを同時に実装することが可能と
なるので、半導体装置のマザーボードに対する実装工数
を削減することができるという効果があり、また半導体
装置の製造工程においては、外部電極パッドに半田ボー
ルを搭載する工程が不要となるので、加工工数を削減で
き、パッケージの低価格化をさらに図ることができると
いう効果がある。
【０１４６】請求項４４記載の半導体装置の実装方法に
よれば、半導体装置を積層実装することにより、マザー
ボードの省スペース化を図ることができるという効果が
ある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の構造お
よび製造工程を示す図である。
【図２】本発明の第２の実施形態の半導体装置の構造お
よび製造工程を示す図である。
【図３】本発明の第３の実施形態の半導体装置の断面構
造図である。
【図４】本発明の第４の実施形態の半導体装置の断面構
造図である。
【図５】本発明の第５の実施形態の半導体装置の断面構
造図である。
【図６】本発明の第６の実施形態の半導体装置の断面構
造図である。
【図７】本発明の第７の実施形態の半導体装置の構造お
よび製造工程を示す図である。
【図８】本発明の第８の実施形態の半導体装置の構造お
よび製造工程を示す図である。
【図９】本発明の第９の実施形態の半導体装置の構造お
よび製造工程を示す図である。
【図１０】本発明の第１０の実施形態の半導体装置の断
面構造図である。
【図１１】本発明の第１１の実施形態の半導体装置の断
面構造図である。
【図１２】本発明の第１２の実施形態の半導体装置の断
面構造図である。
【図１３】本発明の第１３の実施形態の半導体装置の断
面構造図である。
【図１４】本発明の第１４の実施形態の半導体装置の断
面構造図である。
【図１５】本発明の第１５の実施形態の半導体装置の構
造および製造工程を示す図である。
【図１６】本発明の第１６の実施形態の半導体装置の断
面構造図である。
【図１７】本発明の第１７の実施形態の半導体装置の断
面構造図である。
【図１８】本発明の第１８の実施形態の半導体装置の構
造および製造工程を示す図である。
【図１９】本発明の第１９の実施形態の半導体装置の構
造および製造工程を示す図である。
【図２０】本発明の第２０の実施形態の半導体装置の断
面構造図である。
【図２１】本発明の第２１の実施形態の半導体装置の断
面構造図である。
【図２２】本発明の第２２の実施形態の半導体装置の断
面構造図である。
【図２３】本発明の第２３の実施形態の半導体装置の断
面構造図である。
【図２４】従来のモールドタイプのパッケージを有する
半導体装置の一部破断斜視図である。
【図２５】従来のフィルムタイプのパッケージを有する
半導体装置の断面構造図である。
【図２６】従来のフリップチップボンディングタイプの
パッケージを有する半導体装置の断面構造図である。
【符号の説明】
１，２１，７１，９１，１１１，１５１，１８１，１９
１，２０１，２２１，２３１ パッケージフィルム、
１Ａ，２１Ａ，９１Ａ，１５１Ａ インナーリード形成
面、 １Ｂ，２１Ｂ，９１Ｂ，１５１Ｂ ベース樹脂
面、 １ｂ，２１ｂ，７１ｂ，９１ｂ，１５１ｂ，２２
１ｂ デバイス実装フィルム部、 １ｃ，２１ｃ，７１
ｃ，９１ｃ，９１ｅ，１５１ｃ，１５１ｅ，１５１ｈ，
１５１ｉ，２２１ｃ，２２１ｈ，２３１ｃ 外部接続フ
ィルム部、 １ｄ，２１ｄ，９１ｄ，９１ｆ，１５１
ｄ，１５１ｆ，１５１ｊ，１５１ｋ，２２１ｄ，２２１
ｆ，２３１ｄ 折曲部、 ２ ベース樹脂、 ２ａ，４
ａ 電極パッドホール、 ２ｂスルーホール、 ３，３
１ インナーリード、 ３ｂ 基準電源インナーリー
ド、 ４ 絶縁樹脂、 ５，２２ 外部電極パッド、
６ 弾性樹脂、 ８，１８２，１９２，２３２ ＬＳＩ
チップ、 ８ａ，１８２ａ，１９２ａ，２３２ａチップ
電極パッド、 ８ｂ チップ裏面 ９ 封止樹脂、 １
０，１０ａ，１０ｂ，１０ｃ 接着剤、 １１，１１ａ
半田ボール、 １２，１８３，１９３，２３３ デバ
イスホール、 ３１ａ 銅箔、 ３１ｂ 金メッキ、
４１，４２ 保護枠、 ５１ 平板、 ６１ コの字
板、 ６１ａ 底板、 ６１ｂ 天板、 ６１ｃ 湾曲
部、 ７２ 導電性平板、 ９１ｇ すき間、 １８１
Ａ，１９１Ａ，２０１Ａ 外部接続面、 １８１Ｂ，１
９１Ｂ，２０１Ｂ デバイス実装面、 ２０２ 絶縁樹
脂突起、 ２０２ａ 頂部。

Claims (45)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップが実装されたデバイス実装
    フィルム部と、 前記デバイス実装フィルム部上に配置され、外部電極パ
    ッドが形成された外部接続フィルム部と、 前記デバイス実装フィルム部の端部と前記外部接続フィ
    ルム部の端部との間に設けられた折曲部と、 前記折曲部を経由して前記半導体チップの電極パッドと
    前記外部電極パッドとを電気的に接続するインナーリー
    ドとを有するパッケージフィルムを備えたことを特徴と
    する半導体装置。
  2. 【請求項２】 前記デバイス実装フィルム部と前記外部
    接続フィルム部との間に平板を取り付けたことを特徴と
    する請求項１記載の半導体装置。
  3. 【請求項３】 前記外部接続フィルム部は、スルーホー
    ルを有し、 前記平板は、導電性であり、 前記半導体チップの基準電源用の電極パッドから前記ス
    ルーホールに至る基準電源用インナーリードを、前記折
    曲部を経由して前記パッケージフィルムに形成し、 前記スルーホールに導電性材料を埋め込んで、前記基準
    電源用インナーリードと前記導電性平板とを電気的に接
    続したことを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 底板と天板からなるコの字板を有し、 前記コの字板内面に前記デバイス実装フィルム部を取り
    付け、前記天板外面に前記外部接続フィルム部を取り付
    けたことを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 半導体チップの表面と対面するように、
    前記半導体チップが実装されたデバイス実装フィルム部
    と、 前記半導体チップの裏面に配置され、外部電極パッドが
    形成された外部接続フィルム部と、 前記デバイス実装フィルム部の端部と前記外部接続フィ
    ルム部の端部との間に設けられた折曲部と、 前記折曲部を経由して前記半導体チップの電極パッドと
    前記外部電極パッドとを電気的に接続するインナーリー
    ドとを有するパッケージフィルムを備えたことを特徴と
    する半導体装置。
  6. 【請求項６】 チップの中央部あるいはチップの中心線
    に沿った領域にパッド電極が配置された半導体チップが
    実装されたパッケージフィルムを備え、 前記パッケージフィルムは、 前記半導体チップのパッド電極形成領域に対応して、中
    央部あるいは中心線に沿った領域に形成されたデバイス
    ホールと、 前記デバイスホールの形成領域以外の領域に形成された
    外部電極パッドと、 前記半導体チップの電極パッドと前記外部電極パッドと
    を接続するインナーリードとを有することを特徴とする
    半導体装置。
  7. 【請求項７】 チップの周辺部にパッド電極が配置され
    た半導体チップが実装されたパッケージフィルムを備
    え、 前記パッケージフィルムは、 前記半導体チップのパッド電極形成領域に対応して、周
    辺部に形成されたデバイスホールと、 前記デバイスホールの形成領域以外の領域に形成された
    外部電極パッドと、 前記半導体チップのパッド電極と前記外部電極とを接続
    するインナーリードとを有し、 前記パッケージフィルムと前記半導体チップの表面との
    間を封止樹脂により固定したことを特徴とする半導体装
    置。
  8. 【請求項８】 前記半導体チップの側面、あるいは側面
    および裏面を覆うように、保護枠を取り付けたことを特
    徴とする請求項１、６、または７に記載の半導体装置。
  9. 【請求項９】 所定の領域に電極パッドが配置された半
    導体チップの表面と対面するように、前記半導体チップ
    が実装されたデバイス実装フィルム部と、 前記半導体チップの裏面に配置され、外部電極パッドが
    形成された外部接続フィルム部と、 前記デバイス実装フィルム部の端部と前記外部接続フィ
    ルム部の端部との間に設けられた折曲部と、 インナーリードとを有するパッケージフィルムを備え、 前記デバイス実装フィルム部は、 前記半導体チップのパッド電極形成領域に対応して、所
    定の領域に形成されたデバイスホールと、 前記デバイスホールの形成領域以外の領域に形成された
    外部電極パッドとを有し、 前記インナーリードは、 前記半導体チップの電極パッドと前記デバイス実装フィ
    ルム部の外部電極パッドとを電気的に接続するととも
    に、前記折曲部を経由して前記半導体チップの電極パッ
    ドと前記外部接続フィルム部とを電気的に接続すること
    を特徴とする半導体装置。
  10. 【請求項１０】 前記外部接続フィルム部は、 前記デバイス実装フィルム部の外部電極パッド形成位置
    に対応した位置に、外部電極パッドを形成したものであ
    ることを特徴とする請求項９記載の半導体装置。
  11. 【請求項１１】 請求項１０記載の半導体装置を複数積
    層してなり、第１の半導体装置のいずれかのフィルム部
    の外部電極パッドに、第２の半導体装置のいずれかのフ
    ィルム部の外部電極パッドが重なるように、前記半導体
    装置を積層し、重なり合った外部電極どうしが電気的に
    接続するようにしたことを特徴とする半導体装置。
  12. 【請求項１２】 前記外部接続フィルム部に形成された
    外部電極パッド、または前記デバイス実装フィルム部に
    形成された外部電極パッドのいずれか一方にのみ半田ボ
    ールを搭載したことを特徴とする請求項１０記載の半導
    体装置。
  13. 【請求項１３】 前記パッケージフィルムは、 前記半導体チップの実装面に絶縁性の樹脂突起を有する
    ことを特徴とする請求項６、７、または９に記載の半導
    体装置。
  14. 【請求項１４】 前記パッケージフィルムは、 前記折曲部を複数有し、 前記複数の折曲部にそれぞれ対応して、前記外部接続フ
    ィルム部を複数有することを特徴とする請求項１、５、
    または９に記載の半導体装置。
  15. 【請求項１５】 前記パッケージフィルムは、 前記半導体チップの対向する２辺にそれぞれ対応するよ
    うに、前記折曲部および前記外部接続フィルム部をそれ
    ぞれ２つずつ有することを特徴とする請求項１４記載の
    半導体装置。
  16. 【請求項１６】 前記パッケージフィルムは、 前記半導体チップの４辺にそれぞれ対応するように、前
    記折曲部および前記外部接続フィルム部をそれぞれ４つ
    ずつ有することを特徴とする請求項１４記載の半導体装
    置。
  17. 【請求項１７】 前記折曲部は、 前記インナーリードを弾性樹脂によりコーティングした
    構造を有することを特徴とする請求項１、５、６、７、
    または９に記載の半導体装置。
  18. 【請求項１８】 前記インナーリードは、 前記半導体チップの電極パッドに直接ボンディングされ
    ていることを特徴とする請求項１、５、６、７、または
    ９に記載の半導体装置。
  19. 【請求項１９】 前記インナーリードは、 金メッキした銅箔をアニール処理したものであることを
    特徴とする請求項１８記載の半導体装置。
  20. 【請求項２０】 前記外部電極パッドに、半田ボールを
    搭載したことを特徴とする請求項１、５、６、７、また
    は９に記載の半導体装置。
  21. 【請求項２１】 デバイスホールが形成されたデバイス
    実装フィルム部と、外部接続フィルム部と、前記デバイ
    ス実装フィルム部と前記外部接続フィルム部の間に位置
    する折曲部とに領域分割される平面形状を有し、第１面
    側の前記外部接続フィルム部に外部電極パッドが形成さ
    れ、前記デバイスホールから折曲部を経由して前記外部
    電極パッドに至るようにインナーリードが形成されたパ
    ッケージフィルムを用い、 前記デバイスホール形成領域において前記インナーリー
    ドを半導体チップの電極パッドにボンディングして、前
    記第１面側の前記デバイス実装フィルム部に前記半導体
    チップを実装する工程と、 前記外部接続フィルム部を折曲部にて第２面側に１８０
    ゜折り曲げて固定する工程とを順次実施することを特徴
    とする半導体装置の製造方法。
  22. 【請求項２２】 前記半導体チップを実装する工程は、 前記インナーリードを半導体チップの電極パッドにボン
    ディングしてから、前記デバイス実装フィルム部と前記
    半導体チップ表面の間に封止樹脂を流し込んで、前記デ
    バイス実装フィルム部に前記半導体チップを固定するも
    のであることを特徴とする請求項２１記載の半導体装置
    の製造方法。
  23. 【請求項２３】 前記パッケージフィルムは、 前記折曲部を複数有するとともに、前記複数の折曲部に
    それぞれ対応して、前記外部接続フィルム部を複数有
    し、 前記外部接続フィルム部を固定する工程は、 前記複数の外部接続フィルム部を、対応する折曲部にお
    いてそれぞれ第２面側に１８０゜折り曲げて固定するも
    のであることを特徴とする請求項２１記載の半導体装置
    の製造方法。
  24. 【請求項２４】 前記外部接続フィルム部を固定する工
    程は、 前記折り曲げられた複数の外部接続フィルム部のすき間
    から、前記外部接続フィルム部と前記デバイス実装フィ
    ルム部との間、および前記デバイス実装フィルム部と前
    記半導体チップ表面の間に封止樹脂を流し込み、前記半
    導体チップを前記デバイス実装フィルム部に固定すると
    ともに、前記外部接続フィルム部を前記デバイス実装フ
    ィルム部に固定するものであることを特徴とする請求項
    ２３記載の半導体装置の製造方法。
  25. 【請求項２５】 前記パッケージフィルムは、 前記半導体チップの対向する２辺にそれぞれ対応するよ
    うに、前記折曲部および前記外部接続フィルム部をそれ
    ぞれ２つずつ有し、 前記外部接続フィルム部を固定する工程は、 前記２つの外部接続フィルム部を、対応する折曲部にお
    いてそれぞれ第２面側に１８０゜折り曲げて固定するも
    のであることを特徴とする請求項２３記載の半導体装置
    の製造方法。
  26. 【請求項２６】 前記パッケージフィルムは、 前記半導体チップの４辺にそれぞれ対応するように、前
    記折曲部および前記外部接続フィルム部をそれぞれ４つ
    ずつ有し、 前記外部接続フィルム部を固定する工程は、 前記４つの外部接続フィルム部を、対応する折曲部にお
    いてそれぞれ第２面側に１８０゜折り曲げて固定するも
    のであることを特徴とする請求項２３記載の半導体装置
    の製造方法。
  27. 【請求項２７】 デバイスホールが形成されたデバイス
    実装フィルム部と、外部接続フィルム部と、前記デバイ
    ス実装フィルム部と外部接続フィルム部の間に位置する
    折曲部とに領域分割される平面形状を有し、第１面側の
    前記外部接続フィルム部に外部電極パッドが形成され、
    前記デバイスホールから折曲部を経由して前記外部電極
    パッドに至るようにインナーリードが形成されたパッケ
    ージフィルムを用い、 前記デバイスホール形成領域において前記インナーリー
    ドを半導体チップ表面の電極パッドにボンディングし、
    前記第２面側の前記デバイス実装フィルム部に前記半導
    体チップを実装する工程と、 前記外部接続フィルム部を折曲部にて前記半導体チップ
    の裏面側に１８０゜折り曲げ、前記裏面に固定する工程
    とを順次実施することを特徴とする半導体装置の製造方
    法。
  28. 【請求項２８】 チップの中央部あるいはチップの中心
    線に沿った領域に電極パッドが配置された半導体チップ
    と、 前記半導体チップの電極パッド形成領域に対応して、中
    央部あるいは中心線に沿った領域にデバイスホールが形
    成され、前記デバイスホール形成領域以外の領域の外部
    接続面側に外部電極パッドが形成され、前記デバイスホ
    ールから前記外部電極に至るようにインナーリードが形
    成されたパッケージフィルムとを用い、 前記デバイスホール形成領域において前記インナーリー
    ドを半導体チップの電極パッドにボンディングして、前
    記半導体チップを前記パッケージフィルムのデバイス実
    装面側に実装する工程を実施することを特徴とする半導
    体装置の製造方法。
  29. 【請求項２９】 チップの周辺部に電極パッドが配置さ
    れた半導体チップと、 前記半導体チップのパッド電極形成領域に対応して、周
    辺部にデバイスホールが形成され、前記デバイスホール
    形成領域以外の領域の外部接続面側に外部電極パッドが
    形成され、前記デバイスホールから前記外部電極に至る
    ようにインナーリードが形成されたパッケージフィルム
    とを用い、 前記デバイスホール形成領域において前記インナーリー
    ドを半導体チップの電極パッドにボンディングし、前記
    パッケージフィルムと前記半導体チップ表面の間に封止
    樹脂を流し込んで、前記半導体チップを前記パッケージ
    フィルムのデバイス実装面側に実装する工程を実施する
    ことを特徴とする半導体装置の製造方法。
  30. 【請求項３０】 前記パッケージフィルムは、 デバイス実装面側に絶縁性の樹脂突起が形成されたもの
    であり、 前記半導体チップの実装工程は、 インナーリードをボンディングしてから、前記パッケー
    ジフィルムと前記半導体チップとの空間に封止樹脂を流
    し込んで、前記半導体チップを前記パッケージフィルム
    に固定するものであることを特徴とする請求項２８また
    は２９に記載の半導体装置の製造方法。
  31. 【請求項３１】 所定の領域に電極パッドが配置された
    半導体チップと、 前記半導体チップのパッド電極形成領域に対応して、所
    定の領域にデバイスホールが形成されたデバイス実装フ
    ィルム部と、外部接続フィルム部と、前記デバイス実装
    フィルム部と前記外部接続フィルム部の間に位置する折
    曲部とに領域分割される平面形状を有し、第１面側の前
    記外部接続フィルム部および第１面側の前記デバイス実
    装フィルム部のデバイスホール形成領域以外の領域に外
    部電極パッドが形成され、前記デバイスホールから前記
    それぞれの外部電極パッドに至るようにインナーリード
    が形成されたパッケージフィルムとを用い、 前記デバイスホール形成領域において前記インナーリー
    ドを前記半導体チップ表面の電極パッドにボンディング
    し、第２面側の前記デバイス実装フィルム部に前記半導
    体チップを実装する工程と、 前記外部接続フィルム部を折曲部にて前記半導体チップ
    の裏面側に１８０゜折り曲げ、前記裏面に固定する工程
    と を順次実施することを特徴とする半導体装置の製造方
    法。
  32. 【請求項３２】 前記デバイス実装フィルム部は、 第２面側に絶縁性の樹脂突起が形成されたものであり、 前記半導体チップの実装工程は、 インナーリードをボンディングしてから、前記デバイス
    実装フィルム部と前記半導体チップとの空間に封止樹脂
    を流し込んで、前記半導体チップを前記デバイス実装フ
    ィルム部の第２面に固定するものであることを特徴とす
    る請求項３１記載の半導体装置の製造方法。
  33. 【請求項３３】 前記外部接続フィルム部は、 前記デバイス実装フィルム部の外部電極パッド形成位置
    に対応した位置に、外部電極パッドを形成したものであ
    り、 前記外部接続フィルム部を固定する工程が済んだ半導体
    装置を複数用い、 第１の半導体装置のいずれかのフィルム部の外部電極パ
    ッドに、第２の半導体装置のいずれかのフィルム部の外
    部電極パッドを重ね、重なり合った外部電極どうしが電
    気的に接続するように、前記複数の半導体装置を積層す
    る工程をさらに実施することを特徴とする請求項３１記
    載の半導体装置の製造方法。
  34. 【請求項３４】 前記複数の半導体装置を積層する工程
    は、 前記重なり合う２つの外部電極のいずれかが半田ボール
    を有するように、前記外部接続フィルムを固定する工程
    が済んだ半導体装置の外部電極パッドに選択的に半田ボ
    ールを搭載し、前記半田ボールを溶解させて、重なり合
    った外部電極どうしを電気的に接続するものであること
    を特徴とする請求項３３記載の半導体装置の製造方法。
  35. 【請求項３５】 前記パッケージフィルムは、 前記折曲部を複数有するとともに、前記複数の折曲部に
    それぞれ対応して、前記外部接続フィルム部を複数有
    し、 前記外部接続フィルム部を固定する工程は、 前記複数の外部接続フィルム部を、対応する折曲部にお
    いてそれぞれ前記半導体チップの裏面側に１８０゜折り
    曲げ、前記裏面に固定するものであることを特徴とする
    請求項２７または３１に記載の半導体装置の製造方法。
  36. 【請求項３６】 前記パッケージフィルムは、 前記半導体チップの対向する２辺にそれぞれ対応するよ
    うに、前記折曲部および前記外部接続フィルム部をそれ
    ぞれ２つずつ有し、 前記外部接続フィルム部を固定する工程は、 前記２つの外部接続フィルム部を、対応する折曲部にお
    いてそれぞれ前記半導体チップの裏面側に１８０゜折り
    曲げ、前記裏面に固定するものであることを特徴とする
    請求項３５記載の半導体装置の製造方法。
  37. 【請求項３７】 前記パッケージフィルムは、 前記半導体チップの４辺にそれぞれ対応するように、前
    記折曲部および前記外部接続フィルム部をそれぞれ４つ
    ずつ有し、 前記外部接続フィルム部を固定する工程は、 前記４つの外部接続フィルム部を、対応する折曲部にお
    いてそれぞれ第２面側に１８０゜折り曲げて固定するも
    のであることを特徴とする請求項３５記載の半導体装置
    の製造方法。
  38. 【請求項３８】 デバイス実装フィルム部予定領域と、
    折曲部予定領域と、外部接続フィルム部予定領域とに領
    域分割された平面形状のベース樹脂を用い、前記ベース
    樹脂のデバイス実装フィルム部予定領域にデバイスホー
    ルを形成するとともに、前記折曲部予定領域に折曲ホー
    ルを形成し、このベース樹脂上に、前記デバイスホール
    から前記折曲ホールを経由して前記外部接続フィルム部
    予定領域に至るインナーリードをパターン形成し、前記
    外部接続フィルム部予定領域に外部電極パッドを形成し
    て、前記パッケージフィルムを作成する工程をさらに実
    施することを特徴とする請求項２１、２７、または３１
    に記載の半導体装置の製造方法。
  39. 【請求項３９】 前記パッケージフィルムの作成工程
    は、 インナーリードをパターン形成したベース樹脂に絶縁樹
    脂をコーテイングし、この絶縁樹脂を開孔することによ
    り、外部電極パッドを形成するものであることを特徴と
    する請求項３８記載の半導体装置の製造方法。
  40. 【請求項４０】 前記パッケージフィルムの作成工程
    は、 外部電極パッド用ホールを開孔したベース樹脂上に、こ
    の外部電極パッド用ホールに至るインナーリードをパタ
    ーン形成することにより、外部電極パッドを形成するも
    のであることを特徴とする請求項３８記載の半導体装置
    の製造方法。
  41. 【請求項４１】 前記半導体チップの実装工程は、 前記インナーリードを前記半導体チップの電極パッドに
    一括ボンディングするものであることを特徴とする請求
    項２１、２７、２８、２９、または３１に記載の半導体
    装置の製造方法。
  42. 【請求項４２】 前記半導体チップの実装工程は、 前記半導体チップのパッド電極に前記インナリードを直
    接ボンディングするものであることを特徴とする請求項
    ２１、２７、２８、２９、または３１に記載の半導体装
    置の製造方法。
  43. 【請求項４３】 請求項１ないし１９のいずれかに記載
    の半導体装置をマザーボードに密着実装する半導体装置
    の実装方法であって、 前記マザーボードの電極パッドに半田ボールを搭載し、 このマザーボード上に前記半導体装置を載置し、前記半
    田ボールを溶解させて、前記マザーボードの電極パッド
    と前記半導体装置の外部電極パッドとを電気的に接続す
    ることを特徴とする半導体装置の実装方法。
  44. 【請求項４４】 請求項９記載の半導体装置を複数積層
    してマザーボードに実装する半導体装置の実装方法であ
    って、 前記マザーボードの電極パッドに、第１の半導体装置の
    外部接続フィルム部またはデバイス実装フィルム部のい
    ずれか一方に形成された外部電極パッドを重ね、さらに
    第１の半導体装置の他方のフィルム部に形成された外部
    電極パッドに、第２の半導体装置の外部接続フィルム部
    またはデバイス実装フィルム部のいずれか一方に形成さ
    れた外部電極パッドを重ね、前記重なり合った電極どう
    しを電気的に接続することを特徴とする半導体装置の実
    装方法。
  45. 【請求項４５】 前記重なり合う電極の間に半田ボール
    を搭載しておき、前記半田ボールを溶解させて、前記重
    なり合った電極どうしを電気的に接続することを特徴と
    する請求項４４記載の半導体装置の実装方法。
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US08/944,891 US6246114B1 (en) 1996-12-03 1997-10-06 Semiconductor device and resin film
DE69738595T DE69738595D1 (de) 1996-12-03 1997-10-07 Herstellungsmethode für ein Halbleiter-Bauteil
EP08153231A EP1936686A3 (en) 1996-12-03 1997-10-07 Semiconductor Device, Method for Manufacturing the same, and Method for Mounting the same
EP97117341A EP0847088B1 (en) 1996-12-03 1997-10-07 method for manufacturing a semiconductor device
KR1019970053826A KR100578954B1 (ko) 1996-12-03 1997-10-20 반도체장치,그제조방법및실장방법
CNB971226075A CN1150616C (zh) 1996-12-03 1997-11-28 半导体器件及其制造和装配方法
US09/663,616 US6589817B1 (en) 1996-12-03 2000-09-18 Semiconductor device, method for manufacturing the same, and method for mounting the same
US10/300,883 US6710437B2 (en) 1996-12-03 2002-11-21 Semiconductor device having a chip-size package
US10/762,347 US7335970B2 (en) 1996-12-03 2004-01-23 Semiconductor device having a chip-size package
US12/000,745 US8154124B2 (en) 1996-12-03 2007-12-17 Semiconductor device having a chip-size package

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TW (1) TW344873B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331738B1 (en) 1998-12-08 2001-12-18 Nec Corporation Semiconductor device having a BGA structure
WO2003005436A1 (fr) * 2001-07-03 2003-01-16 Fujitsu Limited Materiau d'enrobage de puce semi-conductrice permettant de reguler un lecteur de disque et procede d'enrobage d'une puce semi-conductrice permettant de reguler un lecteur de disque
KR100470144B1 (ko) * 1997-08-12 2005-05-27 삼성전자주식회사 테이프회로기판및이를사용한칩크기의반도체칩패키지
KR100542664B1 (ko) * 2000-03-15 2006-01-12 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
JP2008108774A (ja) * 2006-10-23 2008-05-08 Denso Corp 電子装置

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150730A (ja) * 1998-11-17 2000-05-30 Fujitsu Ltd 半導体装置及びその製造方法
US6323060B1 (en) * 1999-05-05 2001-11-27 Dense-Pac Microsystems, Inc. Stackable flex circuit IC package and method of making same
JP2001015629A (ja) * 1999-06-29 2001-01-19 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US6210992B1 (en) * 1999-08-31 2001-04-03 Micron Technology, Inc. Controlling packaging encapsulant leakage
JP3798220B2 (ja) * 2000-04-07 2006-07-19 シャープ株式会社 半導体装置およびそれを用いる液晶モジュール
US20020121693A1 (en) * 2000-12-11 2002-09-05 Milla Juan G. Stacked die package
US6713880B2 (en) * 2001-02-07 2004-03-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for producing the same, and method for mounting semiconductor device
JP3868777B2 (ja) 2001-09-11 2007-01-17 株式会社東芝 半導体装置
US20060255446A1 (en) * 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US6914324B2 (en) * 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US6576992B1 (en) * 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
DE10238581B4 (de) * 2002-08-22 2008-11-27 Qimonda Ag Halbleiterbauelement
US6995465B2 (en) * 2003-06-04 2006-02-07 Intel Corporation Silicon building block architecture with flex tape
JP2005005306A (ja) * 2003-06-09 2005-01-06 Seiko Epson Corp 半導体装置、半導体モジュール、電子デバイス、電子機器および半導体モジュールの製造方法
KR100699823B1 (ko) * 2003-08-05 2007-03-27 삼성전자주식회사 저가형 플랙서블 필름 패키지 모듈 및 그 제조방법
CN100413070C (zh) 2004-01-30 2008-08-20 松下电器产业株式会社 部件内置模块、配备部件内置模块的电子设备以及部件内置模块的制造方法
US7258549B2 (en) 2004-02-20 2007-08-21 Matsushita Electric Industrial Co., Ltd. Connection member and mount assembly and production method of the same
JP4070135B2 (ja) * 2004-05-11 2008-04-02 沖電気工業株式会社 テープキャリア、半導体装置の製造方法および半導体装置
US7760513B2 (en) 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US7423885B2 (en) 2004-09-03 2008-09-09 Entorian Technologies, Lp Die module system
US20060053345A1 (en) * 2004-09-03 2006-03-09 Staktek Group L.P. Thin module system and method
US7443023B2 (en) 2004-09-03 2008-10-28 Entorian Technologies, Lp High capacity thin module system
US7579687B2 (en) * 2004-09-03 2009-08-25 Entorian Technologies, Lp Circuit module turbulence enhancement systems and methods
US7446410B2 (en) * 2004-09-03 2008-11-04 Entorian Technologies, Lp Circuit module with thermal casing systems
JP4251129B2 (ja) * 2004-10-25 2009-04-08 セイコーエプソン株式会社 実装構造体、電気光学装置及び電子機器
US8072058B2 (en) * 2004-10-25 2011-12-06 Amkor Technology, Inc. Semiconductor package having a plurality input/output members
US7361581B2 (en) * 2004-11-23 2008-04-22 International Business Machines Corporation High surface area aluminum bond pad for through-wafer connections to an electronic package
US7701071B2 (en) * 2005-03-24 2010-04-20 Texas Instruments Incorporated Method for fabricating flip-attached and underfilled semiconductor devices
US7298052B2 (en) * 2005-04-22 2007-11-20 Stats Chippac Ltd. Micro chip-scale-package system
JP2007081039A (ja) * 2005-09-13 2007-03-29 Seiko Epson Corp 半導体装置
KR100773408B1 (ko) * 2005-09-13 2007-11-05 세이코 엡슨 가부시키가이샤 반도체 장치
US7576995B2 (en) * 2005-11-04 2009-08-18 Entorian Technologies, Lp Flex circuit apparatus and method for adding capacitance while conserving circuit board surface area
US7608920B2 (en) * 2006-01-11 2009-10-27 Entorian Technologies, Lp Memory card and method for devising
US7508058B2 (en) * 2006-01-11 2009-03-24 Entorian Technologies, Lp Stacked integrated circuit module
US20070158821A1 (en) * 2006-01-11 2007-07-12 Leland Szewerenko Managed memory component
US20070164416A1 (en) * 2006-01-17 2007-07-19 James Douglas Wehrly Managed memory component
US20070262429A1 (en) * 2006-05-15 2007-11-15 Staktek Group, L.P. Perimeter stacking system and method
CN101461056A (zh) * 2006-06-06 2009-06-17 日本电气株式会社 半导体封装、其制造方法、半导体装置及电子设备
US7468553B2 (en) * 2006-10-20 2008-12-23 Entorian Technologies, Lp Stackable micropackages and stacked modules
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
JP2010272680A (ja) * 2009-05-21 2010-12-02 Elpida Memory Inc 半導体装置
WO2012057428A1 (ko) * 2010-10-25 2012-05-03 한국단자공업 주식회사 인쇄회로기판 및 이를 사용한 차량용 기판블록
KR101947165B1 (ko) 2012-10-16 2019-02-13 삼성디스플레이 주식회사 유기 발광 표시 장치와 이의 제조 방법 및 회로 필름의 회전 장치
US9195358B1 (en) * 2014-04-16 2015-11-24 Eastman Kodak Company Z-fold multi-element substrate structure
CN108807316B (zh) * 2017-08-14 2020-07-10 苏州捷芯威半导体有限公司 半导体封装结构及半导体器件
KR102152101B1 (ko) * 2018-11-02 2020-09-07 진영글로벌 주식회사 차량 전장용 디바이스
USD934820S1 (en) * 2019-10-24 2021-11-02 Nuvoton Technology Corporation Japan Semiconductor device
USD938925S1 (en) * 2019-10-24 2021-12-21 Nuvoton Technology Corporation Japan Semiconductor device
TWI762058B (zh) * 2020-12-02 2022-04-21 恆勁科技股份有限公司 半導體封裝件
TWI815480B (zh) * 2022-05-25 2023-09-11 泓博無線通訊技術有限公司 超寬頻天線模組

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3930115A (en) * 1971-05-19 1975-12-30 Philips Corp Electric component assembly comprising insulating foil bearing conductor tracks
JPS5826828B2 (ja) * 1978-04-26 1983-06-06 新光電気工業株式会社 テ−プキヤリアの製造方法
US4266282A (en) * 1979-03-12 1981-05-05 International Business Machines Corporation Vertical semiconductor integrated circuit chip packaging
US4814855A (en) 1986-04-29 1989-03-21 International Business Machines Corporation Balltape structure for tape automated bonding, multilayer packaging, universal chip interconnection and energy beam processes for manufacturing balltape
JPS62260343A (ja) * 1986-05-06 1987-11-12 Mitsubishi Electric Corp 半導体装置
US5196268A (en) * 1987-03-19 1993-03-23 Texas Instruments Incorporated Integrated circuit interconnect leads releasably mounted on film
JPH03211757A (ja) * 1989-12-21 1991-09-17 General Electric Co <Ge> 気密封じの物体
US5345205A (en) * 1990-04-05 1994-09-06 General Electric Company Compact high density interconnected microwave system
KR940006185Y1 (ko) * 1990-06-07 1994-09-10 가시오 게이상기 가부시끼가이샤 Ic 모듈
US5338975A (en) * 1990-07-02 1994-08-16 General Electric Company High density interconnect structure including a spacer structure and a gap
JPH0719964B2 (ja) * 1990-08-08 1995-03-06 日本電気株式会社 銀系配線セラミック基板
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP2609382B2 (ja) * 1991-10-01 1997-05-14 三菱電機株式会社 半導体装置
JP3077316B2 (ja) * 1991-10-30 2000-08-14 富士電機株式会社 集積回路装置
US5291066A (en) * 1991-11-14 1994-03-01 General Electric Company Moisture-proof electrical circuit high density interconnect module and method for making same
EP0547807A3 (en) * 1991-12-16 1993-09-22 General Electric Company Packaged electronic system
US5455459A (en) * 1992-03-27 1995-10-03 Martin Marietta Corporation Reconstructable interconnect structure for electronic circuits
JPH05275540A (ja) * 1992-03-28 1993-10-22 Yamaha Corp 集積回路装置
EP0569949A3 (en) * 1992-05-12 1994-06-15 Akira Kitahara Surface mount components and semifinished products thereof
JP2737545B2 (ja) 1992-06-17 1998-04-08 日立電線株式会社 半導体装置用フィルムキャリアテープ及びその製造方法
JP2964781B2 (ja) 1992-07-03 1999-10-18 セイコーエプソン株式会社 半導体装置
JP2721093B2 (ja) * 1992-07-21 1998-03-04 三菱電機株式会社 半導体装置
JPH0653286A (ja) 1992-07-28 1994-02-25 Nippon Steel Corp フィルムキャリヤ及びｔａｂ方式半導体装置
US5336928A (en) * 1992-09-18 1994-08-09 General Electric Company Hermetically sealed packaged electronic system
US6274391B1 (en) * 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
US5375041A (en) * 1992-12-02 1994-12-20 Intel Corporation Ra-tab array bump tab tape based I.C. package
US5384691A (en) * 1993-01-08 1995-01-24 General Electric Company High density interconnect multi-chip modules including embedded distributed power supply elements
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
US6400573B1 (en) * 1993-02-09 2002-06-04 Texas Instruments Incorporated Multi-chip integrated circuit module
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JP3012753B2 (ja) 1993-03-19 2000-02-28 松下電器産業株式会社 Ｔａｂパッケージとその接続方法
JPH06295355A (ja) 1993-04-07 1994-10-21 Nec Niigata Ltd バーコード自動読取り装置
JPH06295935A (ja) 1993-04-07 1994-10-21 Hitachi Ltd 半導体パッケージ
US5397917A (en) * 1993-04-26 1995-03-14 Motorola, Inc. Semiconductor package capable of spreading heat
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
JPH07201915A (ja) 1993-12-29 1995-08-04 Nec Corp Ｔａｂリードの接合方法及び接合装置
TW256013B (en) * 1994-03-18 1995-09-01 Hitachi Seisakusyo Kk Installation board
US5434751A (en) * 1994-04-11 1995-07-18 Martin Marietta Corporation Reworkable high density interconnect structure incorporating a release layer
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
JP3146849B2 (ja) 1994-05-27 2001-03-19 松下電器産業株式会社 電子部品および電子部品の製造方法
US5448511A (en) * 1994-06-01 1995-09-05 Storage Technology Corporation Memory stack with an integrated interconnect and mounting structure
US5436203A (en) * 1994-07-05 1995-07-25 Motorola, Inc. Shielded liquid encapsulated semiconductor device and method for making the same
US5518964A (en) * 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
FR2722915B1 (fr) * 1994-07-21 1997-01-24 Sgs Thomson Microelectronics Boitier bga a moulage par injection
JPH0831868A (ja) 1994-07-21 1996-02-02 Hitachi Cable Ltd Ｂｇａ型半導体装置
US5717252A (en) * 1994-07-25 1998-02-10 Mitsui High-Tec, Inc. Solder-ball connected semiconductor device with a recessed chip mounting area
JPH08107162A (ja) 1994-08-09 1996-04-23 Fujitsu Ltd 半導体装置及びその製造方法
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
JPH0878574A (ja) * 1994-09-08 1996-03-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US5548099A (en) * 1994-09-13 1996-08-20 Martin Marietta Corporation Method for making an electronics module having air bridge protection without large area ablation
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
JP3142723B2 (ja) * 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
JP2546192B2 (ja) * 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
EP0709883B1 (en) * 1994-10-04 2001-10-04 Nec Corporation Semiconductor package fabricated by using tape automated bonding
JPH08171450A (ja) * 1994-12-19 1996-07-02 Ricoh Co Ltd 手書き入力装置およびその制御方法
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
JPH08203962A (ja) 1995-01-25 1996-08-09 Hitachi Ltd チップ位置決め装置、チップステージおよびインナリードボンディング装置ならびに方法
US5629578A (en) * 1995-03-20 1997-05-13 Martin Marietta Corp. Integrated composite acoustic transducer array
KR100218996B1 (ko) * 1995-03-24 1999-09-01 모기 쥰이찌 반도체장치
DE69621983T2 (de) * 1995-04-07 2002-11-21 Shinko Electric Industries Co., Ltd. Struktur und Verfahren zur Montage eines Halbleiterchips
JP2763020B2 (ja) * 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
JP2663928B2 (ja) * 1995-08-30 1997-10-15 日本電気株式会社 Ｔａｂテープ及びｔａｂテープを用いた半導体装置
JP2970491B2 (ja) * 1995-09-20 1999-11-02 ソニー株式会社 半導体パッケージ及びその製造方法
JP3123638B2 (ja) * 1995-09-25 2001-01-15 株式会社三井ハイテック 半導体装置
JP2814966B2 (ja) * 1995-09-29 1998-10-27 日本電気株式会社 半導体装置
US5598033A (en) * 1995-10-16 1997-01-28 Advanced Micro Devices, Inc. Micro BGA stacking scheme
US5756380A (en) * 1995-11-02 1998-05-26 Motorola, Inc. Method for making a moisture resistant semiconductor device having an organic substrate
JPH09129686A (ja) * 1995-11-06 1997-05-16 Toshiba Microelectron Corp テープキャリヤ及びその実装構造
JP3332308B2 (ja) * 1995-11-07 2002-10-07 新光電気工業株式会社 半導体装置及びその製造方法
JP3248149B2 (ja) * 1995-11-21 2002-01-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
KR0163871B1 (ko) * 1995-11-25 1998-12-01 김광호 하부에 히트 싱크가 부착된 솔더 볼 어레이 패키지
KR0179802B1 (ko) * 1995-12-29 1999-03-20 문정환 반도체 패키지
US5760465A (en) * 1996-02-01 1998-06-02 International Business Machines Corporation Electronic package with strain relief means
JPH09232368A (ja) * 1996-02-20 1997-09-05 Fujitsu Ltd 半導体装置
JPH09321212A (ja) * 1996-05-30 1997-12-12 Nec Kyushu Ltd 半導体装置およびその製造方法
JPH09321175A (ja) * 1996-05-30 1997-12-12 Oki Electric Ind Co Ltd マイクロ波回路及びチップ
KR100231276B1 (ko) * 1996-06-21 1999-11-15 황인길 반도체패키지의 구조 및 제조방법
JP2982703B2 (ja) * 1996-09-05 1999-11-29 ソニー株式会社 半導体パッケージ及びその製造方法
JPH1098072A (ja) * 1996-09-20 1998-04-14 Hitachi Ltd 半導体装置及びその製造方法
JP3535317B2 (ja) 1996-09-24 2004-06-07 株式会社ルネサステクノロジ 半導体装置
JP3208072B2 (ja) 1996-09-30 2001-09-10 株式会社日立製作所 配線基板とそれを用いた半導体装置
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JPH11260863A (ja) * 1998-03-09 1999-09-24 Sumitomo Electric Ind Ltd 半導体装置用接続端子とその製造方法
US6274822B1 (en) * 1998-03-27 2001-08-14 Tessera, Inc. Manufacture of semiconductor connection components with frangible lead sections

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470144B1 (ko) * 1997-08-12 2005-05-27 삼성전자주식회사 테이프회로기판및이를사용한칩크기의반도체칩패키지
US6331738B1 (en) 1998-12-08 2001-12-18 Nec Corporation Semiconductor device having a BGA structure
KR100542664B1 (ko) * 2000-03-15 2006-01-12 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
WO2003005436A1 (fr) * 2001-07-03 2003-01-16 Fujitsu Limited Materiau d'enrobage de puce semi-conductrice permettant de reguler un lecteur de disque et procede d'enrobage d'une puce semi-conductrice permettant de reguler un lecteur de disque
JP2008108774A (ja) * 2006-10-23 2008-05-08 Denso Corp 電子装置
JP4697118B2 (ja) * 2006-10-23 2011-06-08 株式会社デンソー 電子装置

Also Published As

Publication number Publication date
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