TW202123396A - 半導體封裝結構 - Google Patents

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齊彥堯
劉乃瑋
于達人
林子閎
許文松
林世欽
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Abstract

本發明提供一種半導體封裝結構，包括半導體晶粒，具有第一表面，與該第一表面相對的第二表面，以及鄰接在該第一表面和該第二表面之間的第三表面；第一保護絕緣層，覆蓋該半導體晶粒的第一表面和第三表面；重分佈層結構，電耦接到該半導體晶粒並由該半導體晶粒的第一表面上的第一保護絕緣層圍繞；第一鈍化層，覆蓋該第一保護絕緣層和該重分佈層結構；以及至少一個導電結構，穿過該第一鈍化層並電耦接到該重分佈層結構。

Description

半導體封裝結構
本發明涉及半導體技術領域，尤其涉及一種半導體封裝。
積體電路（Integrated Circuit，IC）器件在半導體晶圓中製造並分割成單獨的晶片。然後，這些晶片以封裝形式組裝以用於電子產品。該封裝提供了支援晶片並保護晶片免受環境影響的結構。該封裝還提供與晶片的電連接。
近年來，隨著電子產品變得越來越多功能並且尺寸逐漸縮小，業界期望半導體器件的製造商在單個半導體晶圓上製造更多的器件，使得包括這些器件的電子產品可以做得更緊湊。這導致對封裝的結構和電氣設計的許多新挑戰。
因此，目前已經開發了晶片級封裝（chip scale package ，CSP）技術以滿足產業的需求（例如，更小的晶片尺寸和形狀因數（form factor））。此外，還引入了晶圓級封裝（wafer level package ，WLP）技術，用於成本效益好的（cost-effective）製造封裝。這種技術稱為晶圓級晶片級封裝（wafer-level chip scale package ，WLCSP）。
然而，在使用WLCSP製程時，在封裝與封裝晶圓分離之後，相應封裝中的每個晶片的表面暴露於環境。結果，可能發生晶片損壞，從而降低半導體封裝的可靠性。因此，期望一種新穎的半導體封裝結構及其形成方法。
有鑑於此，本發明提供一種半導體封裝結構，以解決上述問題。
根據本發明的第一方面，公開一種半導體封裝結構，包括： 半導體晶粒，具有第一表面、與該第一表面相對的第二表面、以及鄰接在該第一表面和該第二表面之間的第三表面； 重分佈層結構，在該半導體晶粒的該第一表面上的並電耦接到該半導體晶粒； 保護絕緣層，覆蓋該重分佈層結構、該半導體晶粒的該第二表面和該第三表面；以及 導電結構，穿過該保護絕緣層並電耦接到該重分佈層結構。
根據本發明的第二方面，公開一種半導體封裝結構，包括： 半導體晶粒，具有第一表面、與該第一表面相對的第二表面以及鄰接在該第一表面和該第二表面之間的第三表面； 第一保護絕緣層，覆蓋該半導體晶粒的該第一表面和該第三表面； 第一重分佈層結構，在該半導體晶粒的該第一表面上並電耦接到該半導體晶粒，並延伸到該第一保護絕緣層的正上方； 第一鈍化層，覆蓋該第一保護絕緣層和該第一該重分佈層結構；以及 導電結構，穿過該第一鈍化層並電耦接到該第一該重分佈層結構。
根據本發明的第三方面，公開一種半導體封裝結構，包括： 半導體晶粒，具有第一表面、與該第一表面相對的第二表面以及鄰接在該第一表面和該第二表面之間的第三表面； 第一重分佈層結構，在該半導體晶粒的該第一表面上並電耦接到該半導體晶粒； 第一保護絕緣層，覆蓋該半導體晶粒的該第一表面和該第三表面並圍繞該第一該重分佈層結構； 第一鈍化層，覆蓋該第一保護絕緣層和該第一該重分佈層結構； 第二該重分佈層結構，透過該第一該重分佈層結構電連接至該半導體晶粒，其中該第二該重分佈層結構從該第一該重分佈層結構延伸至該第一保護絕緣層上方； 第二鈍化層，覆蓋該第二該重分佈層結構；以及 導電結構，穿過該第二鈍化層並電耦接到該第二該重分佈層結構。
根據本發明的第四方面，公開一種半導體封裝結構，包括： 半導體晶粒，具有第一表面、與該第一表面相對的第二表面、以及鄰接在該第一表面和該第二表面之間的第三表面； 重分佈層結構，在該半導體晶粒的該第一表面上的並電耦接到該半導體晶粒； 保護絕緣層，覆蓋該半導體晶粒的該第二表面和該第三表面； 第一鈍化層，覆蓋該重分佈層結構，並且與該保護絕緣層直接接觸；以及 導電結構，穿過該第一鈍化層並電耦接到該重分佈層結構。
本發明的半導體封裝結構由於使用保護絕緣層覆蓋該重分佈層結構、該半導體晶粒的該第二表面和該第三表面，因此可以保護半導體晶粒，提高半導體封裝結構的穩定性。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。本發明的範圍應當參考後附的申請專利範圍來確定。
下面將參考特定實施例並且參考某些附圖來描述本發明，但是本發明不限於此，並且僅由申請專利範圍限制。所描述的附圖僅是示意性的而並非限制性的。在附圖中，為了說明的目的，一些元件的尺寸可能被誇大，而不是按比例繪製。在本發明的實踐中，尺寸和相對尺寸不對應於實際尺寸。
圖1A至1F是根據本發明的一些實施例的形成半導體封裝結構的示例性方法的截面圖。如圖1A所示，提供基板100。在一些實施例中，基板100可以包括複數個晶片區域和劃線區域，劃線區域圍繞複數個晶片區域並且將相鄰的晶片區域彼此分隔開。為了簡化該圖，這裡僅描繪了兩個完整且相鄰的晶片區域C和分隔這兩個晶片區域C的劃線區域S。基板100可以是矽晶圓，以便於晶圓級封裝製程。例如，基板100可以是矽基板或另一半導體基板。
在一些實施例中，基板100的晶片區域C包括位於晶片區域C中的積體電路（圖未示）。在一些實施例中，絕緣層104形成在基板100上。絕緣層104可以用作層間介電（inter-layer dielectric ，ILD）層，金屬間介電（inter-metal dielectric ，IMD）層，鈍化層或其組合。為了簡化該圖，這裡僅示出為平坦的層。在一些實施例中，絕緣層104由無機材料製成，例如氧化矽（SiOx）、氮化矽（SiNx）、氮氧化矽（SiON）或這些的組合，或其他合適的絕緣材料。
此外，絕緣層104包括在絕緣層104中的一個或複數個導電焊盤102。導電焊盤102對應於基板100的晶片區域C（即位於晶片區域C中）並且與基板100的上表面相鄰（例如接觸基板100的上表面）。導電焊盤102可以由金屬形成，例如銅，鋁或其他合適的金屬材料。為了簡化該圖，在本文中僅描繪了在每個晶片區域C中，在基板100上形成並且從絕緣層104暴露的一個導電焊盤102作為示例。在一些實施例中，晶片區域C中的IC（積體電路）電連接到對應的導電焊盤102。上述結構在晶片區域C透過切割基板100的劃線區域S而彼此分離之後定義了複數個半導體晶粒/晶片。
在一些實施例中，諸如金屬層的導電層（圖未示）形成在絕緣層104上並穿過絕緣層104以電耦接到晶片區域C中的暴露的導電焊盤102。然後，圖案化導電層以在每個晶片區域C中形成重分佈層（redistribution layer ，RDL）結構106，使得RDL結構106電耦接到半導體晶粒，如圖1A所示。
如圖1B所示，在一些實施例中，透過切割基板100的劃線區域S使晶片區域C（如圖1A所示）之間相互分離，以形成在其上具有RDL結構106的半導體晶粒。形成的半導體晶粒可以是系統單晶片（system on chip ，SOC）積體電路晶粒。例如，SOC積體電路晶粒可以包括邏輯晶粒，該邏輯晶粒包括中央處理單元（central processing unit ，CPU）、圖形處理單元（graphics processing unit ，GPU）、動態隨機存取記憶體（dynamic random access memory ，DRAM）控制器或上述的任何組合。每個半導體晶粒包括基板100，形成在基板100上的至少一個導電焊盤102，以及形成在基板100上方並具有開口以暴露導電焊盤102的絕緣層104。此外，半導體晶粒具有第一表面101a（例如，半導體晶粒的主動表面（active surface）），與第一表面101a相對的第二表面101b（例如，半導體晶粒的非主動表面（non-active surface））和鄰接在第一表面101a和第二表面101b之間的第三表面101c（例如，第二表面101c的側壁表面）。其中主動表面可以是指設置有導電焊盤的一面，或者指設置有導電結構以將半導體晶粒連接到外界的一面。
如圖1B所示，在一些實施例中，提供其上形成有粘合劑層202的載體基板200。載體基板200可以由矽，玻璃，陶瓷等製成，並且可以具有與半導體晶圓相同或相似的形狀，因此載體基板200有時稱為載體晶圓。粘合劑層202可以由光熱轉換（light-to-heat conversion ,LTHC）材料或其他合適的材料製成。之後，在一些實施例中，每個半導體晶粒的第二表面101b使用拾取和放置（pick-and-place）製程經由粘合劑層202安裝到載體基板200上，其中每個半導體晶粒具有形成在半導體晶粒的第一表面101a上的RDL結構106。
接下來，在一些實施例中，形成保護絕緣層110以覆蓋半導體晶粒的第一表面101a和第三表面101c並圍繞RDL結構106，使得每個形成的其上具有RDL結構106的半導體晶粒均由保護絕緣層110封裝。在一些實施例中，保護絕緣層110保護半導體晶粒免受環境影響，從而防止隨後形成的半導體封裝結構中的半導體晶粒由於例如由於壓力，化學物質和/或水分而損壞。
在一些實施例中，保護絕緣層110由環氧樹脂模塑料（epoxy molding compound ，EMC），味之素™增強膜（Ajinomoto™ Build-up Film ，ABF）或丙烯酸基材料製成。在一些實施例中，保護絕緣層110由環氧模塑料（EMC）製成並透過模塑製程形成。例如，保護絕緣層110（例如在環氧樹脂或樹脂中）可以在基本上為液體的時施加，然後可以透過化學反應固化。保護絕緣層110可以是紫外（ultraviolet ，UV）或熱固化聚合物，保護絕緣層110作為能夠在半導體晶粒周圍形成的凝膠或可延展固體施加，然後可以透過UV或熱固化製程固化。保護絕緣層110可以用模具（圖未示）固化。
如圖1C所示，在形成保護絕緣層110之後，具有RDL結構106並由保護絕緣層110封裝的半導體晶粒從載體基板200脫粘（de-bond）。在一些實施例中，當粘合劑層202由LTHC材料製成時，可透過使用鐳射或UV光曝光粘合劑層202（圖1B中所示）來執行脫粘製程。 LTHC材料可以由於來自雷射器或UV光的熱量而分解，因此載體基板200從包括半導體晶粒，RDL結構106和保護絕緣層110的結構中移除。因此，每個半導體晶粒的第二表面101b從保護絕緣層110露出。所得到的結構如圖1C所示。
如圖1D所示，在一些實施例中，在透過脫粘製程去除載體基板200之後，在保護絕緣層110的上表面上執行研磨製程，直到RDL結構106從保護絕緣層110暴露（例如露出RDL結構106的上表面106a）。例如，保護絕緣層110的上表面可以透過化學機械拋光（chemical mechanical polishing ，CMP）製程或其他合適的研磨製程研磨。
之後，如圖1E所示，在保護絕緣層110和RDL結構106覆蓋鈍化層112。在一些實施例中，透過塗覆製程或其他合適的沉積製程在保護絕緣層110和RDL結構106上形成鈍化層112。之後，透過光刻或光刻和蝕刻的組合來圖案化鈍化層112，以形成暴露RDL結構106的開口。在一些實施例中，鈍化層112由與保護絕緣材料不同的材料製成。在一些實施例中，鈍化層112由聚醯亞胺或聚苯並惡唑（polybenzoxazole，PBO）製成。
在一些實施例中，在圖案化鈍化層112期間，鈍化層112也被分成若干部分，使得每個半導體晶粒由鈍化層112的相應部分覆蓋。在一些其他實施例中，透過隨後的切割製程將鈍化層112分成幾個部分。
如圖1E所示，在鈍化層112中形成開口之後，導電結構120分別經由形成在鈍化層112中的那些開口穿過鈍化層112。在一些實施例中，導電結構120填充到形成在鈍化層112中的開口中，使得每個導電結構120電耦接到鈍化層112中的開口下方的相應暴露的RDL結構106。
在一些實施例中，導電結構120包括可選的凸塊下金屬（under-bump metallurgy ，UBM）層122（也即UBM層122可以省略）和UBM層122上的焊料凸塊124。在一些其他實施例中，導電結構120包括導電凸塊結構，例如銅凸塊，導電柱結構，導線結構或導電膏結構。
如圖1F所示，在形成導電結構120之後，形成可選的保護絕緣層130（也即保護絕緣層130可以省略）以覆蓋半導體晶粒的暴露的第二表面101b。保護絕緣層130有時稱為晶粒背面膜（die backside film，DBF），保護絕緣層130由熱固性材料製成，例如環氧樹脂材料。在一些其他實施例中，保護絕緣層130由與保護絕緣層110的材料相同的材料製成。例如，保護絕緣層130由環氧樹脂模塑料（EMC）、味之素™增強膜（ABF）、或丙烯酸基材料製成。
在一些實施例中，在形成保護絕緣層130之後，執行單一化（singulation）以鋸穿圖1F中所形成的結構。例如，可以對圖1F中所示的形成結構執行切割製程。結果，形成複數個單獨的半導體封裝結構。
圖2A是根據一些實施例的示例性半導體封裝結構的截面圖。在圖2A中，示出了透過切割圖1F中所形成的結構而形成的半導體封裝結構10a之一。為簡潔起見，可以省略下文實施例中與先前參考圖1A至1F描述的那些元件相同或類似的元件的描述。如圖2A所示，在一些實施例中，半導體封裝結構10a包括半導體晶粒，該半導體晶粒包括基板100，形成在基板100上的至少一個導電焊盤102，以及形成在基板100上方並具有開口以暴露導電焊盤102的絕緣層104。半導體晶粒具有第一表面101a（例如，半導體晶粒的主動表面），與第一表面101a相對的第二表面101b（例如，半導體晶粒的非主動表面），以及第三表面101c（例如，鄰接在第一表面101a和第二表面101b之間的半導體晶粒的側壁表面）。
在一些實施例中，半導體封裝結構10a還包括覆蓋半導體晶粒的第一表面101a和第三表面101c的保護絕緣層110，以及覆蓋半導體晶粒的第二表面101b的保護絕緣層130。可以調整覆蓋第一表面101a的保護絕緣層110的部分的厚度和覆蓋半導體晶粒的第三表面101c的保護絕緣層110的部分的厚度，以便微調（fine-tune）半導體封裝結構10a的保護能力。
在一些實施例中，保護絕緣層110和保護絕緣層130由相同材料或不同材料製成。例如，這些材料可包括環氧模塑料（EMC）、味之素TM增強膜（ABF）或丙烯酸基材料。或者，保護絕緣層110由環氧樹脂模塑料（EMC）、味之素TM增強膜（ABF）或丙烯酸基材料製成；保護絕緣層130由DBF材料製成，包括熱固性材料，例如環氧樹脂材料。
在一些實施例中，半導體封裝結構10a還包括RDL結構106，RDL結構106經由導電焊盤102電耦接到半導體晶粒並且由半導體晶粒的第一表面101a上的保護絕緣層110圍繞。
在一些實施例中，半導體封裝結構10a還包括覆蓋RDL結構106及覆蓋圍繞RDL結構106的保護絕緣層110的部分的鈍化層112。鈍化層112可以由聚醯亞胺或聚苯並惡唑製成（PBO）。其中保護絕緣層110的機械強度（例如硬度，剛性等）要比鈍化層112大，因此使用保護絕緣層110可以更好的保護半導體晶粒。
在一些實施例中，半導體封裝結構10a還包括至少一個導電結構120，導電結構120包括可選的UBM層122，以及焊料凸塊124，並且導電結構120穿過鈍化層110，連接到RDL結構106，以便透過RDL結構106電耦接到半導體晶粒。
在一些實施例中，圖2A中所示的半導體封裝結構10a是CSP結構。 CSP結構可以包括SOC封裝。此外，半導體封裝結構10a可以安裝在基座（圖未示）上。基座可以包括印刷電路板（printed circuit board ，PCB）並且可以由聚丙烯（PP）形成。或者，基底可包括封裝基板。半導體封裝結構10a可以透過接合（bonding）製程安裝在基座上。例如，半導體封裝結構10a可以透過接合製程安裝在基座上，並且使用導電結構120作為連接器電耦接到基座。採用本實施例的方式，保護絕緣層110覆蓋了半導體晶粒的主動面（第一表面101a），並且填充在RDL 106之中，可以使得保護絕緣層110的上表面與RDL 106的上表面幾乎完全的平齊。並使接下來形成的鈍化層112的下表面是平坦的表面，這樣封裝的穩定性更好。此外保護絕緣層110還覆蓋了側壁（第三表面101c），由於保護絕緣層110的機械強度較鈍化層112等的要大，因此可以對半導體晶粒進行更有力的保護，以增強封裝的機械強度，提高封裝的可靠性和穩定性。此外，使用機械強度較高的保護絕緣層110之後，來自於導電結構120的一些應力可以由機械強度較高的保護絕緣層110分擔，從而減輕導電結構120所受應力，這樣可以使導電結構120更加穩定，減輕因應力而是導電結構傳輸訊號不穩定的負面影響，進一步保證封裝工作的穩定性和可靠性。此外，本實施例中在切割之後，在半導體晶粒（基板100）的主動面和側面均具有保護絕緣層，因此在後續的製程（例如安裝，測試等）中，就會不易損壞，防止夾持、碰撞等對半導體晶粒（或內部器件）的損傷。另外由於使用機械強度較高的保護絕緣層110，可以防止封裝的翹曲。並且，由於切割之後，在半導體晶粒（基板100）的主動面和側面均具有保護絕緣層，因此本實施例中的封裝方便去進行單個封裝的測試，並且可以是出廠前的最終測試，這樣可以保證製造完成的封裝是可以正常工作的（或者是可使用的）。
圖2B是根據一些實施例的示例性半導體封裝結構的截面圖。為簡潔起見，可以省略下文實施例中與先前參考圖2A描述的那些元件相同或類似的元件的描述。在一些實施例中，半導體封裝結構10b類似於圖2A中所示的半導體封裝結構10a。與半導體封裝結構10a相比，在封裝結構10b中沒有形成保護絕緣層130，因此半導體晶粒的第二表面101b暴露於環境。在一些實施例中，半導體封裝結構10b透過與圖1A至1F所示的方法類似的方法形成，除了省略了如圖1F所示的保護絕緣層130的形成之外。即，在形成圖1E所示的結構之後，進行單一化以鋸穿圖1E所示所形成的結構。保護絕緣層130的材料可以與保護絕緣層110的材料相同或不同，但是均與鈍化層112的材料不同。
圖3A是根據一些實施例的示例性半導體封裝結構的截面圖。為簡潔起見，可以省略下文實施例中與先前參考圖2A描述的那些元件相同或類似的元件的描述。在一些實施例中，半導體封裝結構10c類似於圖2A中所示的半導體封裝結構10a。與半導體封裝結構10a相比，半導體封裝結構10c還包括形成在半導體晶粒的第一表面101a和RDL結構106之間並由保護絕緣層110覆蓋的鈍化層105。在一些實施例中，用於形成鈍化層105的材料和方法與用於鈍化層112的方法相同或相似。例如，鈍化層105由聚醯亞胺或聚苯並惡唑（PBO）製成。在一些實施例中，半導體封裝結構10c透過類似於圖1A至1F所示的方法形成，除了在形成RDL結構106之前形成額外的鈍化層105之外。在形成RDL結構106之前，在鈍化層105中形成至少一個開口，使得鈍化層105暴露導電焊盤102並圍繞形成在絕緣層104中的開口。本實施例中設置鈍化層105可以降低導電結構120帶來的壓力（例如形成導電結構120時的壓力，導電結構120接收到的外界的壓力等）對半導體晶粒（基板100）的衝擊或破壞，從而進一步保護半導體晶粒，因此鈍化層105不僅可以提供絕緣功能，還可以提供緩衝功能，緩衝壓力。此外，當未設置鈍化層105時，導電焊盤102之間的間距可以更近，以佈置更多的焊盤102，提高效能。
圖3B是根據一些實施例的示例性半導體封裝結構的截面圖。為簡潔起見，可以省略下文實施例中與先前參考圖2 A和3A描述的那些元件相同或類似的元件的描述。在一些實施例中，半導體封裝結構10d類似於圖3A中所示的半導體封裝結構10c。與半導體封裝結構10c相比，在封裝結構10d中沒有形成保護絕緣層130，因此半導體晶粒的第二表面101b暴露於環境中。在一些實施例中，半導體封裝結構10d透過與用於形成半導體封裝結構10c的方法類似的方法形成，除了省略保護絕緣層130的形成之外。
圖4A至4E是根據本發明的一些實施例的形成半導體封裝結構的示例性方法的截面圖。為簡潔起見，可以省略下文實施例中與先前參考圖1 A至1F描述的那些元件相同或類似的元件的描述。如圖4A所示，提供了如圖1A所示的結構。然後，保護絕緣層110a覆蓋每個半導體晶粒的第一表面101a並圍繞每個RDL結構106，使得RDL結構106的上表面和側壁由保護絕緣層110a覆蓋或封裝。在一些實施例中，保護絕緣層110a由環氧樹脂模塑料（EMC），味之素TM增強膜（ABF）或丙烯酸基材料製成。在一些實施例中，保護絕緣層110a透過塗覆製程，模制（molding）製程或其他合適的製程形成。
如圖4B所示，在一些實施例中，在形成保護絕緣層110a之後，透過切割基板100的劃線區域S將晶片區域C彼此分離，以形成其上具有RDL結構106的半導體晶粒。形成的半導體晶粒具有第一表面101a（例如，半導體晶粒的主動表面），與第一表面101a相對的第二表面101b（例如，半導體晶粒的非主動表面），以及鄰接在第一表面101a和第二表面101b之間的第三表面101c（例如，半導體晶粒的側壁表面）。此外，保護絕緣層110a具有側壁109，側壁109與半導體晶粒的第三表面101c基本對齊。
仍然參考圖4B，在一些實施例中，提供其上形成有粘合劑層202的載體基板200。之後，在一些實施例中，每個形成的半導體晶粒透過使用拾取和放置製程將保護絕緣層110a的上表面附著到粘合劑層202來安裝到載體基板200上，其中每個形成的半導體晶粒具有在半導體晶粒的第一表面101a上的RDL結構106。結果，每個半導體晶粒的第二表面101b與載體基板200相對。
接下來，在一些實施例中，使用模制製程形成保護絕緣層110以覆蓋半導體晶粒的第二表面101b和第三表面101c並圍繞保護絕緣層110a，使得保護絕緣層110從每個半導體晶粒的第三表面101c延伸到相應的保護絕緣層的側壁109。結果，每個形成的半導體晶粒（半導體晶粒上具有RDL結構106）由包括保護絕緣層110a和保護絕緣層110的保護結構封裝。保護絕緣層110a和保護絕緣層110的材料可以不同，它們在不同的製程中形成。
在一些實施例中，保護結構保護半導體晶粒免受環境影響，從而防止隨後形成的半導體封裝結構中的半導體晶粒由於例如應力，化學物質和/或濕氣而損壞。在一些實施例中，保護結構的保護絕緣層110透過模制製程形成，而保護結構的保護絕緣層110a透過塗覆製程形成。
如圖4C所示，在形成保護結構之後，由保護結構封裝的半導體晶粒（具有RDL結構106）透過脫粘製程從載體基板200脫粘，得到如圖4C所示的結構。
如圖4D所示，在一些實施例中，在透過脫粘製程去除載體基板200之後，在RDL結構106上方的保護絕緣層110a，以及圍繞保護絕緣層110a的保護絕緣層110的部分上執行研磨製程，直到RDL結構106從保護絕緣層110a暴露。例如，保護絕緣層110a和保護絕緣層110可以透過CMP製程或其他合適的研磨製程研磨。
之後，如圖4E所示，保護絕緣層110a和RDL結構106覆蓋有圖案化的鈍化層112。在一些實施例中，鈍化層112由不同於保護絕緣層110a的材料和保護絕緣層110的材料的材料製成。在一些實施例中，在圖案化鈍化層112期間，鈍化層112還分成若干部分，使得每個半導體晶粒由鈍化層112的相應部分覆蓋。在一些其他實施例中，透過隨後的切割製程將鈍化層112分成若干部分。
如圖4E所示，在鈍化層112中形成開口之後，包括可選的UBM層122和焊料凸塊124的導電結構120分別經由這些開口穿過鈍化層112。結果，每個導電結構120電耦接到相應的暴露的RDL結構106。
在一些實施例中，在形成導電結構120之後，執行單一化（例如，切割製程）以鋸穿圖4E中所形成的結構。結果，形成複數個單獨的半導體封裝結構。
圖5A是根據一些實施例的示例性半導體封裝結構的截面圖。在圖5A中，示出了透過切割圖4E所形成結構而形成的半導體封裝結構20a之一。為簡潔起見，可以省略下文實施例中與先前參照圖4A至4E描述的那些元件相同或類似的的元件的描述。如圖5A所示，在一些實施例中，半導體封裝結構20a包括半導體晶粒，該半導體晶粒包括基板100，形成在基板100上的至少一個導電焊盤102，以及形成在基板100上方並具有開口以暴露導電焊盤102的絕緣層104。半導體晶粒具有第一表面101a（例如，半導體晶粒的主動表面），與第一表面101a相對的第二表面101b（例如，半導體晶粒的非主動表面），以及鄰接在第一表面101a和第二表面101b之間的第三表面101c（例如，半導體晶粒的側壁表面）。
在一些實施例中，半導體封裝結構20a還包括覆蓋半導體晶粒的第一表面101a的保護絕緣層110a，以及覆蓋半導體晶粒的第二表面101b和第三表面101c並圍繞保護絕緣層110a的保護絕緣層110。保護絕緣層110a具有側壁109，側壁109與半導體晶粒的第三表面101c基本對齊。保護絕緣層110從半導體晶粒的第三表面101c延伸到保護絕緣層110a的側壁109。可以調整覆蓋第一表面101a的保護絕緣層110a的厚度和覆蓋半導體晶粒的第二表面101b和第三表面101c的保護絕緣層110的厚度，以微調半導體封裝結構20a保護能力。
在一些實施例中，保護絕緣層110a和保護絕緣層110由相同材料或不同材料製成。例如，這些材料可包括環氧模塑料（EMC），味之素TM增強膜（ABF）或丙烯酸基材料。
在一些實施例中，半導體封裝結構20a還包括RDL結構106，RDL結構106經由導電焊盤102電耦接到半導體晶粒並且由保護絕緣層110a圍繞。
在一些實施例中，半導體封裝結構20a還包括覆蓋RDL結構106的鈍化層112和圍繞RDL結構106的保護絕緣層110a的部分。此外，鈍化層112例如由聚醯亞胺或聚苯並惡唑（PBO）製成。
在一些實施例中，半導體封裝結構20a還包括至少一個導電結構120，導電結構120包括可選的UBM層122和焊料凸塊124，導電結構120穿過鈍化層110，以便透過RDL結構106電耦接到半導體晶粒。
在一些實施例中，圖5A中所示的半導體封裝結構20a是CSP結構。 CSP結構可以包括SOC封裝。此外，半導體封裝結構20a可以安裝在基座（圖未示）上。基座可以包括印刷電路板（PCB）並且可以由聚丙烯（PP）形成。或者，基底可包括封裝基板。類似于半導體封裝結構10a，半導體封裝結構20a可以透過接合製程安裝在基座上，並且使用導電結構120作為連接器電耦接到基座。
圖5B是根據一些實施例的示例性半導體封裝結構的剖視圖。為簡潔起見，可以省略下文實施例中與先前參考圖5A描述的那些元件相同或類似的元件的描述。在一些實施例中，半導體封裝結構20b類似於圖5A中所示的半導體封裝結構20a。與半導體封裝結構20a相比，半導體封裝結構20b還包括形成在半導體晶粒的第一表面101a和RDL結構106之間並由保護絕緣層110a覆蓋的鈍化層105。在一些實施例中，用於形成鈍化層105的材料和方法與用於形成鈍化層112的材料和方法相同或相似，並且不同於用於形成保護絕緣層110a的材料和方法以及不同於用於形成保護絕緣層110的材料和方法。在一些實施例中，半導體封裝結構20b透過類似於圖4A至4E所示的方法的方法形成，除了在形成RDL結構106之前形成另外的鈍化層105之外。在形成RDL結構106之前，在鈍化層105中形成至少一個開口，使得鈍化層105暴露導電焊盤102並圍繞形成在絕緣層104中的開口。本實施例同樣具有如圖1A-3B所示實施例的效果，提高封裝工作的穩定性可靠性。此外本實施例中提供了另一種製造方式，以適應不同的生產需求和產品需求。
圖6A至6E是根據本發明的一些實施例的形成半導體封裝結構的示例性方法的截面圖。為簡潔起見，可以省略下文實施例中與先前參考圖1A至1F或圖4A至4E描述的那些元件相同或類似的元件的描述。如圖6A所示，提供了如圖1A所示的結構。之後，透過切割基板100的劃線區域S，晶片區域C彼此分離，以形成其上具有RDL結構106的半導體晶粒。形成的半導體晶粒具有第一表面101a（例如，半導體晶粒的主動表面），與第一表面101a相對的第二表面101b（例如，半導體晶粒的非主動表面），以及鄰接在第一表面101a和第二表面101b之間的第三表面101c（例如，半導體晶粒的側壁表面）。
如圖6A所示，在一些實施例中，提供其上形成有粘合劑層202的載體基板200。之後，在一些實施例中，每個形成的半導體晶粒透過使用拾取和放置製程將RDL結構106的上表面和側壁表面附著到粘合劑層202來安裝到載體基板200上，其中每個形成的半導體晶粒具有在半導體晶粒的第一表面101a上的RDL結構106。結果，每個半導體晶粒的第二表面101b與載體基板200相對。
接下來，在一些實施例中，使用模制製程形成保護絕緣層110以覆蓋半導體晶粒的第二表面101b和第三表面101c。
在一些實施例中，在形成保護絕緣層110之後，透過脫粘製程將具有RDL結構106的半導體晶粒從載體基板200上脫粘（如圖1C所示）。得到的結構如圖6B所示。
如圖6C所示，在一些實施例中，在脫粘製程之後，透過塗覆製程形成保護絕緣層110a，以覆蓋每個半導體晶粒的第一表面101a並圍繞每個RDL結構106。結果，RDL結構106的上表面和側壁由保護絕緣層110a覆蓋或封裝。此外，覆蓋半導體晶粒的第三表面101c的保護絕緣層110的部分由保護絕緣層110a覆蓋。在一些其他實施例中，保護絕緣層110a透過模制製程或其他合適的製程形成。
由於形成包括保護絕緣層110a和保護絕緣層110的保護結構，保護結構將每個形成的半導體晶粒（其上形成有RDL結構106）封裝。保護結構保護半導體晶粒免受環境影響，從而防止隨後形成的半導體封裝結構中的半導體晶粒由於例如應力，化學物質和/或濕氣而損壞。
如圖6D所示，在一些實施例中，在形成保護結構之後，在RDL結構106上方的保護絕緣層110a上執行研磨製程，直到RDL結構106從保護絕緣層110a暴露。例如，保護絕緣層110a可以透過CMP製程或其他合適的研磨製程研磨。
然後，如圖6E所示，保護絕緣層110a和RDL結構106覆蓋有圖案化的鈍化層112。在一些實施例中，鈍化層112可以由不同於保護絕緣層110a的材料和不同於保護絕緣層110的材料的材料製成。在一些實施例中，在圖案化鈍化層112期間，鈍化層112還分成若干部分，使得每個半導體晶粒由鈍化層112的相應部分覆蓋。在一些其他實施例中，透過隨後的切割製程將鈍化層112分成若干部分。
如圖6E所示，在鈍化層112中形成開口之後，包括可選的UBM層122和焊料凸塊124的導電結構120分別經由這些開口穿過鈍化層112。結果，每個導電結構120電耦接到相應的暴露的RDL結構106。
在一些實施例中，在形成導電結構120之後，執行單一化（例如，切割製程）以鋸穿圖6E中所示的形成結構。結果，形成複數個單獨的半導體封裝結構。在一些實施例中，在半導體封裝結構中，保護絕緣層110a具有側壁109，並且覆蓋半導體晶粒的第三表面101c的保護絕緣層110的部分具有側壁113，並且側壁109和側壁113基本上彼此對齊。
圖7A是根據一些實施例的示例性半導體封裝結構的剖視圖。在圖7A中，示出了透過切割圖6E所示的形成結構而形成的半導體封裝結構30a之一。為簡潔起見，可以省略下文實施例中與先前參考圖1A至1F或圖4A至4E描述的那些元件相同或類似的元件的描述。在一些實施例中，半導體封裝結構30a包括半導體晶粒，該半導體晶粒包括基板100，形成在基板100上的至少一個導電焊盤102，以及形成在基板100上方並具有開口以暴露導電焊盤102的絕緣層104，如圖7A所示。半導體晶粒具有第一表面101a（例如，半導體晶粒的主動表面），與第一表面101a相對的第二表面101b（例如，半導體晶粒的非主動表面），以及鄰接在第一表面101a和第二表面101b之間的第三表面101c（例如，半導體晶粒的側壁表面）。
在一些實施例中，半導體封裝結構30a還包括覆蓋半導體晶粒的第一表面101a的保護絕緣層110a，以及覆蓋半導體晶粒的第二表面101b和第三表面101c並圍繞保護絕緣層110a的保護絕緣層110。保護絕緣層110a具有側壁109，並且覆蓋半導體晶粒的第三表面101c的保護絕緣層110a的部分具有側壁113。在一些實施例中，側壁109與側壁113基本對齊。覆蓋半導體晶粒的第三表面101c的保護絕緣層110的部分由保護絕緣層110a覆蓋。可以調整覆蓋半導體晶粒的第一表面101a的保護絕緣層110a的厚度和覆蓋半導體晶粒的第二表面101b和第三表面101c的保護絕緣層110的厚度，以微調半導體封裝結構30a的保護能力。
在一些實施例中，保護絕緣層110a和保護絕緣層110由相同材料或不同材料製成。例如，這種材料可包括環氧模塑料（EMC），味之素TM增強膜（ABF）或丙烯酸基材料。
在一些實施例中，半導體封裝結構30a還包括RDL結構106，RDL結構106經由導電焊盤102電耦接到半導體晶粒並且由保護絕緣層110a圍繞。
在一些實施例中，半導體封裝結構30a還包括覆蓋RDL結構106的鈍化層112和圍繞RDL結構106的保護絕緣層110a的部分。此外，鈍化層112例如由聚醯亞胺或聚苯並惡唑（PBO）製成。
在一些實施例中，半導體封裝結構30a還包括至少一個導電結構120，導電結構120包括可選的UBM層122和焊料凸塊124，導電結構120穿過鈍化層110，以便電耦接到半導體晶粒透過RDL結構106。
在一些實施例中，圖7A中所示的半導體封裝結構30a是CSP結構。 CSP結構可以包括SOC封裝。此外，半導體封裝結構30a可以安裝在基座（圖未示）上。基座可以包括印刷電路板（PCB）並且可以由聚丙烯（PP）形成。或者，基底可包括封裝基板。類似于半導體封裝結構10a或20a，半導體封裝結構30a可以透過接合製程安裝在基座上，並使用導電結構120作為連接器電耦接到基座。
圖7B是根據一些實施例的示例性半導體封裝結構的截面圖。為簡潔起見，可以省略下文實施例中與先前參考圖7A描述的那些元件相同或類似的元件的描述。在一些實施例中，半導體封裝結構30b類似於圖7A中所示的半導體封裝結構30a。與半導體封裝結構30a相比，半導體封裝結構30b還包括形成在半導體晶粒的第一表面101a和RDL結構106之間並由保護絕緣層110a覆蓋的鈍化層105。在一些實施例中，用於形成鈍化層105的材料和方法與用於形成鈍化層112的材料和方法相同或類似，並且與用於形成保護絕緣層110a的材料和方法以及用於形成保護絕緣層110的材料和方法相同或相似。在一些實施例中，半導體封裝結構30b透過類似於圖6A至6E所示的方法的方法形成，除了在形成RDL結構106之前形成額外的鈍化層105之外。在形成RDL結構106之前，至少一個開口形成在鈍化層105中，使得鈍化層105暴露導電焊盤102並圍繞形成在絕緣層104中的開口。本實施例同樣具有如圖1A-3B所示實施例的效果，提高封裝工作的穩定性可靠性。此外本實施例中提供了另一種製造方式，以適應不同的生產需求和產品需求。
根據前述實施例，半導體封裝結構設計為在半導體封裝結構中製造保護結構，以覆蓋或封裝半導體封裝結構中的半導體晶粒。保護結構包括一個或複數個保護絕緣層以保護半導體晶粒免受環境影響，從而防止半導體封裝結構中的半導體晶粒由於例如應力，化學物質和/或濕氣而損壞。
由於半導體晶粒的頂側保護，可以在隨後的熱製程（例如表面安裝技術（surface mount technology ，SMT）製程或接合製程）期間保持半導體封裝結構的可靠性。 此外，形成在半導體晶粒上的RDL結構也受到保護結構的保護，以保持RDL結構電氣和熱性能。 另外，在先前技術中，由於沒有對半導體晶粒主動面和/或側壁的保護，只能在半導體晶粒尚在晶圓時進行測試，這樣雖然在晶圓中測試正常，但是在後續的切割、封裝等製程中，半導體晶粒也有可能損壞；然而此時由於沒有對沒有對半導體晶粒主動面和/或側壁的保護，此時再進行測試就會容易損壞半導體晶粒，因此切割、封裝後難以進行測試。這樣在出廠時，並不能確定半導體封裝是否是正常的。而本發明中由於對半導體晶粒側壁（當然還有主動面）的保護，可以在切割後及封裝完成後進行測試。當CSP結構放置在測試插座中以執行測試過程時，可以防止半導體封裝結構中的半導體晶粒碎裂。這樣可以保證在製造形成封裝後，出廠的封裝都是合格的。
圖8A是根據一些實施例的示例性半導體封裝結構的截面圖。為簡潔起見，以下實施例中與先前參考圖7A描述的元件相同或相似的元件的描述可以省略。在一些實施例中，半導體封裝結構40a類似於圖7A所示的半導體封裝結構30a。與半導體封裝結構30a相比，鈍化層112形成在RDL結構106和保護絕緣層110上，而不在半導體封裝結構40a中形成保護絕緣層110a（如圖7A所示）。在一些實施例中，除了不形成保護絕緣層110a之外，可以透過與圖7A所示的方法類似的方法來形成半導體封裝結構40a，當然圖8A的製程步驟與圖7A的製程步驟存在不同之處，例如，圖8A的結構在製造過程中，無需形成保護絕緣層110a，並且也無需對保護絕緣層110a進行平坦化製程，因此鈍化層112與保護絕緣層110直接接觸，這種方式可以節省製程步驟，提高生產效率（下面圖8B-13B的實施例同樣具有這種效果）。鈍化層112可以在形成RDL結構106之後形成。此外，如圖8A所示，鈍化層112覆蓋RDL結構106的側壁，例如鈍化層112與RDL結構106的側壁直接接觸。並且與圖7A的結構相比，圖8A中鈍化層112的底表面並非平坦的（圖7A中的鈍化層112的底表面是平坦的），圖8A中鈍化層112的底表面一部分與RDL結構106的上表面直接接觸，一部分與保護絕緣層110和絕緣層104直接接觸，因此鈍化層112的底表面為凹凸的表面。
圖8B是根據一些實施例的示例性半導體封裝結構的截面圖。為簡潔起見，以下實施例中與先前參考圖8A描述的元件相同或相似的元件的描述可以省略。在一些實施例中，半導體封裝結構40b類似於圖8A所示的半導體封裝結構40a。與半導體封裝結構40a相比，半導體封裝結構40b還包括形成在半導體晶粒的第一表面101a與RDL結構106之間並且由鈍化層112覆蓋的鈍化層105。用於鈍化層105的方法與用於鈍化層112的方法相同或相似，但不同於用於保護絕緣層110的方法。圖8B的結構在製造過程中，無需形成保護絕緣層110a（如圖7A所示），並且也無需對保護絕緣層110a進行平坦化製程，因此鈍化層112與保護絕緣層110直接接觸。此外，如圖8B所示，鈍化層112覆蓋RDL結構106的側壁和鈍化層105的側壁，並且鈍化層112與RDL結構106的側壁和鈍化層105的側壁直接接觸。與圖7B的結構相比，圖8B中鈍化層112的底表面並非平坦的（圖7B中的鈍化層112的底表面是平坦的），圖8B中鈍化層112的底表面一部分與RDL結構106的上表面直接接觸，一部分與保護絕緣層110、絕緣層104、鈍化層105直接接觸，因此鈍化層112的底表面為凹凸的表面。
在一些實施例中，半導體封裝結構40b可以透過與圖8A所示的方法類似的方法形成，除了在形成RDL結構106之前形成附加的鈍化層105之外。在形成RDL結構106的步驟中，在鈍化層105中形成至少一個開口，使得鈍化層105暴露出導電焊盤102並圍繞在絕緣層104中形成的開口。
圖9A是根據一些實施例的示例性半導體封裝結構的截面圖。為簡潔起見，以下實施例中與先前參考圖8A描述的元件相同或相似的元件的描述可以省略。在一些實施例中，半導體封裝結構50a類似於圖8A所示的半導體封裝結構40a。與半導體封裝結構40a相比，保護絕緣層110進一步覆蓋了半導體封裝結構50a中的RDL結構106和鈍化層112。鈍化層112與保護絕緣層110直接接觸，這種方式可以節省製程步驟，提高生產效率。
在一些實施例中，除了在形成導電結構120之前以及在形成導電結構120之後形成保護絕緣層110之外，可以透過與圖8A所示的方法相似的方法來形成半導體封裝結構50a。在一些實施例中，在形成鈍化層112之後，形成保護絕緣層110以覆蓋半導體晶粒的第二表面101b和第三表面101c、RDL結構106和鈍化層。換句話說，根據圖1A至圖8B的實施例可以稱為先重構（reconstruction first），圖9A的實施例可以稱為後重構（reconstruction last）。其中，該先重構可以是指在晶圓（wafer）上的積體電路製造完成之後，先進行切割，然後將切割好的晶粒放置在載體（carrier）上，再使用保護絕緣層等進行封裝，然後形成RDL結構、鈍化層、焊球等等結構，再切割為單一化的半導體封裝結構。該後重構可以是指在晶圓上的積體電路製造完成之後，先形成RDL結構、鈍化層、焊球等等結構，然後再使用保護絕緣層等進行封裝，然後再切割為單一化的半導體封裝結構。本發明實施例可以根據需求自由的選擇上述兩種製程，例如在扇出（fan-out）結構中（例如下圖13A和13B所示的結構），可以使用先重構的方式形成，以有足夠的空間容納扇出的RDL結構和焊球等；而在一些實施例中可以採用後重構的方式形成，這種方式中由於直接在晶圓上形成RDL結構、鈍化層、焊球等等結構，然後再使用保護絕緣層封裝，這樣在晶圓上的每個晶粒之間的位置不會發生變化，從而避免了晶粒的位移，保證了後續製造過程中的精度，例如在曝光等製程中，曝光的位置更加精確，製程的良率更高。
接下來，可以在保護絕緣層110中形成至少一個並穿過鈍化層112的開口，使得鈍化層112和保護絕緣層110暴露RDL結構106。接下來，導電結構120在開口中形成。在一些實施例中，導電結構120包括可選的UBM層122和在UBM層122上的焊料凸塊124。在一些其他實施例中，不形成UBM層122，並且導電結構120包括在鈍化層112上的焊料凸塊124。
本實施例中可以添加、移除、重新佈置和重複各種步驟。例如，在包括UBM層122和焊料凸塊124的導電結構120的實施例中，可以在形成UBM層122之後並且在形成焊料凸塊124之前形成保護絕緣層110。在實施例中，在形成保護絕緣層110之後，在保護絕緣層110的頂表面上執行研磨製程，直到UBM層122從保護絕緣層110暴露出來。可以透過化學機械拋光（chemical mechanical polishing，CMP）製程或另一種合適的磨削製程來磨削層110。接下來，在暴露的UBM層122上形成焊料凸塊124。
在一些實施例中，鈍化層112的邊緣與半導體晶粒的第三表面101c對準，如圖9A所示，但是本發明不限於此。例如，在一些其他實施例中，鈍化層112的邊緣可以設置在半導體晶粒的第一表面101a內部。在這些實施例中，半導體晶粒的第一表面101a的由鈍化層112暴露的一部分與保護絕緣層110接觸。
在一些實施例中，RDL結構106與鈍化層112接觸，如圖9A所示，但是本發明不限於此。例如，在一些其他實施例中，可以不形成鈍化層112，並且RDL結構106可以與保護絕緣層110接觸。在這些實施例中，在形成RDL結構106之後形成保護絕緣層110。可選地，RDL結構106的頂表面的一部分可以與鈍化層112接觸，而頂表面的另一部分可以與鈍化層112接觸。 RDL結構106的一部分可以與保護絕緣層110接觸。
根據一些實施例，如圖9A所示，除了半導體晶粒的第二表面101b和第三表面101c之外，保護絕緣層110還覆蓋RDL結構106，並且鈍化層112可以對半導體封裝結構50a提供更好的保護能力。此外，圖9A這種結構可以減少或避免用於RDL結構對準的半導體晶粒移位或位移（例如採用了後重構的製程，並且也因此使得保護絕緣層110覆蓋了RDL結構、鈍化層112等）。因此，可以提高半導體封裝結構50b的可靠性。另外，在圖9A中，覆蓋第二表面101b的那部分保護絕緣層110與覆蓋鈍化層112、第三表面101c的另一部分保護絕緣層110可以是在不同的製程步驟中形成的，因此圖9A中沿著第二表面101b可以將保護絕緣層110劃分為兩個部分。同樣圖9B的實施例中也可以這樣劃分。
圖9B是根據一些實施例的示例性半導體封裝結構的截面圖。為簡潔起見，以下實施例中與先前參考圖9A描述的元件相同或相似的元件的描述可以省略。在一些實施例中，半導體封裝結構50b類似於圖9A所示的半導體封裝結構50a。與半導體封裝結構50a相比，半導體封裝結構50b還包括鈍化層105，該鈍化層105形成在半導體晶粒的第一表面101a與RDL結構106之間並且由保護絕緣層110覆蓋。用於鈍化層105的方法與用於鈍化層112的方法相同或相似，並且不同於用於保護絕緣層110的方法。
在一些實施例中，透過與圖9A中描述的方法類似的方法來形成半導體封裝結構50b，除了在形成RDL結構106之前形成附加的（額外的）鈍化層105之外。在形成RDL結構106的步驟中，在鈍化層105中形成至少一個開口，使得鈍化層105暴露出導電焊盤102並圍繞在絕緣層104中形成的開口。
圖10A至圖10E是根據本發明的一些實施例的形成半導體封裝結構的示例性方法的截面圖。在下文中的實施例的元件的描述與先前參考圖1A至1F、4A至4E或6A至6E描述的那些元件的描述相同或相似，為了簡潔，可以省略。與圖1A-9B所示的半導體封裝結構10a-50b相比，以下實施例提供了具有扇出（fan-out）結構的半導體封裝結構。
如圖10A所示，在一些實施例中，提供了基板100。基板100可以是矽晶圓（wafer）。例如，基板100可以是矽基板或另一半導體基板。在一些實施例中，基板100在其中包括積體電路（未示出）。基板100中可以包括具有電晶體的積體電路（或稱為半導體元件）和中繼基板等。在一些實施例中，基板100也可以稱為晶粒。
在一些實施例中，絕緣層104形成在基板100上。絕緣層104可以用作ILD層、IMD層、鈍化層或它們的組合。為了簡化該圖，這裡僅示出平坦（flat）層。在一些實施例中，絕緣層104由無機材料製成，諸如氧化矽（SiOx ）、氮化矽（SiNx ）、氧氮化矽（SiON）、它們的組合或另一種合適的絕緣材料。
此外，絕緣層104在其中包括一個或複數個導電焊盤102。導電焊盤102與基板100的上表面相鄰。導電焊盤102可以由諸如銅、鋁或其他合適的金屬材料的金屬形成。這裡，以形成在基板100上且從絕緣層104露出的兩個導電焊盤102為例進行了說明，但本發明不限於此。例如，可以在基板100上形成一個或兩個以上的導電焊盤102。
在一些實施例中，諸如金屬層的導電層（未示出）形成在絕緣層104上並且穿過絕緣層104以電耦接至暴露的導電焊盤102。之後，如圖10A所示，對導電層進行圖案化以形成RDL結構106，使得RDL結構106電耦接至隨後形成的半導體晶粒。
在一些實施例中，如圖10A所示，將基板100切割以形成具有RDL結構106的半導體晶粒。每個形成的半導體晶粒可以是SOC積體電路晶粒。 SOC積體電路晶粒例如可以包括邏輯晶粒，該邏輯晶粒包括CPU、GPU、DRAM控制器或其任意組合。每個半導體晶粒包括：基板100；一個或複數個形成在基板100上的導電焊盤102；以及絕緣層104，該絕緣層104形成在基板100上並且具有開口以暴露出導電焊盤102。另外，半導體晶粒具有第一表面101a（例如，半導體晶粒的有源表面）、與第一表面101a相對的第二表面101b（例如，半導體晶粒的非有源表面）和在第一表面101a和第二表面101b之間鄰接的第三表面101c（例如，半導體晶粒的側壁表面）。
在一些實施例中，每個半導體晶粒的第二表面101b可以使用拾取和放置（pick-and-place）製程經由粘合劑層（未示出）安裝到載體基板（未示出）上。接下來，在一些實施例中，形成保護絕緣層110以覆蓋半導體晶粒的第一表面101a和第三表面101c並圍繞RDL結構106，從而形成的每個半導體晶粒上均具有RDL結構106。絕緣層110由保護絕緣層110封裝。在一些實施例中，保護絕緣層110保護半導體晶粒免受環境的影響，從而防止隨後形成的半導體封裝結構中的半導體晶粒由於例如應力、化學物質和/或水分而損壞。
在一些實施例中，保護絕緣層110由環氧模塑料（epoxy molding compound，EMC），Ajinomoto™增強膜（ABF）或丙烯酸基材料製成。在一些實施例中，保護絕緣層110由環氧模塑料（EMC）製成並透過模制製程形成。上面描述了保護絕緣層110的示​​例性形成，並且將不再重複。
在形成保護性絕緣層110之後，將具有保護性絕緣層110封裝的RDL結構106的半導體晶粒從載體基板剝離。上面描述了示例性的解鍵合方法，並且將不再重複。結果，每個半導體晶粒的第二表面101b從保護絕緣層110暴露。
在一些實施例中，在透過剝離製程去除載體基板之後，在保護絕緣層110的頂表面上執行研磨製程，直到RDL結構106從保護絕緣層110暴露出來為止，如圖10C所示。例如，可以透過CMP製程或其他合適的研磨製程來研磨保護絕緣層110的頂表面。
之後，如圖10D所示，保護絕緣層110和RDL結構106由鈍化層112覆蓋。在一些實施例中，鈍化層112透過塗覆製程或另一合適的沉積製程形成在保護絕緣層110和RDL結構106上。之後，鈍化層112透過光刻或光刻和蝕刻的組合圖案化以形成暴露RDL結構106的開口。在一些實施例中，鈍化層112由與保護性絕緣材料不同的材料製成。鈍化層112由聚醯亞胺（polyimide）或聚苯並惡唑（polybenzoxazole，PBO）製成。鈍化層112與保護絕緣層110直接接觸，這種方式可以節省製程步驟，提高生產效率。
在鈍化層112中形成開口之後，RDL結構114經由在鈍化層112中形成的那些開口穿過鈍化層112，如圖10D所示。 RDL結構114的構造和材料可以包括如上關於RDL結構106所描述的構造和材料，並且將不再重複。在一些實施例中，RDL結構114填充到在鈍化層112中形成的開口中，使得每個RDL結構114電連接到在鈍化層112中的開口下方的相應的暴露的RDL結構106。
如圖10D所示，根據一些實施例，RDL結構114從RDL結構106延伸到保護絕緣層110上方。特別地，RDL結構114可以從半導體晶粒的第一表面101a的正上方延伸到保護絕緣層110的正上方。因此，RDL結構114使得能夠進行扇出連接。
之後，如圖10D所示，保護絕緣層110、鈍化層112和RDL結構114由圖案化的鈍化層116覆蓋。在一些實施例中，鈍化層116由與保護絕緣層110的材料不同的材料製成。鈍化層116的形成和材料可以包括如上關於鈍化層112或鈍化層105的描述的形成和材料，並且將不再重複。之後，鈍化層116透過光刻或光刻和蝕刻的組合圖案化以形成暴露RDL結構114的開口。
在鈍化層116中形成開口之後，UBM層122經由在鈍化層116中形成的那些開口穿過鈍化層116，如圖10D所示。在一些實施例中，UBM層122填充到在鈍化層116中形成的開口中，使得每個導電結構120在鈍化層116中的開口下方電耦接到相應的暴露的RDL結構114。
如圖10E所示，根據一些實施例，在UBM層122上形成焊料凸塊124。在一些實施例中，導電結構120包括UBM層122和焊料凸塊124。在一些其他實施例中，導電結構120包括諸如銅凸塊的導電凸塊結構、導電柱結構、導電線結構或導電膏（paste）結構。在一些實施例中，形成一個以上的導電結構120。如圖10E所示，導電結構120之間的間隙G1可以大於RDL結構106之間的間隙G2，以實現扇出結構。
如圖10E所示，在形成導電結構120之後，形成可選的保護絕緣層130以覆蓋半導體晶粒的暴露的第二表面101b。有時將保護絕緣層130稱為由諸如環氧樹脂材料的熱固性材料製成的DBF。在一些其他實施例中，保護絕緣層130由與保護絕緣層110的材料相同的材料製成。例如，保護絕緣層130由環氧成型化合物（EMC）、味之素™增透膜（ABF）或丙烯酸類材料。圖10E所示的是形成的扇出結構的半導體封裝結構，例如RDL結構114和焊料凸塊124相對於基板100扇出。
圖10F是根據一些實施例的示例性半導體封裝結構的截面圖。為了簡潔，在下文中的實施例的與先前參考圖10E描述的元件相同或相似的元件的描述可以省略。在一些實施例中，半導體封裝結構60b類似於圖10E所示的半導體封裝結構60a。與半導體封裝結構60a相比，在封裝結構60b中沒有形成保護絕緣層130，因此半導體晶粒的第二表面101b暴露於環境。在一些實施例中，半導體封裝結構60b透過與圖10A至圖10E所示的實施例的方法相似的方法形成，除了省略了如圖10E所示的保護絕緣層130的形成之外。
圖11A是根據一些實施例的示例性半導體封裝結構的截面圖。為了簡潔，在下文中的實施例的與先前參考圖10E描述的元件相同或相似的元件的描述可以被省略。在一些實施例中，半導體封裝結構70a類似於圖10E所示的半導體封裝結構60a。與半導體封裝結構60a相比，在封裝結構70a中沒有形成UBM層122，因此焊料凸塊124直接形成在鈍化層116上。在一些實施例中，半導體封裝結構70a透過與圖10A至圖10E所示的實施例的方法相似的方法形成，除了省略了如圖10E所示的UBM層122的形成之外。鈍化層112與保護絕緣層110直接接觸，這種方式可以節省製程步驟，提高生產效率。
如圖11A所示，焊料凸塊124可以經由形成在鈍化層116中的開口穿過鈍化層116。在一些實施例中，焊料凸塊124填充到形成在鈍化層116中的開口中，從而每個導電結構120在鈍化層116中的開口下方電耦接到相應的暴露的RDL結構114。
圖11B是根據一些實施例的示例性半導體封裝結構的截面圖。為了簡潔，下文中的實施例的與先前參考圖11A描述的元件相同或相似的元件的描述可以省略。在一些實施例中，半導體封裝結構70b類似於圖11A所示的半導體封裝結構70a。與半導體封裝結構70a相比，在封裝結構70b中沒有形成保護絕緣層130，因此半導體晶粒的第二表面101b暴露於環境。
圖12A是根據一些實施例的示例性半導體封裝結構的截面圖。為了簡潔，在下文中的實施例的與先前參考圖10E描述的元件相同或相似的元件的描述可以省略。在一些實施例中，半導體封裝結構80a類似於圖10E所示的半導體封裝結構60a。與半導體封裝結構60a相比，在封裝結構80b中沒有形成鈍化層105（以節省製程步驟，提高生產效率），因此RDL結構106直接形成在絕緣層104上。在一些實施例中，在一些實施例中，半導體封裝結構80a透過與圖10A至圖10E所示的實施例的方法相似的方法形成，除了省略了如圖10A所示的鈍化層105的形成以外。鈍化層112與保護絕緣層110直接接觸，這種方式可以節省製程步驟，提高生產效率。
圖12B是根據一些實施例的示例性半導體封裝結構的截面圖。為了簡潔，下文中的實施例的與先前參考圖12A描述的元件相同或相似的元件的描述可以省略。在一些實施例中，半導體封裝結構80b類似於圖12A所示的半導體封裝結構80a。與半導體封裝結構80a相比，在封裝結構80b中沒有形成保護絕緣層130，因此半導體晶粒的第二表面101b暴露於環境。
圖13A是根據一些實施例的示例性半導體封裝結構的截面圖。為了簡潔，在下文中的實施例的與先前參考圖10E描述的元件相同或相似的元件的描述可以被省略。在一些實施例中，半導體封裝結構90a類似於圖10E所示的半導體封裝結構60a。與半導體封裝結構60a相比，在封裝結構90a中沒有鈍化層105並且沒有形成UBM層122，因此RDL結構106直接形成在絕緣層104上並且焊料凸塊124直接形成在絕緣層104上。在一些實施例中，半導體封裝結構90a透過與圖10A至圖10E所示的實施例的方法相似的方法形成，除了鈍化層105和UBM層122的形成被省略之外。鈍化層112與保護絕緣層110直接接觸，這種方式可以節省製程步驟，提高生產效率。
圖13B是根據一些實施例的示例性半導體封裝結構的截面圖。為簡潔起見，以下實施例中與先前參考圖13A描述的元件相同或相似的元件的描述可以省略。在一些實施例中，半導體封裝結構90b類似於圖13A所示的半導體封裝結構90a。與半導體封裝結構90a相比，在封裝結構90b中沒有形成保護絕緣層130，因此半導體晶粒的第二表面101b暴露於環境。在一個實施例中，圖13A和13B中的結構也可以是類似於圖9A和9B的結構，也即由保護絕緣層110覆蓋在鈍化層116之上。
根據前述實施例，半導體封裝結構被設計成在半導體封裝結構中製造保護結構以覆蓋或封裝半導體封裝結構中的半導體晶粒。保護結構包括一個或複數個保護絕緣層，以保護半導體晶粒免受環境影響，從而防止半導體封裝結構中的半導體晶粒由於例如應力、化學物質和/或濕氣而損壞。
由於半導體晶粒的頂部保護，因此可以在隨後的熱處理（諸如表面安裝技術（surface mount technology，SMT）製程或鍵合製程）期間維持半導體封裝結構的可靠性。而且，形成在半導體晶粒上的RDL結構也受到保護結構的保護，以保持其電學和熱學性能。另外，由於半導體晶粒的側壁保護，當將CSP結構放置在用於執行測試過程的測試插座中時，可以防止半導體封裝結構中的半導體晶粒碎裂。
此外，根據一些實施例，保護絕緣層覆蓋RDL結構並且鈍化層，半導體晶粒的第二表面和第三表面可以提供對半導體封裝結構的更好的保護能力。另外，可以減少或避免用於RDL結構對準的半導體晶粒移位或位移。因此，可以提高半導體封裝結構的可靠性。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
10a,10b,10c,10d,20a,20b,20c,20d,30a,30b,40a,40b,50a,50b,60a,60b,70a,70b,80a,80b,90a,90b:半導體封裝結構 C:晶片區域 S:劃線區域 100:基板 101a:第一表面 101b:第二表面 101c:第三表面 102:導電焊盤 104:絕緣層 106:重分佈層結構 106a:上表面 105,112:鈍化層 109,113:側壁 120:導電結構 122:凸塊下金屬層 124:焊料凸塊 110,110a,130:保護絕緣層 200:載體基板 202:粘合劑層
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中： 圖1A至1F是根據一些實施例的形成半導體封裝結構的示例性方法的截面圖。 圖2A是根據一些實施例的示例性半導體封裝結構的截面圖。 圖2B是根據一些實施例的示例性半導體封裝結構的截面圖。 圖3A是根據一些實施例的示例性半導體封裝結構的剖視圖。 圖3B是根據一些實施例的示例性半導體封裝結構的截面圖。 圖4A至4E是根據一些實施例的形成半導體封裝結構的示例性方法的截面圖。 圖5A是根據一些實施例的示例性半導體封裝結構的剖視圖。 圖5B是根據一些實施例的示例性半導體封裝結構的剖視圖。 圖6A至6E是根據一些實施例的形成半導體封裝結構的示例性方法的截面圖。 圖7A是根據一些實施例的示例性半導體封裝結構的剖視圖。 圖7B是根據一些實施例的示例性半導體封裝結構的截面圖。 圖8A是根據一些實施例的示例性半導體封裝結構的截面圖。 圖8B是根據一些實施例的示例性半導體封裝結構的截面圖。 圖9A是根據一些實施例的示例性半導體封裝結構的截面圖。 圖9B是根據一些實施例的示例性半導體封裝結構的截面圖。 圖10A至圖10E是根據一些實施例的形成半導體封裝結構的示例性方法的截面圖。 圖10F是根據一些實施例的示例性半導體封裝結構的截面圖。 圖11A是根據一些實施例的示例性半導體封裝結構的截面圖。 圖11B是根據一些實施例的示例性半導體封裝結構的截面圖。 圖12A是根據一些實施例的示例性半導體封裝結構的截面圖。 圖12B是根據一些實施例的示例性半導體封裝結構的截面圖。 圖13A是根據一些實施例的示例性半導體封裝結構的截面圖。 圖13B是根據一些實施例的示例性半導體封裝結構的截面圖。
40a:半導體封裝結構
100:基板
101a:第一表面
101b:第二表面
101c:第三表面
102:導電焊盤
104:絕緣層
106:重分佈層結構
112:鈍化層
120:導電結構
122:凸塊下金屬層
124:焊料凸塊
110:保護絕緣層

Claims (20)

  1. 一種半導體封裝結構，包括： 半導體晶粒，具有第一表面、與該第一表面相對的第二表面、以及鄰接在該第一表面和該第二表面之間的第三表面； 重分佈層結構，在該半導體晶粒的該第一表面上的並電耦接到該半導體晶粒； 保護絕緣層，覆蓋該重分佈層結構、該半導體晶粒的該第二表面和該第三表面；以及 導電結構，穿過該保護絕緣層並電耦接到該重分佈層結構。
  2. 如請求項1之半導體封裝結構，還包括鈍化層，該鈍化層位於該重分佈層結構與該保護絕緣層之間，並由該保護絕緣層覆蓋，其中，該導電結構穿過該鈍化層。
  3. 如請求項1之半導體封裝結構，還包括位於該半導體晶粒的該第一表面與該重分佈層結構之間的鈍化層，其中，該重分佈層結構穿過該鈍化層。
  4. 如請求項1之半導體封裝結構，還包括： 第一鈍化層，在該半導體晶粒的第一表面和該重分佈層結構之間，其中該重分佈層結構穿過該第一鈍化層；以及 第二鈍化層，位於該重分佈層結構與該保護絕緣層之間，並由該保護絕緣層覆蓋，其中，該導電結構穿過該第二鈍化層。
  5. 如請求項4之半導體封裝結構，其中，該第一鈍化層包括與該第二鈍化層的材料相同並且與該保護絕緣層的材料不同的材料。
  6. 如請求項1之半導體封裝結構，該導電結構包括凸塊下金屬層和該凸塊下金屬層上的焊料凸塊，或該第一鈍化層上的焊料凸塊。
  7. 一種半導體封裝結構，包括： 半導體晶粒，具有第一表面、與該第一表面相對的第二表面以及鄰接在該第一表面和該第二表面之間的第三表面； 第一保護絕緣層，覆蓋該半導體晶粒的該第一表面和該第三表面； 第一重分佈層結構，在該半導體晶粒的該第一表面上並電耦接到該半導體晶粒，並延伸到該第一保護絕緣層的正上方； 第一鈍化層，覆蓋該第一保護絕緣層和該第一該重分佈層結構；以及 導電結構，穿過該第一鈍化層並電耦接到該第一該重分佈層結構。
  8. 如請求項7之半導體封裝結構，還包括在該第一該重分佈層結構與該半導體晶粒的該第一表面之間並且電耦接至該半導體晶粒的第二該重分佈層結構。
  9. 如請求項8之半導體封裝結構，其中，該第二該重分佈層結構由該半導體晶粒的該第一表面上的該第一保護絕緣層圍繞。
  10. 如請求項8之半導體封裝結構，其中，該第一該重分佈層結構透過該第二該重分佈層結構電耦接至該半導體晶粒。
  11. 如請求項8之半導體封裝結構，還包括在該第二該重分佈層結構與該半導體晶粒的該第一表面之間的第二鈍化層，其中該第二該重分佈層結構穿過該第二鈍化層。
  12. 如請求項11之半導體封裝結構，其中，該第二鈍化層由在該半導體晶粒的該第一表面上的該第一保護絕緣層圍繞。
  13. 如請求項7之半導體封裝結構，還包括位於該第一該重分佈層結構和該第一保護絕緣層之間的第二鈍化層，其中，該第一該重分佈層結構穿過該第二鈍化層。
  14. 如請求項7之半導體封裝結構，還包括覆蓋該半導體晶粒的第二表面的第二保護絕緣層。
  15. 如請求項14之半導體封裝結構，其中，該第一保護絕緣層和該第二保護絕緣層包括相同的材料。
  16. 一種半導體封裝結構，包括： 半導體晶粒，具有第一表面、與該第一表面相對的第二表面以及鄰接在該第一表面和該第二表面之間的第三表面； 第一重分佈層結構，在該半導體晶粒的該第一表面上並電耦接到該半導體晶粒； 第一保護絕緣層，覆蓋該半導體晶粒的該第一表面和該第三表面並圍繞該第一該重分佈層結構； 第一鈍化層，覆蓋該第一保護絕緣層和該第一該重分佈層結構； 第二該重分佈層結構，透過該第一該重分佈層結構電連接至該半導體晶粒，其中該第二該重分佈層結構從該第一該重分佈層結構延伸至該第一保護絕緣層上方； 第二鈍化層，覆蓋該第二該重分佈層結構；以及 導電結構，穿過該第二鈍化層並電耦接到該第二該重分佈層結構。
  17. 如請求項16之半導體封裝結構，還包括覆蓋該半導體晶粒的該第二表面的第二保護絕緣層。
  18. 如請求項16之半導體封裝結構，還包括在該半導體晶粒的該第一表面與該第一該重分佈層結構之間的第三鈍化層，其中，該第一該重分佈層結構穿過該第三鈍化層。
  19. 如請求項18之半導體封裝結構，其中，該第三鈍化層由該第一保護絕緣層圍繞並覆蓋。
  20. 一種半導體封裝結構，包括： 半導體晶粒，具有第一表面、與該第一表面相對的第二表面、以及鄰接在該第一表面和該第二表面之間的第三表面； 重分佈層結構，在該半導體晶粒的該第一表面上的並電耦接到該半導體晶粒； 保護絕緣層，覆蓋該半導體晶粒的該第二表面和該第三表面； 第一鈍化層，覆蓋該重分佈層結構，並且與該保護絕緣層直接接觸；以及 導電結構，穿過該第一鈍化層並電耦接到該重分佈層結構。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI839752B (zh) * 2022-06-14 2024-04-21 群創光電股份有限公司 電子裝置及其製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI804874B (zh) * 2021-05-24 2023-06-11 世界先進積體電路股份有限公司 封裝結構
US11935878B2 (en) 2021-09-10 2024-03-19 Vanguard International Semiconductor Corporation Package structure and method for manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
US8343809B2 (en) * 2010-03-15 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die
JP4787296B2 (ja) * 2008-07-18 2011-10-05 Ｔｄｋ株式会社 半導体内蔵モジュール及びその製造方法
US8883559B2 (en) * 2009-09-25 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material to secure semiconductor die to carrier in WLCSP
US9196509B2 (en) * 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
US9754835B2 (en) * 2010-02-16 2017-09-05 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US9177926B2 (en) * 2011-12-30 2015-11-03 Deca Technologies Inc Semiconductor device and method comprising thickened redistribution layers
US10204879B2 (en) * 2011-01-21 2019-02-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wafer-level interconnect structures with advanced dielectric characteristics
US9721862B2 (en) * 2013-01-03 2017-08-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
US8993380B2 (en) * 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9941244B2 (en) * 2013-12-09 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Protective layer for contact pads in fan-out interconnect structure and method of forming same
US9818711B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods thereof
CN107611097A (zh) * 2017-10-13 2018-01-19 中芯长电半导体（江阴）有限公司 晶圆级芯片封装结构及其制备方法
DE102018124848A1 (de) * 2017-11-30 2019-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Package-Struktur und Verfahren

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI839752B (zh) * 2022-06-14 2024-04-21 群創光電股份有限公司 電子裝置及其製造方法

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