KR20240100179A - 재배선 기판, 이를 포함하는 반도체 패키지 및 재배선 기판의 제조 방법 - Google Patents

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KR20240100179A
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Abstract

본 발명의 실시예에 따른 재배선 기판은 제1 절연층, 상기 제1 절연층을 관통하는 비아 부분 및 상기 비아 부분 상에 상기 제1 절연층의 상면 상으로 연장되는 패드 부분을 포함하는 배선 패턴, 상기 배선 패턴의 상면을 덮는 금속층, 및 상기 제1 절연층 상에서 상기 패드 부분 및 상기 금속층을 덮는 제2 절연층을 포함하되, 상기 배선 패턴은 제1 금속을 포함하고, 상기 금속층은 상기 제1 금속 및 제2 금속을 포함할 수 있다. 상기 금속층은 상기 패드 부분과 수직으로 중첩하는 제1 부분 및 상기 제1 부분을 둘러싸는 제2 부분을 갖고, 상기 금속층 내에서 상기 제1 금속의 농도는 상기 제2 부분보다 상기 제1 부분에서 클 수 있다.

Description

재배선 기판, 이를 포함하는 반도체 패키지 및 재배선 기판의 제조 방법{Redistribution substrate, semiconductor package including the same and method of fabricating the redistribution substrate}
본 발명은 재배선 기판 및 반도체 패키지에 관한 것으로, 상세하게는 배선 패턴을 포함하는 재배선 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 재배선 기판, 이를 포함하는 반도체 패키지, 및 재배선 기판의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 재배선 기판, 이를 포함하는 반도체 패키지, 및 재배선 기판의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 재배선 기판은 제1 절연층, 상기 제1 절연층을 관통하는 비아 부분 및 상기 비아 부분 상에 상기 제1 절연층의 상면 상으로 연장되는 패드 부분을 포함하는 배선 패턴, 상기 배선 패턴의 상면을 덮는 금속층, 및 상기 제1 절연층 상에서 상기 패드 부분 및 상기 금속층을 덮는 제2 절연층을 포함하되, 상기 배선 패턴은 제1 금속을 포함하고, 상기 금속층은 상기 제1 금속 및 제2 금속을 포함할 수 있다. 상기 금속층은 상기 패드 부분과 수직으로 중첩하는 제1 부분 및 상기 제1 부분을 둘러싸는 제2 부분을 갖고, 상기 금속층 내에서 상기 제1 금속의 농도는 상기 제2 부분보다 상기 제1 부분에서 클 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 제1 재배선 기판, 상기 제1 재배선 기판 상에 실장되는 반도체 칩, 및 상기 제1 재배선 기판의 상면 상에서 상기 반도체 칩을 덮는 몰딩막을 포함할 수 있다. 상기 제1 재배선 기판은 제1 절연층, 상기 제1 절연층을 관통하는 비아 부분 및 상기 비아 부분 상에서 상기 제1 절연층의 상면 상으로 연장되는 패드 부분을 포함하는 배선 패턴, 상기 배선 패턴의 상면을 덮는 금속층, 및 상기 제1 절연층 상에서 상기 패드 부분 및 상기 금속층을 매립하는 제2 절연층을 포함할 수 있다. 상기 금속층의 폭은 상기 패드 부분의 폭보다 크고, 상기 금속층의 두께는 300 Å 내지 1500 Å일 수 있다.
본 발명의 실시예에 따른 재배선 기판의 제조 방법은 기판 상에 제1 오프닝을 갖는 제1 절연층을 형성하는 것, 상기 제1 절연층 상에 제2 오프닝을 갖는 포토레지스트 패턴을 형성하는 것, 상기 제2 오프닝은 상기 제1 오프닝에 연결되고, 상기 제1 및 제2 오프닝들을 채우는 배선 패턴을 형성하는 것; 상기 배선 패턴은 제1 금속을 포함하고, 상기 배선 패턴의 상에 금속층을 형성하는 것, 상기 금속층은 제2 금속을 포함하고, 상기 포토레지스트 패턴을 제거하는 것, 및 상기 제1 절연층 상에 상기 배선 패턴 및 상기 금속층을 덮는 제2 절연층을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 재배선 기판은 절연층 내에 배선 패턴의 상면을 덮는 금속층이 제공될 수 있다. 금속층은 배선 패턴의 폭보다 넓은 폭을 갖도록 제공되어 배선 패턴과 절연층 사이의 크랙(crack)이 형성되는 것을 방지할 수 있다. 또한, 금속층은 절연층과 배선 패턴에 의한 부산물(by-product)이 형성되는 것을 방지할 수 있다. 이에 따라, 재배선 기판 및 이를 포함하는 반도체 패키지의 구조적 안정성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 재배선 기판의 단면도이다.
도 2a는 도 1의 A 영역의 확대도이다.
도 2b는 본 발명의 실시예들에 따른 금속층의 평면도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 5 내지 도 12는 본 발명의 실시예들에 따른 재배선 기판의 제조 방법을 나타낸 단면도들이다.
도 13 내지 도 16는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
이하, 도면들 참조하여 본 발명의 개념에 따른 재배선 기판, 이를 포함하는 반도체 패키지, 및 재배선 기판의 제조 방법을 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2a는 도 1의 A 영역을 확대 도시한 도면이다. 도 2b는 본 발명의 실시예들에 따른 금속층의 평면도이다.
도 1, 도 2a, 및 도 2b를 참조하면, 재배선 기판(100)은 제1 보호층(101), 제2 보호층(103), 절연층들(110), 및 배선 패턴들(120) 및 금속층들(130)을 포함할 수 있다. 절연층들(110)은 제1 절연층(111), 제2 절연층(112), 및 제3 절연층(113)을 포함할 수 있다. 절연층들(110)의 개수는 도 1에 도시된 바에 한정되지 않으며, 필요에 따라 2개 이하 또는 4개 이상의 절연층들 제공될 수 있다. 절연층들(110)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질을 포함할 수 있다. 상기 감광성 절연 물질은 폴리머일 수 있다. 상기 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 도 1에서는 절연층들(110) 사이의 경계를 표시하였으나, 이와는 다르게 서로 인접한 절연층들(110) 사이의 계면은 구분되지 않을 수 있다. 금속층들(130)은 제1 금속층(131) 및 제2 금속층(132)을 포함할 수 있다. 배선 패턴들(120)은 제1 배선 패턴(121) 및 제2 배선 패턴(122)을 포함할 수 있다.
제1 보호층(101)이 재배선 기판(100)의 하면 상에 제공될 수 있다. 제1 보호층(101)은 예를 들어, 절연성 폴리머를 포함할 수 있다.
제1 재배선 패드(102)가 재배선 기판(100)의 상기 하면 상에 제공될 수 있다. 제1 재배선 패드(102)는 제1 보호층(101)로 둘러싸일 수 있다. 제1 재배선 패드(102)의 하면은 제1 보호층(101)의 하면 상으로 노출될 수 있다. 제1 재배선 패드(102)의 상면은 제1 보호층(101)의 상면 상으로 노출될 수 있다. 제1 재배선 패드(102)는 복수로 제공될 수 있다. 제1 재배선 패드들(102)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 재배선 패드(102)은 구리, 알루미늄 및/또는 니켈을 포함할 수 있다.
제1 절연층(111)이 제1 보호층(101) 상에 제공될 수 있다. 제1 절연층(111)은 제1 절연층(111)의 상면 및 하면을 연결하는 제1 오프닝(OP1)을 가질 수 있다. 제1 오프닝(OP1)은 제1 절연층(111)의 상기 하면을 향할수록 폭이 좁아질 수 있다. 제1 절연층(111)의 제1 오프닝(OP1)은 제1 재배선 패드(102)의 상기 상면의 적어도 일부를 노출시킬 수 있다.
제1 배선 패턴(121)이 제1 절연층(111) 상에 제공될 수 있다. 제1 배선 패턴(121)은 제1 비아 부분(121a) 및 제1 패드 부분(121b)을 포함할 수 있다. 제1 배선 패턴(121)은 제1 금속을 포함할 수 있다. 상기 제1 금속은 일 예로, 구리(Cu)를 포함할 수 있다.
제1 비아 부분(121a)은 제1 오프닝(OP1) 내에 제공될 수 있다. 따라서, 제1 비아 부분(121a)은 제1 절연층(111)의 상기 하면을 향할수록 폭이 좁아질 수 있다. 제1 비아 부분(121a)은 재배선 기판(100) 내에서 수직 배선을 위한 배선 패턴일 수 있다. 제1 비아 부분(121a)은 제1 재배선 패드(102) 및 제1 패드 부분(121b)를 전기적으로 연결할 수 있다. 본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성 요소를 통한 간접적인 연결/접속을 포함한다.
제1 패드 부분(121b)은 제1 비아 부분(121a) 상에 제공될 수 있다. 제1 패드 부분(121b)은 제1 비아 부분(121a) 상에서 제1 절연층(111)의 상면 상으로 연장될 수 있다. 제1 패드 부분(121b)은 제1 비아 부분(121a)와 인접한 다른 배선 패턴의 비아 부분을 전기적으로 연결할 수 있다. 제1 패드 부분(121b)은 제1 비아 부분(121a)와 경계면 없이 연결되어 일체를 구성할 수 있다. 제1 패드 부분(121b)의 폭은 제1 비아 부분(121a)의 폭보다 클 수 있다. 즉, 제1 배선 패턴(121)은 T 형상의 단면을 가질 수 있다.
도시하진 않았으나, 제1 배선 패턴(121)은 제1 패드 부분(121b)과 수평으로 연결되는 라인 부분을 더 포함할 수 있다. 상기 라인 부분은 복수로 제공되는 제1 패드 부분들(121b) 사이를 연결하는 위한 배선 패턴일 수 있다.
제1 배선 패턴(121)은 그의 하면 상에 제공되는 씨드 패턴(SP)을 더 포함할 수 있다. 씨드 패턴(SP)은 제1 비아 부분(121a)의 하면, 측벽 및 제1 패드 부분(121b)의 하면을 덮을 수 있다.
제1 금속층(131)이 제1 배선 패턴(121) 상에 제공될 수 있다. 제1 금속층(131)은 제1 배선 패턴(121)의 상면의 전체를 덮을 수 있다. 제1 금속층(131)의 하면은 제1 배선 패턴(121)의 상면, 즉 제1 패드 부분(121b)의 상면에 직접 접촉할 수 있다. 제1 금속층(131)의 폭은 제1 패드 부분(121b)의 폭보다 클 수 있다. 제1 금속층(131)은 제1 패드 부분(121b)의 전체와 수직으로 중첩될 수 있다. 이에 따라, 제1 금속층(131)은 제1 패드 부분(121b)의 상기 상면 전체와 접촉할 수 있다. 평면적 관점에서, 제1 금속층(131)의 내부에 제1 패드 부분(121b)이 위치할 수 있다. 제1 금속층(131)의 두께는 제1 패드 부분(121b)의 두께보다 작을 수 있다. 예를 들어, 제1 금속층(131)의 두께는 300 Å 내지 1500 Å일 수 있다. 제1 금속층(131) 및 제1 배선 패턴(121)의 평면 형상은 사각형일 수 있으나, 본 발명은 이에 한정되지 않으며, 제1 금속층(131)의 평면 형상은 원형 또는 다각형일 수 있다.
제1 금속층(131)은 제1 패드 부분(121b)와 수직으로 중첩하는 제1 부분(R1) 및 제1 부분(R1)을 둘러싸는 제2 부분(R2)을 가질 수 있다. 제2 부분(R2)는 제1 패드 부분(121b)과 수직으로 중첩하지 않는 부분일 수 있다.
제1 금속층(131)은 상기 제1 금속 및 제2 금속을 포함할 수 있다. 상기 제1 금속과 상기 제2 금속은 서로 다른 물질을 포함할 수 있다. 제1 금속층(131) 내에서 상기 제1 금속의 농도는 제2 부분(R2)보다 제1 부분(R1)에서 클 수 있다. 예를 들어, 제1 부분(R1)은 상기 제1 금속 및 상기 제2 금속이 혼재하는 부분일 수 있고, 제2 부분(R2)은 제2 금속이 존재하는 부분일 수 있다. 제1 금속층(131) 내에서 상기 제1 금속의 농도는 제1 금속층(131)의 하면에서 멀어질수록 작아질 수 있다. 여기서 제1 금속층(131)의 상기 하면은 제1 금속층(131)과 제1 패드 부분(121b) 간의 경계면, 또는 이들이 접하는 면에 대응될 수 있다. 제1 금속층(131)의 상면 및 측면에 인접할수록 상기 제1 금속의 농도는 낮아질 수 있다. 예를 들어, 제1 금속층(131)의 상기 상면 및 상기 측면에 인접한 부분에는 제2 금속이 존재할 수 있으며, 제1 금속이 존재하지 않을 수 있다. 일 예로, 상기 제2 금속은 니켈(Ni)을 포함할 수 있다.
제2 절연층(112)이 제1 절연층(111) 상에 제공될 수 있다. 제2 절연층(112)은 제1 절연층(111)의 상에서 제 1 패드 부분(121b) 및 제1 금속층(131)을 매립할 수 있다. 예를 들어, 제2 절연층(112)은 제1 패드 부분(121b)의 측면을 덮고, 제1 금속층(131)의 상면, 측면 및 하면을 덮을 수 있다. 제2 절연층(112)은 제1 금속층(131)의 상면의 일부를 노출시키는 제2 오프닝(OP2)을 가질 수 있다.
제2 배선 패턴(122)이 제2 절연층(112) 상에 제공될 수 있다. 제2 배선 패턴(122)은 제1 금속층(131)에 접속될 수 있다. 제2 배선 패턴(122)의 상면 상에 제2 금속층(132)이 제공될 수 있다. 제2 배선 패턴(122) 및 제2 금속층(132)은 앞서 설명한 제1 배선 패턴(121) 및 제1 금속층(131)과 실질적으로 동일 또는 유사할 수 있다. 또는, 제2 배선 패턴(122)의 일부는 제1 배선 패턴(121)과 다른 크기를 가질 수 있으나, 제2 배선 패턴(122)의 패드 부분은 비아 부분보다 큰 폭을 가질 수 있고, 제2 금속층(132)은 제2 배선 패턴(122)의 상기 패드 부분보다 큰 폭을 가질 수 있다.
제3 절연층(113)이 제2 절연층(112) 상에 제공될 수 있다. 제3 절연층(113)은 제2 절연층(112)의 상면 상에서 제2 배선 패턴(122) 및 제2 금속층(132)의 덮을 수 있다.
제2 보호층(103)이 제3 절연층(113) 상에 제공될 수 있다. 제2 보호층(103)은 제3 절연층(113) 상에서 제2 금속층(132)의 상면의 일부를 덮을 수 있다. 제2 보호층(103)은 예를 들어, 절연성 폴리머를 포함할 수 있다.
제2 재배선 패드(104)가 재배선 기판(100)의 상면 상에 제공될 수 있다. 제2 재배선 패드(104)는 제2 보호층(103)으로 둘러싸일 수 있다. 제2 재배선 패드(104)의 하면은 제2 보호층(103)의 하면 상으로 노출될 수 있다. 제2 재배선 패드(104)는 제2 금속층(132)에 접속될 수 있다. 제2 재배선 패드(104)의 상면은 제2 보호층(103)의 상면 상으로 노출될 수 있다. 제2 재배선 패드(104)는 복수로 제공될 수 있다. 제2 재배선 패드들(104)은 도전 물질을 포함할 수 있다. 제2 재배선 패드들(104)은 구리, 알루미늄 및/또는 니켈을 포함할 수 있다.
본 발명의 실시예들에 따른 재배선 기판(100)은 절연층들(110) 내에 배선 패턴(120) 및 배선 패턴(120)의 상면을 덮는 금속층(130)을 포함할 수 있다. 금속층(130)은 배선 패턴(120)의 상기 상면 상에서 배선 패턴(120)의 패드 부분보다 넓은 폭을 갖도록 제공될 수 있다. 금속층(130)은 재배선 기판(100)의 제조 공정 내 열처리 및 신뢰성 평가 시 상기 패드 부분의 측면과 이를 덮는 절연층들(110) 사이의 경계면에 크랙(crack)이 생기는 것을 방지할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다. 앞서 설명한 내용과 중복되는 내용은 생략하고, 동일한 구성에는 동일한 참조번호가 제공될 수 있다.
도 3을 참조하면, 반도체 패키지(10)는 하부 패키지(11) 및 상부 패키지(12)를 포함할 수 있다. 하부 패키지(11)는 제1 재배선 기판(100), 외부 연결 단자들(140), 제1 반도체 칩(200), 제2 재배선 기판(300), 제1 몰딩막(400), 및 관통 전극(500)을 포함할 수 있다.
제1 재배선 기판(100)은 도 1을 참조하여 설명한 재배선 기판(100)과 실질적으로 동일 또는 유사할 수 있다. 제1 재배선 기판(100)의 하면 상에 외부 연결 단자들(140)이 제공될 수 있다. 외부 연결 단자들(140)은 제1 재배선 패드들(102) 상에 제공될 수 있다. 외부 연결 단자들(140)은 솔더(solder) 볼 또는 솔더 범프를 포함할 수 있다. 외부 연결 단자들(140)은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다.
제1 반도체 칩(200)이 제1 재배선 기판(100) 상에 제공될 수 있다. 제1 반도체 칩(200)은 일 예로, 로직 칩 또는 버퍼 칩일 수 있다. 상기 로직 칩은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. 또는, 상기 로직 칩은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 상기 ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 실시예에 있어서, 제1 반도체 칩(200)은 메모리 칩일 수 있다.
제1 반도체 칩(200)은 제1 반도체 칩(200)의 하면 상에 제공되는 제1 칩 패드들(210)을 포함할 수 있다. 제1 칩 패드들(210)은 제1 반도체 칩(200) 내에 형성된 집적 회로와 전기적으로 연결될 수 있다. 제1 반도체 칩(200)의 상기 하면 상으로 제1 칩 패드들(210)이 노출될 수 있다. 제1 칩 패드들(210)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 칩 패드들(210)은 구리, 알루미늄 및/또는 니켈을 포함할 수 있다.
제1 칩 패시베이션 막(220)이 제1 반도체 칩(200)의 상기 하면 상에 제공될 수 있다. 제1 칩 패시베이션 막(220)은 제1 칩 패드들(210)을 둘러쌀 수 있다. 제1 칩 패시베이션 막(220)은 제1 칩 패드들(210)의 하면을 노출시킬 수 있다. 제1 칩 패시베이션 막(220)의 하면과 제1 칩 패드들(210)의 상기 하면은 공면(coplanar)을 이룰 수 있다. 제1 칩 패시베이션 막(220)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 탄질화물과 같은 절연 물질을 포함할 수 있다.
제1 반도체 칩(200)은 제1 재배선 기판(100) 상에 플립 칩(flip chip) 방식으로 실장될 수 있다. 보다 상세하게는, 제1 칩 연결 단자들(250)이 제2 재배선 패드들(104a)와 제1 칩 패드들(210) 사이에 제공될 수 있다. 제1 칩 연결 단자들(250)는 제2 재배선 패드들(104a)와 제1 칩 패드들(210)에 접속될 수 있다. 이에 따라, 제1 반도체 칩(200)이 제1 재배선 기판(100)과 전기적으로 연결될 수 있다. 제1 칩 연결 단자들(250)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 제1 칩 연결 단자들(250)은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다.
관통 전극(500)이 제1 재배선 기판(100) 상에 제공될 수 있다. 관통 전극(500)은 제2 재배선 패드(104b) 상에 제공될 수 있다. 관통 전극(500)은 제2 재배선 패드(104b)를 통해 제1 재배선 기판(100)과 전기적으로 연결될 수 있다. 관통 전극(500)은 복수로 제공될 수 있다. 관통 전극들(500)은 제1 반도체 칩(200)과 수평으로 이격될 수 있다. 관통 전극들(500)은 제1 반도체 칩(200)을 둘러쌀 수 있다. 평면적 관점에서, 관통 전극들(500)은 제1 재배선 기판(100)의 측면과 제1 반도체 칩(200)의 측면 사이에 배치될 수 있다. 관통 전극들(500)은 도전 물질을 포함할 수 있다. 관통 전극들(500)은 예를 들어, 구리 또는 텅스텐을 포함할 수 있다.
제1 몰딩막(400)이 제1 재배선 기판(100) 상에 제공될 수 있다. 제1 몰딩막(400)은 제1 재배선 기판(100)의 상면 상에서 제1 반도체 칩(200) 및 관통 전극들(500)을 덮을 수 있다. 제1 몰딩막(400)은 제1 재배선 기판(100)과 제1 반도체 칩(200) 사이에서 제1 칩 연결 단자들(250)을 둘러쌀 수 있다. 관통 전극들(500)은 제1 몰딩막(400)을 수직으로 관통하여 제2 재배선 패드들(104)에 접속될 수 있다. 제1 몰딩막(400)의 상면은 관통 전극들(500)의 상면과 공면을 이룰 수 있다. 제1 몰딩막(400)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
제2 재배선 기판(300)이 제1 몰딩막(400) 상에 제공될 수 있다. 제2 재배선 기판(300)의 절연층(310), 배선 패턴(320), 금속층(330), 제3 보호층(304), 및 제3 재배선 패드(303)는 제1 재배선 기판(100)의 절연층(110), 배선 패턴(120), 금속층(130), 제2 보호층(103), 및 제2 재배선 패드(104)과 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 절연층(310) 내에서, 배선 패턴(320)의 패드 부분 상에 금속층(330)이 제공될 수 있으며, 금속층(330)은 상기 패드 부분보다 넓은 폭을 가질 수 있다. 금속층(330)은 배선 패턴(320)의 전체와 수직으로 중첩될 수 있다. 배선 패턴(320)은 제1 금속을 포함할 수 있다. 금속층(330)은 상기 제1 금속 및 상기 제1 금속과 다른 제2 금속을 포함할 수 있다. 금속층(330)은 상기 패드 부분과 수직으로 중첩되는 제1 부분 및 상기 패드 부분과 수직으로 중첩하지 않는 제2 부분을 포함할 수 있다. 상기 제1 부분은 상기 제2 부분보다 제1 금속의 농도가 높을 수 있다. 금속층(330) 내에서 상기 제1 금속의 농도는 금속층(330)의 하면에서 멀어질수록 작아질 수 있다. 금속층(330)의 하면은 금속층(330)과 배선 패턴(320)의 경계면 또는 이 둘이 접하는 면일 수 있다. 금속층(330)의 상면 및 측면에 인접할수록 제1 금속의 농도가 낮아질 수 있다. 예를 들어, 상기 제1 금속은 구리(Cu)를 포함할 수 있고, 상기 제2 금속은 니켈(Ni)을 포함할 수 있다.
제2 재배선 기판(300)의 하면 상으로 최하단의 배선 패턴(320)이 노출될 수 있다. 예를 들어, 최하단의 배선 패턴(320)의 비아 부분은 최하단의 절연층(310)을 관통하여 관통 전극(500)에 접속될 수 있다. 이에 따라, 관통 전극(500)에 의해 제1 재배선 기판(100)과 제2 재배선 기판(300)이 전기적으로 연결될 수 있다.
상부 패키지(12)가 제2 재배선 기판(300) 상에 제공될 수 있다. 상부 패키지(12)는 상부 기판(550), 제2 칩 연결 단자들(520), 제2 반도체 칩(600) 및 제2 몰딩막(700)을 포함할 수 있다.
상부 기판(550)이 제2 재배선 기판(300) 상에 제공될 수 있다. 상부 기판(550)은 인쇄 회로 기판(printed circuit board)일 수 있다. 이와는 다르게, 상부 기판(550)은 재배선 기판일 수 있다. 상부 기판(550)은 상부 기판(550)의 상면 상의 제1 기판 패드(501) 및 상부 기판(550)의 하면 상의 제2 기판 패드(502)를 포함할 수 있다. 제1 기판 패드(501)는 상부 기판(550)의 상면 상으로 노출될 수 있다. 제2 기판 패드(502)는 상부 기판(550)의 하면 상으로 노출될 수 있다. 도시하지는 않았으나, 상부 기판(550)은 제1 기판 패드(501)와 제2 기판 패드(502)를 전기적으로 연결하는 배선을 포함할 수 있다.
기판 연결 단자들(510)이 상부 기판(550)과 제2 재배선 기판(300) 사이에 제공될 수 있다. 기판 연결 단자들(510)은 제2 기판 패드(502) 및 제3 재배선 패드(303)에 접속될 수 있다. 기판 연결 단자들(510)은 상부 패키지(12)와 하부 패키지(11)를 전기적으로 연결할 수 있다.
제2 반도체 칩(600)이 상부 기판(550) 상에 제공될 수 있다. 제2 반도체 칩(600)은 제2 반도체 칩(600)의 하면 상에 제공되는 제2 칩 패드들(610)을 가질 수 있다. 제2 칩 패드들(610)은 제2 반도체 칩(600) 내에 형성된 집적 회로와 전기적으로 연결될 수 있다. 제2 칩 패드들(610)은 도전 물질을 포함할 수 있다. 예를 들어, 제2 칩 패드들(610)은 구리, 알루미늄 및/또는 니켈을 포함할 수 있다.
제2 칩 패시베이션 막(620)이 제2 반도체 칩(600)의 상기 하면 상에 제공될 수 있다. 제2 칩 패시베이션 막(620)은 제2 칩 패드들(610)을 둘러쌀 수 있다. 제2 칩 패시베이션 막(620)은 제2 칩 패드들(610)의 하면을 노출시킬 수 있다. 제2 칩 패시베이션 막(620)의 하면과 제2 칩 패드들(610)의 상기 하면은 공면을 이룰 수 있다. 제2 칩 패시베이션 막(620)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 탄질화물과 같은 절연 물질을 포함할 수 있다.
제2 반도체 칩(600)은 상부 기판(550) 상에 실장될 수 있다. 예를 들어, 제2 반도체 칩(600)은 플립 칩(flip chip) 방식으로 실장될 수 있다. 제2 반도체 칩(600)과 상부 기판(550) 사이에 제2 칩 연결 단자들(520)이 제공될 수 있다. 제2 칩 연결 단자들(520)은 제2 칩 패드들(610) 및 제1 기판 패드(501) 사이에 배치될 수 있다. 제2 칩 연결 단자들(520)은 제2 칩 패드들(610) 및 제1 기판 패드(501)에 접속될 수 있다. 이에 따라, 제2 반도체 칩(600)은 상부 기판(550)을 통해 하부 패키지(11)와 전기적으로 연결될 수 있다. 제2 칩 연결 단자들(520)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 제2 칩 연결 단자들(520)은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다. 다른 실시예에 있어서, 제2 반도체 칩(600)은 상부 기판(550)에 와이어 본딩 방식으로 실장될 수 있다.
제2 몰딩막(700)이 상부 기판(550) 상에 제공될 수 있다. 제2 몰딩막(700)은 상부 기판(550)의 상면 상에서 제2 반도체 칩(600)을 매립할 수 있다. 제2 몰딩막(700)은 상부 기판(550)과 제2 반도체 칩(600) 사이에서 제2 칩 연결 단자들(520)을 둘러쌀 수 있다. 또는, 상부 기판(550) 과 제2 반도체 칩(600) 사이에 언더필(underfill)이 제공될 수 있다. 제2 몰딩막(700)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 앞서 설명한 내용과 중복되는 내용은 생략하고, 동일한 구성에는 동일한 참조번호가 제공될 수 있다.
도 4를 참조하면, 반도체 패키지(30)는 패키지 기판(540), 패키지 연결 단자(560), 재배선 기판(1100), 칩 스택들(CS), 반도체 소자(710), 및 몰딩막(410)을 포함할 수 있다.
패키지 기판(540)은 상면 및 하면에 인쇄된 배선 패턴을 포함하는 인쇄 회로 기판(printed circuit board)일 수 있다. 또는, 패키지 기판(540)은 도 1을 참조하여 설명한 재배선 기판일 수 있다. 패키지 기판(540)의 상면 상에 제1 상부 기판 패드들(580)이 배치될 수 있다. 제1 상부 기판 패드들(580)은 패키지 기판(540)의 상기 상면 상으로 노출될 수 있다. 패키지 기판(540)의 하면 상에 제1 하부 기판 패드들(570)이 배치될 수 있다. 제1 하부 기판 패드들(570)은 패키지 기판(540)의 상기 하면 상으로 노출될 수 있다. 도시하지 않았으나, 제1 상부 기판 패드들(580) 및 제1 하부 기판 패드들(570)은 패키지 기판(540) 내의 배선을 통해 전기적으로 연결될 수 있다. 제1 상부 기판 패드들(580) 및 제1 하부 기판 패드들(570)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 상부 기판 패드들(580) 및 제1 하부 기판 패드들(570)은 구리, 알루미늄 및/또는 니켈을 포함할 수 있다.
패키지 연결 단자들(560)이 패키지 기판(540)의 상기 하면 상에 배치될 수 있다. 패키지 연결 단자들(560)은 제1 하부 기판 패드들(570) 상에 배치될 수 있다. 패키지 연결 단자들(560)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 패키지 연결 단자들(560)은 주석, 은, 구리, 니켈, 비스무트, 인듐, 안티모니, 또는 세륨 중 하나, 또는 이들의 합금일 수 있다.
재배선 기판(1100)이 패키지 기판(540) 상에 제공될 수 있다. 재배선 기판(1100)은 도 1을 참조하여 설명한 재배선 기판(100)과 실질적으로 동일 또는 유사할 수 있다. 외부 연결 단자들(140)이 재배선 패드(102)와 제1 상부 기판 패드들(580) 사이에 제공되어 패키지 기판(540)과 재배선 기판(1100)을 전기적으로 연결할 수 있다.
제1 언더필(590)이 패키지 기판(540)과 재배선 기판(1100) 사이에 제공될 수 있다. 제1 언더필(590)은 외부 연결 단자들(140)을 둘러싸고, 외부 연결 단자들(140) 사이를 채울 수 있다.
칩 스택들(CS)이 재배선 기판(1100) 상에 제공될 수 있다. 칩 스택들(CS) 각각은 베이스 반도체 칩(810), 하부 반도체 칩들(820), 및 상부 반도체 칩들(850)을 포함할 수 있다. 베이스 반도체 칩(810) 상에 하부 반도체 칩들(820) 및 상부 반도체 칩(850)이 순차적으로 적층되어 있을 수 있다. 베이스 반도체 칩(810)의 폭의 상부 반도체 칩(850)의 폭 및 하부 반도체 칩들(820) 각각의 폭보다 클 수 있다. 상부 반도체 칩(850)의 폭 및 하부 반도체 칩들(820) 각각의 폭는 실질적으로 동일할 수 있다. 어떤 구성 요소들의 두께, 크기, 레벨, 및 너비가 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위 내의 동일성을 의미할 수 있다. 베이스 반도체 칩(810)은 로직 칩, 컨트롤러 칩, 또는 버퍼 칩을 포함할 수 있다. 상부 반도체 칩(850) 및 하부 반도체 칩들(820)은 베이스 반도체 칩(810)과 다른 종류의 반도체 칩을 포함할 수 있다. 상부 반도체 칩(850) 및 하부 반도체 칩들(820)은 메모리 칩을 포함할 수 있다.
베이스 반도체 칩(810)은 제1 상부 칩 패드들(811), 제1 하부 칩 패드들(812), 및 제1 관통 전극들(813)을 포함할 수 있다.
제1 하부 칩 패드들(812)이 베이스 반도체 칩(810)의 하면 상에 제공될 수 있다. 제1 하부 칩 패드들(812)는 베이스 반도체 칩(810)의 회로층과 전기적으로 연결될 수 있다. 제1 상부 칩 패드들(811)이 베이스 반도체 칩(810)의 상면 상에 제공될 수 있다. 제1 상부 칩 패드들(811)은 베이스 반도체 칩(810) 상면 상에서 보호층으로 둘러싸일 수 있다. 제1 상부 칩 패드들(811) 및 제1 하부 칩 패드들(812)은 구리, 알루미늄 및/또는 니켈과 같은 도전 물질을 포함할 수 있다.
제1 관통 전극들(813)이 베이스 반도체 칩(810) 내에 제공될 수 있다. 제1 관통 전극들(813)은 베이스 반도체 칩(810)을 수직으로 관통할 수 있다. 제1 관통 전극들(813)은 각각 대응되는 제1 상부 칩 패드들(811) 및 제1 하부 칩 패드들(812)에 접속될 수 있다. 제1 관통 전극들(813)은 구리, 타이타늄, 텅스텐, 및/또는 이들의 조합을 포함할 수 있다.
하부 반도체 칩들(820)이 베이스 반도체 칩(810) 상에 수직으로 적층되어 있을 수 있다. 이하, 하나의 하부 반도체 칩(820)을 기준으로 하부 반도체 칩들(820)의 구성에 대해 설명하도록 한다.
하부 반도체 칩(820)은 제2 상부 칩 패드들(821), 제2 하부 칩 패드들(822), 및 제2 관통 전극들(823)을 포함할 수 있다.
제2 하부 칩 패드들(822)이 하부 반도체 칩(820)의 하면 상에 제공될 수 있다. 제2 하부 칩 패드들(822)은 하부 반도체 칩(820)의 회로층과 전기적으로 연결될 수 있다. 제2 상부 칩 패드들(821)이 하부 반도체 칩(820)의 상면 상에 제공될 수 있다. 제2 상부 칩 패드들(821)은 하부 반도체 칩(820)의 상기 상면 상에서 보호층으로 둘러싸일 수 있다. 제2 상부 칩 패드들(821) 및 제2 하부 칩 패드들(822)은 구리, 알루미늄 및/또는 니켈과 같은 도전 물질을 포함할 수 있다.
제2 관통 전극들(823)이 하부 반도체 칩(820) 내에 제공될 수 있다. 제2 관통 전극들(823)은 하부 반도체 칩(820)을 수직으로 관통할 수 있다. 제2 관통 전극들(823)은 각각 대응되는 제2 상부 칩 패드들(821) 및 제2 하부 칩 패드들(822)에 접속될 수 있다. 제2 관통 전극들(823)은 구리, 타이타늄, 텅스텐, 및/또는 이들의 조합을 포함할 수 있다.
상부 반도체 칩(850)이 하부 반도체 칩들(820) 상에 배치될 수 있다. 상부 반도체 칩(850)의 하면 상에 제3 하부 칩 패드들(825)이 제공될 수 있다. 제3 하부 칩 패드들(825)은 상부 반도체 칩(850)의 회로층과 전기적으로 연결될 수 있다.
베이스 반도체 칩(810), 하부 반도체 칩들(820), 및 상부 반도체 칩(850)의 인접한 두 반도체 칩들 사이에 연결 범프들(831)이 제공될 수 있다. 연결 범프들(831)은 각각 대응되는 제1 상부 칩 패드들(811), 제2 상부 칩 패드들(821), 제2 하부 칩 패드들(822), 및 제3 하부 칩 패드들(825) 사이에 배치될 수 있다. 연결 범프들(831)은 베이스 반도체 칩(810), 하부 반도체 칩들(820), 및 상부 반도체 칩(850)을 전기적으로 연결할 수 있다.
비전도성층들(824)이 베이스 반도체 칩(810), 하부 반도체 칩들(820), 및 상부 반도체 칩(850)의 인접한 두 반도체 칩들 사이를 채울 수 있다. 비전도성층들(824)은 베이스 반도체 칩(810), 하부 반도체 칩들(820), 및 상부 반도체 칩(850) 사이에서 연결 범프들(831)을 둘러쌀 수 있다. 비전도성층들(824)은 상부 반도체 칩(850)의 측면 및 하부 반도체 칩들(820)의 측면 상으로 돌출될 수 있다. 비전도성층들(824)은 비전도성 필름(non-conductive film: NCF) 또는 비전도성 접착제(non-conductive paste: NCP)를 포함할 수 있다. 또는, 비전도성층들(824)은 절연성 폴리머를 포함할 수 있다.
칩 스택들(CS)은 서로 수평으로 이격 배치될 수 있다. 칩 스택들(CS)은 재배선 기판(1100)에 실장될 수 있다. 칩 스택들(CS)과 재배선 기판(1100) 사이에 스택 연결 단자들(830)이 제공될 수 있다. 스택 연결 단자들(830)은 재배선 기판(1100)의 제2 재배선 패드(104) 및 베이스 반도체 칩(810)의 제1 하부 칩 패드들(812) 각각에 대응되도록 배치될 수 있다. 칩 스택들(CS)은 재배선 기판(1100)을 통해 패키지 기판(540)과 전기적으로 연결될 수 있다. 스택 연결 단자들(830)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 스택 연결 단자들(830)은 주석, 은, 구리, 니켈, 비스무트, 인듐, 안티모니, 세륨, 및/또는 이들의 조합을 포함할 수 있다.
제2 언더필(650)이 베이스 반도체 칩(810)과 재배선 기판(1100) 사이에 제공될 수 있다. 제2 언더필(650)은 베이스 반도체 칩(810)과 재배선 기판(1100) 사이에서 스택 연결 단자들(830)을 둘러싸고, 스택 연결 단자들(830) 사이를 채울 수 있다.
반도체 소자(710)가 재배선 기판(1100) 상에서 칩 스택들(CS) 사이에 제공될 수 있다. 반도체 소자(710)는 반도체 칩일 수 있다. 반도체 소자(710)는 그의 하면의 제공된 제3 칩 패드들(720)을 포함할 수 있다. 제3 칩 패드들(720)은 반도체 소자(710)의 회로층과 전기적으로 연결될 수 있다. 제3 칩 패드들(720)과 재배선 기판(1100)의 제2 재배선 패드(104) 사이에 제3 칩 연결 단자들(750)이 제공될 수 있다. 반도체 소자(710)는 제3 칩 연결 단자들(750)을 통해 재배선 기판(1100)에 실장될 수 있다.
몰딩막(410)이 재배선 기판(1100) 상에 제공될 수 있다. 몰딩막(410)은 재배선 기판(1100)의 상면 상에서 반도체 소자(710)와 칩 스택들(CS)을 둘러쌀 수 있다. 몰딩막(410)은 반도체 소자(710) 및 칩 스택들(CS)의 상면을 노출시킬 수 있다. 이와는 다르게, 몰딩막(410)은 반도체 소자(710) 및 칩 스택들(CS)을 매립할 수 있다. 몰딩막(410)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
도 5 내지 도 12은 본 발명의 실시예들에 따른 재배선 기판의 제조 방법을 나타낸 단면도들이다.
도 5을 참조하면, 캐리어 기판(1000) 상에 제1 보호층(101)이 형성될 수 있다. 도시하지 않았으나, 캐리어 기판(1000) 상에 제1 보호층(101)을 접착시키기 위한 접착층이 형성될 수 있다. 제1 보호층(101) 내에 제1 재배선 패드(102)가 형성될 수 있다. 제1 재배선 패드(102)는 제1 보호층(101)의 상면 및 하면 상으로 노출될 수 있다.
제1 절연층(111)이 제1 보호층(101)의 상면 상에 형성될 수 있다. 제1 절연층(111)은 제1 보호층(101) 상에 절연 물질을 도포하여 형성될 수 있다. 상기 절연 물질은 감광성 절연(Photo-imageable dielectric, PID) 물질을 포함할 수 있다. 상기 감광성 절연 물질은 폴리머일 수 있다. 상기 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제1 절연층(111)이 패터닝되어 제1 오프닝(OP1)이 형성될 수 있다. 제1 오프닝(OP1)은 제1 절연층(111) 상에 노광 및 현상 공정을 수행하여 형성될 수 있다. 예를 들어, 제1 오프닝(OP1)은 제1 절연층(111) 상에 마스크를 형성한 후, 상기 마스크를 이용한 식각을 통해 형성될 수 있다. 제1 절연층(111)의 형성은 상기 절연 물질의 경화 공정을 더 포함할 수 있다.
제1 오프닝(OP1)은 제1 절연층(111)의 상면과 하면을 연결할 수 있다. 제1 오프닝(OP1)은 제1 절연층(111)의 하면을 향해 폭이 좁아질 수 있다. 제1 오프닝(OP1)은 제1 재배선 패드(102)의 상면의 적어도 일부를 노출시킬 수 있다.
도 6을 참조하면, 씨드층(SL)이 제1 절연층(111) 상에 형성될 수 있다. 씨드층(SL)은 제1 절연층(111) 상에 도전 물질의 도금 또는 증착을 통해 형성될 수 있다. 씨드층(SL)은 제1 절연층(111)의 상면, 제1 재배선 패드(102)의 상기 상면 및 제1 오프닝(OP1)의 내벽을 컨포멀하게 덮을 수 있다. 씨드층(SL)은 타이타늄과 같은 도전 물질을 포함할 수 있다.
포토레지스트 패턴(PR)이 씨드층(SL) 상에 형성될 수 있다. 포토레지스트 패턴(PR)을 패터닝하여 씨드층(SL)의 상면의 적어도 일부를 노출시키는 제3 오프닝(PO)이 형성될 수 있다. 제3 오프닝(PO)은 제1 오프닝(OP1) 상에 형성될 수 있다. 제3 오프닝(PO)은 제1 오프닝(OP1)보다 큰 폭을 갖도록 형성될 수 있다. 제3 오프닝(PO)의 적어도 일부는 제1 오프닝(OP1)과 수직으로 중첩될 수 있다. 일 예로, 평면적 관점에서, 제1 오프닝(OP1)은 제3 오프닝(PO) 내측에 위치할 수 있다. 제3 오프닝(PO)은 제1 오프닝(OP1)과 연결될 수 있다.
도 7을 참조하면, 배선 패턴(120)이 제3 오프닝(PO) 및 제1 오프닝(OP1) 내에 형성될 수 있다. 배선 패턴(120)은 씨드층(SL)을 전극으로 하는 도금을 통해 형성될 수 있다. 배선 패턴(120)은 씨드층(SL)을 덮을 수 있다. 제1 오프닝(OP1) 내에 형성된 배선 패턴(120)은 비아 부분(도 2의 121a)에 해당될 수 있다. 제3 오프닝(PO)내에 형성된 배선 패턴(120)은 패드 부분(도 2의 121b)에 해당될 수 있다. 배선 패턴(120)은 제1 금속을 포함할 수 있다. 일 예로, 상기 제1 금속은 구리를 포함할 수 있다.
도 8을 참조하면, 금속층(130)이 배선 패턴(120) 상에 형성될 수 있다. 금속층(130)은 배선 패턴(120) 상에 도전 물질의 도금을 통해 형성될 수 있다. 상기 도전 물질은 배선 패턴(120)의 상면 상에서 포토레지스트 패턴(PR)의 상면 상으로 연장되도록 도금될 수 있다. 금속층(130)은 배선 패턴(120)의 폭보다 큰 폭을 갖도록 형성될 수 있다. 금속층(130)은 300 Å 내지 1500 Å의 두께를 갖도록 형성될 수 있다. 금속층(130)은 상기 제1 금속과 다른 제2 금속을 포함할 수 있다. 일 예로, 상기 제2 금속은 니켈을 포함할 수 있다.
도 9를 참조하면, 앞서 설명한 포토레지스트 패턴(PR) 및 씨드층(SL)의 일부가 식각 공정에 의해 제거될 수 있다. 상기 식각 공정에 의해 제거되지 않은 씨드층(SL)의 다른 부분은 제1 절연층(111) 및 배선 패턴(120) 사이에서 씨드 패턴(SP)을 형성할 수 있다.
도 10을 참조하면, 제2 절연층(112)이 제1 절연층(111) 상에 형성될 수 있다. 제2 절연층(112)은 제1 절연층(111) 상에서 배선 패턴(120), 금속층(130)을 매립하도록 절연 물질을 도포하여 형성될 수 있다.
제2 절연층(112)이 패터닝되어 제2 오프닝(OP2)이 형성될 수 있다. 제2 오프닝(OP2)의 형성 방법은 도 5의 제1 오프닝(OP1)의 형성 방법과 같을 수 있다. 제2 절연층(112)의 형성은 상기 절연 물질의 경화 공정을 더 포함할 수 있다.
제2 오프닝(OP2)은 제2 절연층(112)의 하면을 향해 폭이 좁아질 수 있다. 제2 오프닝(OP2)은 금속층(130)의 상면의 적어도 일부를 노출시킬 수 있다.
도 11을 참조하면, 제2 절연층(112) 상에 도 6 내지 도 10을 참조하여 설명한 공정이 반복될 수 있다. 따라서, 제2 절연층(112) 상에 배선 패턴(120), 금속층(130), 및 제3 절연층(113)이 형성될 수 있다.
도 12를 참조하면, 제3 절연층(113) 상에 제2 보호층(103)이 형성될 수 있다. 제2 보호층(103) 내에 제2 재배선 패드(104)가 형성될 수 있다. 제2 재배선 패드(104)는 제2 보호층(103)의 상면 상으로 노출될 수 있다. 제2 재배선 패드(104)는 금속층(130)에 접속될 수 있다.
다시 도 1을 참조하여, 캐리어 기판(1000)을 제거하여 재배선 기판(100)이 제조될 수 있다. 도 5 내지 도 12에 도시된 바에 따르면, 3개의 절연층이 적층되는 재배선 기판의 제조 방법을 나타내고 있으나, 본 발명은 이에 한정되는 것은 아니다. 다른 실시예에 있어서, 도 5 내지 도 11의 공정이 반복적으로 수행되어 절연층이 4개 이상 적층된 재배선 기판이 제조될 수 있다.
재배선 기판의 제조 공정에서, 금속층이 제공되지 않을 경우 배선 패턴을 구성하는 제1 금속이 상기 배선 패턴의 상의 절연층까지 확산될 수 있으며, 이때 상기 절연층을 구성하는 물질과 상기 제1 금속이 반응하여 부산물(by-product)이 형성될 수 있다. 상기 부산물은 절연층의 오프닝 내에 잔류하게 되며, 이로 인해 재배선 기판 내에 보이드(void)가 형성될 수 있다. 따라서, 상기 재배선 기판의 구조적 안정성이 낮아질 수 있다.
본 발명의 실시예들에 따르면, 재배선 기판(100)의 제조 방법은 절연층(110) 내에 배선 패턴(120)을 덮는 금속층(130)을 형성하는 것을 포함할 수 있다. 금속층(130)은 상대적으로 배선 패턴의 제1 금속보다 확산계수(diffusivity)가 낮고, 절연층(110)과의 반응성이 낮은 제2 금속을 포함할 수 있다. 이에 따라, 금속층(130)과 절연층(110) 사이에 부산물의 형성되지 않을 수 있다.
또한, 금속층(130)은 배선 패턴(120)의 제1 금속이 절연층(110)으로 확산되는 것을 막는 배리어막으로 기능할 수 있다. 절연층(110) 형성 시 경화 공정에서 수반되는 열에 의해 배선 패턴(120)의 제1 금속이 금속층(130) 내로 확산될 수 있으나, 금속층(130)은 제1 금속이 절연층(110)까지 확산되는 것을 방지할 수 있다. 일 예로, 금속층의 두께가 300 Å보다 작을 경우 배선 패턴의 제1 금속은 금속층을 통과하여 절연층까지 확산될 수 있으며, 이에 따라 앞서 설명한 부산물이 형성될 수 있다. 본 발명의 일 실시예에 따르면, 금속층(130)은 300 Å 내지 1500 Å의 두께로 형성되어, 제1 금속이 금속층(130)의 하면에 인접한 부분에만 확산되고, 상면 및 측면에 인접한 부분까지는 확산되지 않을 수 있다. 따라서, 금속층(130)은 제1 금속의 확산에 의해 부산물이 형성되는 것을 방지할 수 있으며, 금속층(130)에 의해 재배선 기판(100)의 구조적 안정성이 향상될 수 있다.
도 13 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 도면들이다.
도 13을 참조하면, 도 5 내지 도 12에서 제조된 재배선 기판(100)이 반도체 패키지의 제조 공정에 제1 재배선 기판(100)으로 제공될 수 있다. 관통 전극들(500)이 제1 재배선 기판(100) 상에 형성될 수 있다. 관통 전극들(500)은 제2 재배선 패드(104a) 상에 형성될 수 있다. 도시하지는 않았으나, 제1 재배선 기판(100) 상에 희생층을 형성한 후, 상기 희생층에 제2 재배선 패드(104a)가 노출되도록 관통 홀이 형성될 수 있다. 상기 관통 홀을 채우도록 전기 도금 공정이 수행되어 관통 전극들(500)이 형성될 수 있다. 관통 전극들(500)은 제2 재배선 패드(104a)의 상면에서부터 제1 재배선 기판(100)에 수직하는 방향으로 연장될 수 있다.
제1 반도체 칩(200)이 제1 재배선 기판(100) 상에서 관통 전극들(500) 사이에 제공될 수 있다. 제1 반도체 칩(200)은 제1 재배선 기판(100) 상에 플립 칩 방식으로 실장될 수 있다. 예를 들어, 제1 반도체 칩(200)의 제1 칩 패드(210) 상에 제1 칩 연결 단자(250)를 제공한 후, 제2 재배선 패드들(104b)와 제1 칩 연결 단자(250)가 정렬되도록 제1 반도체 칩(200)이 제1 재배선 기판(100) 상에 배치될 수 있다. 이후, 제1 칩 연결 단자(250)에 리플로우(reflow) 공정을 수행하여 제1 반도체 칩(200)이 제1 재배선 기판(100)에 실장될 수 있다.
도 14를 참조하면, 제1 몰딩막(400)이 제1 재배선 기판(100) 상에 형성될 수 있다. 제1 몰딩막(400)은 제1 반도체 칩(200) 및 관통 전극들(500)을 매립할 수 있다.
도 15를 참조하면, 몰딩막(400)의 상부 일부가 그라인딩 공정을 통해 제거될 수 있다. 필요에 따라 관통 전극들(500)의 상부 일부과 몰딩막(400)과 함께 제거될 수 있다. 상기 그라인딩 공정을 통해 몰딩막(400)의 상면과 관통 전극들(500)의 상면이 공면을 이룰 수 있다. 도시된 바와 다르게, 상기 그라인딩 공정을 통해 제1 반도체 칩(200)의 상면이 노출될 수 있다. 상기 그라인딩 공정은 예를 들어, 화학적 기계적 연마 공정(CMP)에 의해 진행될 수 있다.
제2 재배선 기판(300)이 몰딩막(400)의 상면 상에 형성될 수 있다. 제4 절연층(311)이 몰딩막(400) 상에 형성될 수 있다. 제4 절연층(311)의 오프닝은 관통 전극들(500)의 상면을 노출시킬 수 있다. 이후, 도 6 내지 도 12를 참조하여 설명한 공정이 제4 절연층(311) 상에 수행되어 제2 재배선 기판(300)이 형성될 수 있다. 이에 따라, 하부 패키지(11)가 제조될 수 있다.
도 16을 참조하면, 상부 패키지(12)가 하부 패키지(11) 상에 제공될 수 있다. 상부 기판(550) 상에 제2 반도체 칩(600)이 플립 칩 방식으로 실장될 수 있다. 예를 들어, 제2 반도체 칩(600)의 제2 칩 패드(610) 상에 제2 칩 연결 단자(520)를 제공한 후, 상부 기판(550)의 제1 기판 패드(501)와 제2 칩 연결 단자(520)가 정렬되도록 제2 반도체 칩(600)이 상부 기판(550) 상에 배치될 수 있다. 이후, 제2 칩 연결 단자(520)에 리플로우(reflow) 공정을 수행하여 제2 반도체 칩(600)이 상부 기판(550)에 실장될 수 있다.
제2 몰딩막(700)이 상부 기판(550) 상에 형성될 수 있다. 제2 몰딩막(700)은 상부 기판(550)의 상면 상에서 제2 반도체 칩(600)을 매립할 수 있다. 이에 따라 상부 패키지(12)가 제조될 수 있다.
상부 패키지(12)는 하부 패키지(11) 상에 실장될 수 있다. 상부 패키지(12)는 상부 기판(550)의 제2 기판 패드(502) 상에 기판 연결 단자(510)를 제공한 후, 기판 연결 단자(510)가 제2 재배선 기판(300)의 제3 재배선 패드(303)에 정렬되도록 하부 패키지(11) 상에 배치될 수 있다. 이후, 기판 연결 단자(510)에 리플로우 공정을 수행하여 상부 패키지(12)가 하부 패키지(11) 상에 실장될 수 있다.
다시 도 3을 참조하면, 캐리어 기판(1000)이 제1 재배선 기판(100)으로부터 제거될 수 있다. 이때, 제1 재배선 패드들(102)의 하면이 노출될 수 있다. 외부 연결 단자들(140)이 제1 재배선 패드들(102)의 상기 하면 상에 제공될 수 있다. 이에 따라, 반도체 패키지(10)가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 재배선 기판
110: 절연층
120: 배선 패턴
121a: 제1 비아 부분
121b: 제1 패드 부분
130: 금속층

Claims (10)

  1. 제1 절연층;
    상기 제1 절연층을 관통하는 비아 부분 및 상기 비아 부분 상에 상기 제1 절연층의 상면 상으로 연장되는 패드 부분을 포함하는 배선 패턴;
    상기 배선 패턴의 상면을 덮는 금속층; 및
    상기 제1 절연층 상에서 상기 패드 부분 및 상기 금속층을 덮는 제2 절연층을 포함하되,
    상기 배선 패턴은 제1 금속을 포함하고,
    상기 금속층은 상기 제1 금속 및 제2 금속을 포함하고,
    상기 금속층은:
    상기 패드 부분과 수직으로 중첩하는 제1 부분; 및
    상기 제1 부분을 둘러싸는 제2 부분을 갖고,
    상기 금속층 내에서 상기 제1 금속의 농도는 상기 제2 부분보다 상기 제1 부분에서 큰 재배선 기판.
  2. 제1 항에 있어서,
    상기 금속층의 폭은 상기 패드 부분의 폭보다 큰 재배선 기판.
  3. 제1 항에 있어서,
    상기 금속층 내에서 상기 제1 금속의 농도는 상기 금속층과 상기 패드 부분의 경계면으로부터 멀어질수록 작아지는 재배선 기판.
  4. 제1 항에 있어서,
    상기 금속층의 상면 및 측면에 인접한 일부분은 상기 제1 금속을 포함하지 않는 재배선 기판.
  5. 제1 항에 있어서,
    상기 금속층의 두께는 상기 패드 부분의 두께보다 작은 재배선 기판.
  6. 제1 항에 있어서,
    상기 금속층의 두께는 300 Å 내지 1500 Å인 재배선 기판.
  7. 제1 항에 있어서,
    상기 제1 금속은 구리(Cu)를 포함하고,
    상기 제2 금속은 니켈(Ni)을 포함하는 재배선 기판.
  8. 제1 항에 있어서,
    상기 비아 부분은 상기 패드 부분에 인접할수록 폭이 커지고,
    상기 패드 부분의 폭은 상기 비아 부분의 폭보다 큰 재배선 기판.
  9. 기판 상에 제1 오프닝을 갖는 제1 절연층을 형성하는 것;
    상기 제1 절연층 상에 제2 오프닝을 갖는 포토레지스트 패턴을 형성하는 것, 상기 제2 오프닝은 상기 제1 오프닝에 연결되고;
    상기 제1 및 제2 오프닝들을 채우는 배선 패턴을 형성하는 것; 상기 배선 패턴은 제1 금속을 포함하고,
    상기 배선 패턴의 상에 금속층을 형성하는 것, 상기 금속층은 제2 금속을 포함하고;
    상기 포토레지스트 패턴을 제거하는 것; 및
    상기 제1 절연층 상에 상기 배선 패턴 및 상기 금속층을 덮는 제2 절연층을 형성하는 것을 포함하는 재배선 기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 금속층의 폭은 상기 배선 패턴의 폭보다 큰 재배선 기판의 제조 방법.
KR1020230019927A 2022-12-22 2023-02-15 재배선 기판, 이를 포함하는 반도체 패키지 및 재배선 기판의 제조 방법 KR20240100179A (ko)

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