TW202143402A - 半導體封裝元件及其製造方法 - Google Patents

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Abstract

本發明為一種半導體封裝元件及其製造方法，其中，該半導體封裝元件包含有一封膠材、一晶粒及至少一導電塊，該晶粒包覆在該封膠材內部，該導電塊包覆在封膠材內部且電性連接晶粒，其中，該導電塊的頂面周緣係藉由電鍍步驟而形成錨狀凸緣，當封膠材包覆該錨狀凸緣時，可提高與封膠材之間的結合強度以避免導電塊脫落，而晶粒及導電塊的底部係直接露出於該封膠材底面以供電性連接至電路板。

Description

半導體封裝元件及其製造方法
本發明是關於一種半導體封裝元件及其製造方法，尤其是指一種可降低元件高度的半導體封裝元件及其製造方法。
半導體封裝元件的型態眾多，主要技術走向是希望元件產品儘可能的小型化，以利於在電子裝置的有限空間內實現高密度排列。其中，四邊扁平無引線(Quad Flat No-Lead, QFN)或雙邊扁平無引線(Dual Flat No-Lead, DFN)封裝元件因為其導電銲墊係設置在膠體的底面，而不像傳統封裝元件是將引腳從膠體的側邊向外延伸，因此，QFN／DFN封裝元件有助於減小封裝尺寸。
請參考圖10A至10E所示，為習知的一種QFN半導體封裝流程示意圖。如圖10A所示，在一導線架200上藉由蝕刻製程形成一晶粒墊201及複數個半成品引線202，該晶粒墊201上可設置一晶粒203並相互電性連接。該導線架200的材料可以是銅或其它導電材質。
參看圖10B所示，將晶片203透過接線204而電連接至周圍的半成品引線202。
參看圖10C所示，利用封膠製程形成封膠材205，使封膠材205包覆住晶片203、晶粒墊201、接線204及半成品引線202等。
參看圖10D所示，再利用第二道蝕刻製程，對該導線架200的底面進行蝕刻，使得半成品引線202變成獨立的成品引線206，而且一部分的封膠材205會於底部顯露出來。
參看圖10E所示，對該成品引線206外露的部分表面形成絕緣層207。
以前述製程完成之QFN半導體元件，可以透過其底部的晶粒墊13、成品引線206等而銲接到一電路板(圖中未示)上。
但上述半導體封裝元件仍然具有一定的厚度且製程成本較高，而其底部的銲接接點是採用導線架構成，該導線架本身可能有表面不平整的問題，或是絕緣層覆蓋位置不佳而導致露銅問題，顯然有改進的必要。
本發明的主要目的是提供一種可降低元件高度的半導體封裝元件，該半導體封裝元件包含有：
一封膠材，具有一頂面及一底面；
一晶粒，係包覆在該封膠材內部，該晶粒的底面係包含有一銲接層，該銲接層露出於該封膠材的底面；
至少一導電塊，係包覆在該封膠材內部且電性連接該晶粒，且該導電塊的底面係露出於該封膠材的底面，其中，該導電塊的側面為平齊面，該導電塊的頂面周緣係形成錨狀凸緣。
本發明的另一目的是提供一種半導體封裝元件的製造方法，該方法包含：
於一基材上定義一黏晶區域以及在該基材上形成一導電塊，其中，該導電該導電塊的側面為平齊面，該導電塊的頂面周緣係透過溢鍍(over plating)步驟形成一錨狀凸緣；
於該基材的黏晶區域上黏置一晶粒；
電性連接該晶粒至該導電塊；
於該基材上形成一封膠材以包覆該晶粒及該導電塊；
蝕刻去除該基材，令晶粒底面及該導電塊的底面露出於該封膠材的底面。
本發明是一種半導體封裝元件，例如QFN或DFN封裝元件，在以下的詳細說明中，以二極體封裝元件作為範例加以說明，但不限於此種類型。
首先請參考圖1A至1C所示，為本發明當中的導電塊製作流程示意圖。本發明以圖案化製程於一基材10的表面上設置一道光阻遮罩11，該基材10可採用銅箔或其它材質，該光阻遮罩11的圖案是根據產品種類而決定，在目前的範例中受光阻遮罩11覆蓋的區域為黏晶區域，而在未被該光阻遮罩11遮蔽的區域為導電塊圖案區，在該導電塊圖案區進行一電鍍作業以形成一複合導電層。如圖1B的實施例中，該複合導電層依序由金層21(Au)、鎳層22(Ni)、銅層23(Cu)、鎳層24(Ni)、金層25(Au)電鍍堆疊而成，但此組合方式僅是舉例說明，並不必然限制前述列舉的材料種類、堆疊順序，本發明於電鍍銅層23時可透過控制電鍍時間，令銅層23產生溢鍍(over plating)以略高過於該光阻遮罩11的表面，如圖1B所示，銅層23的表面周緣會略高於光阻遮罩11的表面並略呈弧面，隨後電鍍的鎳層24、金層25再覆蓋於此銅層23之上。當複合導電層電鍍完成後，即移除基材10上的光阻遮罩11，該複合導電層即構成本發明的導電塊20，如圖2所示，在製作該導電塊20時因控制銅層23溢鍍，所以在移除光阻遮罩11之後，該導電塊20的頂部周緣略向外延伸形成錨狀凸緣26，而導電塊20的側面形成平齊面。
在形成導電塊20後，可供進行圖3A至3F的後續封裝製程：
參考圖3B所示的黏晶步驟，將晶粒30分別黏置在基材10表面的黏晶區域，其中，各晶粒30的高度約略等同於導電塊20的高度，使導電塊20的頂面與該晶粒30的頂面大致在相同平面，在晶粒30的表面可形成有至少一個銲接位置31，晶粒30底面可預先電鍍形成一層金屬材料以作為銲接層32。
參考圖3C所示，完成黏晶作業後即進行打線步驟，以引線33連接晶粒30表面的銲接位置31與對應的導電塊20。
參考圖3D所示，完成打線作業後進行封膠步驟，將封膠材40完整包覆晶粒30及導電塊20。完成封膠後，對基材10進行蝕刻以。。
參考圖3E示，當完成蝕刻步驟後，該基材10會完全被移除，露出晶粒30底部預先形成的銲接層32以及導電塊20的底面。隨後進行切割步驟，切割作業可沿著圖3E中的虛線位置進行。
參考圖3F所示，當完成切割步驟後，可分割出多個獨立的封裝元件100。在每個封裝元件100中，導電塊20頂面的錨狀凸緣26與封膠材40之間形成錨定卡合，提高了導電塊20在封膠材40中的穩固性，能有效避免導電塊20自封膠材40脫離。
圖4A表示該封裝元件100的俯視平面示意圖，晶粒30與導電塊20的尺寸大致相等。圖4B表示該封裝元件100的底視平面示意圖，在此實施例中，每個封裝元件100是雙接點元件(如二極體)，晶粒30底部的銲接層32與導電塊20底部構成封裝元件100的兩個銲點，供封裝元件100銲接於電路板。在圖4A、4B的範例中，晶粒30底部的銲接層32與導電塊20的底面尺寸大致相等。
請參考圖5所示，上述本發明的製作流程亦能應用於製作三接點或多接點的封裝元件100，在打線的過程中，將晶粒30表面上的多個銲接位置31a、31b透過引線33分別連接到不同對應的導電塊20，該多個導電塊20及晶粒30底面可構成封裝元件100的多個銲點。
本發明除了採用上述的打線製程實現晶粒30與導電塊20之間的電性連接，在另一實施例中亦可以採用如圖6A~6G的重分佈(RDL)製程完成。
圖6A、6B與前述實施例圖3A、3B的步驟相同，為形成導電塊20、黏置晶粒30的製程，故不再贅述。
請參考圖6C，於黏晶後塗佈一介電層50，再以曝光顯影方式在該介電層50上定義出所需的線路圖案，露出晶粒30表面的銲接位置31及導電塊20。
請參考圖6D，透過電鍍製程製作一重分佈層(RDL)，該重分佈層作為導電線路60並且連接於晶粒30的銲接位置31與導電塊20之間，例如以金(Au)為材料製作該導電線路60。
參考圖6E~6G，在重分佈層形成之後，再進行封膠、蝕刻基材10、切割等類似前述圖3D~3F步驟，以完成獨立的半導體封裝元件100。
請參考圖7所示，利用重分佈製程製作導電線路60的作法亦可應用於三接點或多接點的封裝元件100，圖7表示晶粒30表面上的銲接位置31a、31b透過重分佈製程製作出來的導電線路60分別連接到周圍不同的導電塊20，該多個導電塊20的底面及晶粒30底面可構成封裝元件100的多個銲點。
請參考圖8A~8D，針對有特殊外觀需求的封裝元件，可能必需在封裝元件底面形成有特定尺寸、形狀的銲點，因此本發明可預先在基材10上形成符合外觀需求的晶粒墊(die pad)36以供晶粒30設置，令封裝元件滿足特定的外觀要求。
首先參考圖8A，本發明以圖案化製程於一基材10的表面上設置一道第一光阻遮罩71以定義出導電塊20以及晶粒墊36的圖案，在未被該第一光阻遮罩71遮蔽的基材10表面進行第一次電鍍作業，形成金層21(Au)及鎳層22(Ni)於基材10表面。
參考圖8B所示，在基材10的表面上形成金層21(Au)及鎳層22(Ni)後，移除第一光阻遮罩71，在作為晶粒墊36位置處的金層21及鎳層22係共同形成一晶粒墊36。
參考圖8C所示，於基材10的表面上再透過圖案化製程形成一道第二光阻遮罩72，該第二光阻遮罩72覆蓋住晶粒墊36而僅顯露出導電塊20的位置；在未被第二光阻遮罩72覆蓋的區域再進行第二次電鍍作業，於鎳層22表面依序電鍍銅層23(Cu)、鎳層24(Ni)、金層25(Au)，形成一導電塊20。
參考圖8D所示，導電塊20完成後，即可移除該第二光阻遮罩72，因此在該基材10的表面上即形成有導電塊20與晶粒墊36。晶粒30可設置於該晶粒墊36上並與周邊的導電塊20透過打線或重分佈製程電性連接。
請參閱圖9A及圖9B所示，以上述圖8A~8D步驟完成的基材10提供封裝時，因為晶粒30電性連接在晶粒墊36上，且該晶粒墊36露出於封膠材底面，該晶粒墊36的功能相當於前述圖4B之實施例中以電鍍方式製成的銲接層32。因此封裝元件100底面的銲點即根據晶粒墊36以及導電塊20的位置、尺寸、形狀而決定，與晶粒30的尺寸大小無關。
綜上所述，本發明的半導體封裝元件及製作方法相較於同類型元件係具備至少下述優點：
一、無需使用導線架(lead frame)作為銲接接點，無露銅的問題；亦避免導線架表面本身有不平整的情況。
二、封裝元件的整體厚度可以有效降低。
三、封裝元件中的導電塊僅需控制電鍍製程，便可形成錨狀凸緣而與封膠材牢固卡合，製程相對簡單且可避免導電塊自封裝件中脫離。
10:基材 11:光阻遮罩 12:黏晶區域 20:導電塊 21:金層 22:鎳層 23:銅層 24:鎳層 25:金層 26:錨狀凸緣 30:晶粒 31, 31a, 31b:銲接位置 32:銲接層 33:引線 36:晶粒墊 40:封膠材 50:介電層 60:導電線路 71:第一光阻遮罩 72:竹二光阻遮罩 100:封裝元件 200:導線架 201:晶粒墊 202:半成品引線 203:晶片 204:接線 205:封膠材 206:成品引線 207:絕緣層
圖1A~1C：本發明在基材表面製作導電塊一實施例的流程圖。 圖2：本發明導電塊的層狀結構示意圖。 圖3A~3F：本發明封裝元件採用打線製程的製作流程示意圖。 圖4A：本發明以雙接腳封裝元件為例的上視平面示意圖。 圖4B：本發明以雙接腳封裝元件為例的底視平面示意圖。 圖5：本發明三接腳封裝元件（以打線連接）的側視示意圖。 圖6A~6G：本發明封裝元件採用重分佈(RDL)製程的製作流程示意圖。 圖7：本發明三接腳封裝元件（以重分佈層連接）的側視示意圖。 圖8A~8D：本發明在基材表面製作導電塊另一實施例的流程圖。 圖9A：本發明以圖8A~8D所製成之基材構成封裝元件後的上視平面示意圖。 圖9B：本發明以圖8A~8D所製成之基材構成封裝元件後的底視平面示意圖。 圖10A~10E：傳統QFN元件的製法流程示意圖。
100:封裝元件
20:導電塊
26:錨狀凸緣
30:晶粒
31:銲接位置
32:銲接層
33:引線
40:封膠材

Claims (12)

  1. 一種半導體封裝元件，包含有： 一封膠材，具有一頂面及一底面； 一晶粒，包覆在該封膠材內部，該晶粒的底面包含有一銲接層，該銲接層露出於該封膠材的底面； 至少一導電塊，包覆在該封膠材內部且電性連接該晶粒，該導電塊的底面露出於該封膠材的底面，其中，該導電塊的側面為平齊面，該導電塊的頂面周緣形成錨狀凸緣。
  2. 如請求項1所述半導體封裝元件，其中，該導電塊的頂面與該晶粒的頂面在同一平面。
  3. 如請求項1所述半導體封裝元件，其中，該導電塊是電鍍多層金屬材料構成。
  4. 如請求項3所述半導體封裝元件，其中，構成該導電塊的金屬材料包含金、鎳、銅當中的一種或其組合，其中該導電塊底部的金屬材料露出於該封膠材的底面。
  5. 如請求項1所述半導體封裝元件，該晶粒透過一導電線路電性連接到該導電塊的頂面，該導電線路是以重分佈製程(RDL)製作形成。
  6. 如請求項1所述半導體封裝元件，其中，該晶粒的銲接層是電鍍形成在該晶粒的底面。
  7. 如請求項1所述半導體封裝元件，其中，該晶粒的銲接層是一供晶粒黏置的晶粒墊。
  8. 一種半導體封裝元件的製作方法，包含： 於一基材上定義一黏晶區域以及在該基材上形成一導電塊，其中，該導電塊的側面為平齊面，該導電塊的頂面周緣是利用溢鍍(over plating)形成的一錨狀凸緣； 於該基材的黏晶區域上黏置一晶粒； 電性連接該晶粒至該導電塊； 於該基材上形成一封膠材以包覆該晶粒及該導電塊； 蝕刻去除該基材，令晶粒的底面及該導電塊的底面露出於該封膠材的底面。
  9. 如請求項8所述半導體封裝元件的製作方法，其中，在形成該導電塊的步驟中，包含有： 於該基材上形成一層光阻遮罩以定義出導電塊圖案區； 在該基材表面上的導電塊圖案區進行電鍍而形成一複合導電層，其中，該複合導電層的高度係略高於該光阻遮罩的表面； 移除該光阻遮罩，其中，該基材表面上之複合導電層構成該導電塊。
  10. 如請求項8所述半導體封裝元件的製作方法，其中，在形成該導電塊的步驟中，包含有： 於該基材上形成一第一光阻遮罩以定義出導電塊圖案區及黏晶區域； 在該基材表面上的該導電塊圖案區及該黏晶區域進行電鍍，其中，在該黏晶區域係藉由電鍍形成一晶粒墊； 移除該第一光阻遮罩； 於該基材上形成一第二光阻遮罩，該第二光阻遮罩露出該導電塊圖案區； 在該基材表面上的導電塊圖案區進行電鍍以形成一複合導電層，其中，該複合導電層的高度係略高於該第二光阻遮罩的表面； 移除該第二光阻遮罩，其中，該複合導電層構成該導電塊。
  11. 如請求項9或10所述半導體封裝元件的製作方法，在形成該複合導電層的步驟中，係於基材的表面電鍍金、鎳、銅當中的至少一種金屬材料或其組合。
  12. 如請求項所述半導體封裝元件的製作方法，該晶粒透過一導電線路電性連接到該導電塊，該導電線路是以重分佈製程(RDL)製作形成。
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