CN106876340B - 半导体封装结构及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体封装结构及其制作方法。其制作方法包括以下步骤。提供封装基材。封装基材包括介电层与连接介电层的金属层。图案化金属层，以形成图案化线路层。图案化线路层包括多个彼此分离的接垫。形成第一封装胶体于介电层上，并填充于这些接垫之间，以形成预铸模导线层。移除其中一个接垫或部分介电层，以形成第一开口。配置芯片于第一开口内，并使芯片电性连接预铸模导线层。形成第二封装胶体于介电层或预铸模导线层上，以包覆芯片。本发明能制作得到整体厚度较薄且具有良好的结构强度的半导体封装结构。

Description

半导体封装结构及其制作方法
技术领域
本发明涉及一种封装结构及其制作方法，尤其涉及一种半导体封装结构及其制作方法。
背景技术
在半导体产业中，集成电路(IC)的生产主要可分为三个阶段：集成电路的设计、集成电路的制作以及集成电路的封装。在晶圆的集成电路制作完成之后，晶圆的主动面配置有多个接垫。最后，由晶圆切割所得的裸芯片可通过接垫，电性连接于承载器(carrier)。通常而言，承载器可以是导线架(lead frame)、基板(substrate)或印刷电路板(printedcircuit board)，而芯片可通过打线接合(wire bonding)或覆晶接合(flip chipbonding)等方式连接至承载器上，以使芯片的接垫与承载器的接点电性连接，进而构成芯片封装体。
芯片封装体的整体厚度例如是封装胶体的厚度、承载器的厚度以及外部端子的高度的总和。为满足芯片封装体微型化(miniaturization)的发展需求，常见的作法是降低承载器的厚度。然而，承载器的厚度缩减有限，且会对其结构刚性造成影响。
发明内容
本发明提供一种半导体封装结构的制作方法，其能制作得到整体厚度较薄且具有良好的结构强度的半导体封装结构。
本发明提供一种半导体封装结构，其整体厚度较薄，且具有良好的结构强度。
本发明提出一种半导体封装结构的制作方法，其包括以下步骤。提供封装基材。封装基材包括介电层与连接介电层的金属层。图案化金属层，以形成图案化线路层。图案化线路层包括多个彼此分离的接垫。形成第一封装胶体于介电层上，并使第一封装胶体填充于这些接垫之间，以形成预铸模导线层。移除其中一个接垫或部分介电层，以形成第一开口。配置芯片于第一开口内，并使芯片电性连接预铸模导线层。形成第二封装胶体于介电层或预铸模导线层上，使第二封装胶体包覆芯片。
在本发明的一实施例中，上述的在移除其中一个接垫之后，第一开口暴露出部分介电层，且芯片配置于介电层上。
在本发明的一实施例中，上述的半导体封装结构的制作方法还包括以下步骤。移除部分介电层，以形成多个第二开口。这些第二开口暴露出部分预铸模导线层。形成多个外部连接端子于这些第二开口内，并使这些外部连接端子电性连接预铸模导线层。
在本发明的一实施例中，上述的芯片以多条导线电性接合预铸模导线层的图案化线路层。
在本发明的一实施例中，上述的在移除部分介电层之后，第一开口暴露出部分预铸模导线层，且芯片配置于预铸模导线层上。
在本发明的一实施例中，上述的半导体封装结构的制作方法还包括在移除部分介电层时，形成多个第二开口。
在本发明的一实施例中，上述的芯片以多条导线通过这些第二开口电性接合于预铸模导线层。
本发明提出一种半导体封装结构，其包括预铸模导线层、介电层、芯片以及第二封装胶体。预铸模导线层包括图案化线路层与第一封装胶体。图案化线路层包括多个彼此分离的接垫。第一封装胶体填充于这些接垫之间。介电层连接预铸模导线层，其中预铸模导线层或介电层具有第一开口。芯片配置于第一开口内，并且电性连接预铸模导线层。第二封装胶体配置于介电层或预铸模导线层上，且包覆芯片。
在本发明的一实施例中，上述的预铸模导线层具有第一开口。第一开口暴露出部分介电层，且芯片配置于介电层上。
在本发明的一实施例中，上述的半导体封装结构还包括多个外部连接端子。介电层具有多个第二开口，以暴露出部分预铸模导线层，其中这些外部连接端子分别配置于这些第二开口内，并与预铸模导线层电性连接。
在本发明的一实施例中，上述的介电层具有第一开口。第一开口暴露出部分预铸模导线层，且芯片配置于预铸模导线层上。
在本发明的一实施例中，上述的介电层具有多个第二开口，且芯片以多条导线通过这些第二开口电性接合于预铸模导线层。
基于上述，本发明的半导体封装结构的制作方法是使金属层与介电层相连接，并利用第一封装胶体包覆图案化后之金属层(即图案化线路层)。因此，图案化线路层的厚度可大幅缩减，并藉由介电层与第一封装胶体的支撑来提高结构刚性。反观现有的导线架需维持一定的厚度，否则容易因结构刚性的不足而弯曲变形。在使芯片通过打线接合的方式电性连接于预铸模导线层的过程中，图案化线路层可受到介电层与第一封装胶体的支撑而不易弯曲变形，故能提高导线与图案化线路层之间的接合精度及强度，并且确保芯片与图案化线路层之间的电性连接关系。另一方面，由于芯片可埋设于预铸模导线层或介电层的第一开口内，因此有助于缩减半导体封装结构的整体厚度，以符合薄型化的发展需求。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1G是本发明一实施例的半导体封装结构的制作方法的剖面示意图；
图2A至图2F是本发明另一实施例的半导体封装结构的制作方法的剖面示意图。
附图标记：
100、100A：半导体封装结构
102、103：预铸模导线层
102a、111d：第一开口
110：封装基材
111：介电层
111a、111c：表面
111b、111e：第二开口
112：金属层
113、114：图案化线路层
115、116：接垫
115a、116a：第一端面
115b、116b：第二端面
120：第一封装胶体
130：芯片
131：主动表面
132：背表面
140：导线
150：第二封装胶体
160：外部连接端子
具体实施方式
图1A至图1G是本发明一实施例的半导体封装结构的制作方法的剖面示意图。首先，请参考图1A，提供封装基材110。封装基材110包括介电层111以及金属层112，其中金属层112与介电层111相连接。在本实施例中，介电层111的材质可以是聚乙烯对苯二甲酸酯(polyethylene terephthalate,PET)、聚酰亚胺(Polyimide,PI)、聚醚(polyethersulfone,PES)或碳酸脂(polycarbonate,PC)，或者是其他的可挠性材料。金属层112的材质可以是铜、铝、金、银、镍或前述金属的合金。
接着，请参考图1B，例如以光微影蚀刻技术图案化金属层112，以形成图案化线路层113。在本实施例中，图案化线路层113包括多个彼此分离的接垫115，并暴露出部分介电层111。接着，请参考图1C，形成第一封装胶体120于介电层111上，并使第一封装胶体120填充于这些接垫115之间，以形成预铸模导线层102。在本实施例中，由于图案化线路层113与介电层111相连接，且被第一封装胶体120所包覆，因此图案化线路层113的厚度可大幅缩减，并藉由介电层111与第一封装胶体120的支撑以提高结构刚性。反观现有的导线架需维持一定的厚度，否则容易因结构刚性的不足而弯曲变形。另一方面，各个接垫115相对远离介电层111的表面可暴露于第一封装胶体120。如图1C所示，各个接垫115的厚度例如是与第一封装胶体120的厚度相等。
接着，请参考图1D，例如以蚀刻的方式移除其中一个接垫115，以形成第一开口102a，进而暴露出部分介电层111的表面111a。接着，请参考图1E，例如通过曝光显影、镭射或机械钻孔等方式移除部分介电层111，以于介电层111的表面111c上形成多个第二开口111b。这些第二开口111b暴露出部分预铸模导线层102，且分别对应于这些接垫115。详细而言，各个接垫115具有第一端面115a以及相对于第一端面115a的第二端面115b，其中各个接垫115的第二端面115b暴露于对应的第二开口111b。
接着，请参考图1F，使芯片130配置于第一开口102a内，并以背表面132贴合于介电层111的表面111a上，且芯片130的主动表面131暴露于第一开口102a。接着，使多条导线140分别电性接合主动表面131与这些接垫115的第一端面115a。换言之，本实施例可采用打线接合的方式使芯片130与预铸模导线层102电性连接。在使芯片130通过这些导线140电性连接于预铸模导线层102的过程中，图案化线路层113可受到介电层111与第一封装胶体120的支撑而不易弯曲变形，故能提高导线140与图案化线路层113之间的接合精度及强度，并且确保芯片130与图案化线路层113之间的电性连接关系。
之后，请参考图1G，形成第二封装胶体150于预铸模导线层102上，使第二封装胶体150包覆芯片130与导线140，并填满第一开口102a。至此，本实施例的半导体封装结构100的制作已大致完成。由于芯片130埋设于预铸模导线层102的第一开口102a内，因此有助于缩减半导体封装结构100的整体厚度，以符合薄型化的发展需求。另一方面，在制作得到半导体封装结构100之后，可进一步形成多个外部连接端子160于这些接垫115的第二端面115b上。如图1G所示，这些外部连接端子160分别位于介电层111的第二开口111b内。在本实施例中，外部连接端子160为锡球，且可采用植球或电镀的方式形成于第二开口111b内。于其他未显示的实施例中，外部连接端子160也可为锡膏、电镀金属层或其他形式，本发明对此并不限制。
以下将列举其他实施例以作为说明。在此必须说明的是，下述实施例沿用前述实施例的组件标号与部分内容，其中采用相同的标号来表示相同或近似的组件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2A至图2F是本发明另一实施例的半导体封装结构的制作方法的剖面示意图。首先，请参考图2A，提供封装基材110。封装基材110包括介电层111以及金属层112，其中金属层112与介电层111相连接。接着，请参考图2B，例如以光微影蚀刻技术图案化金属层112，以形成图案化线路层114。在本实施例中，图案化线路层114包括多个彼此分离的接垫116，而暴露出部分介电层111。接着，请参考图2C，形成第一封装胶体120于介电层111上，并使第一封装胶体120填充于这些接垫116之间，以形成预铸模导线层103。在本实施例中，由于图案化线路层114与介电层111相连接，且被第一封装胶体120所包覆，因此图案化线路层114的厚度可大幅缩减，并藉由介电层111与第一封装胶体120的支撑以提高结构刚性。反观现有的导线架需维持一定的厚度，否则容易因结构刚性的不足而弯曲变形。另一方面，各个接垫116相对远离介电层111的表面可暴露于第一封装胶体120。如图2C所示，各个接垫116的厚度例如是与第一封装胶体120的厚度相等。
接着，请参考图2D，例如通过曝光显影、镭射或机械钻孔等方式移除部分介电层111，以形成第一开口111d与多个第二开口111e。在本实施例中，第一开口111d暴露出部分预铸模导线层103，而这些第二开口111e分别暴露出部分接垫116的第一端面116a。如图2D所示，各个第二开口111e的截面积例如是小于第一开口111d的截面积。
接着，请参考图2E，使芯片130配置于第一开口111d内，并以背表面132贴合于预铸模导线层103上。另一方面，芯片130的主动表面131暴露于第一开口111d。接着，使多条导线140通过这些第二开口111e而分别电性接合芯片130的主动表面131与这些接垫116的第一端面116a。换言之，本实施例可采用打线接合的方式使芯片130与预铸模导线层103电性连接。在使芯片130通过这些导线140电性连接于预铸模导线层103的过程中，图案化线路层114可受到介电层111与第一封装胶体120的支撑而不易弯曲变形，故能提高导线140与图案化线路层114之间的接合精度及强度，并且确保芯片130与图案化线路层114之间的电性连接关系。
之后，请参考图2F，形成第二封装胶体150于介电层111上，使第二封装胶体150包覆芯片130与导线140，并填满第一开口111d与这些第二开口111e。至此，本实施例的半导体封装结构100A的制作已大致完成。由于芯片130埋设于介电层111的第一开口111d内，因此有助于缩减半导体封装结构100A的整体厚度，以符合薄型化的发展需求。另一方面，在制作得到半导体封装结构100A之后，可进一步形成多个外部连接端子160于这些接垫116的第二端面116b上。在本实施例中，外部连接端子160为锡球，且可采用植球或电镀的方式形成于这些接垫116的第二端面116b上。于其他未显示的实施例中，外部连接端子160也可为锡膏、电镀金属层或其他形式，本发明对此并不限制。
综上所述，本发明的半导体封装结构的制作方法是使金属层与介电层相连接，并利用第一封装胶体包覆图案化后之金属层(即图案化线路层)。因此，图案化线路层的厚度可大幅缩减，并藉由介电层与第一封装胶体的支撑来提高结构刚性。反观现有的导线架需维持一定的厚度，否则容易因结构刚性的不足而弯曲变形。在使芯片通过打线接合的方式电性连接于预铸模导线层的过程中，图案化线路层可受到介电层与第一封装胶体的支撑而不易弯曲变形，故能提高导线与图案化线路层之间的接合精度及强度，并且确保芯片与图案化线路层之间的电性连接关系。另一方面，由于芯片可埋设于预铸模导线层或介电层的第一开口内，因此有助于缩减半导体封装结构的整体厚度，以符合薄型化的发展需求。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当视所附权利要求界定范围为准。

Claims (8)

1.一种半导体封装结构的制作方法，其特征在于，包括：
提供封装基材，所述封装基材包括介电层与连接所述介电层的金属层；
图案化所述金属层，以形成图案化线路层，所述图案化线路层包括多个彼此分离的接垫；
形成第一封装胶体于所述介电层上，并使所述第一封装胶体填充于所述多个接垫之间，以形成预铸模导线层；
移除其中一所述接垫，以形成第一开口，所述第一开口暴露出部分所述介电层；
配置芯片于所述第一开口内，且所述芯片配置于所述介电层上，并使所述芯片电性连接所述预铸模导线层；以及
形成第二封装胶体于所述预铸模导线层上，使所述第二封装胶体包覆所述芯片。
2.根据权利要求1所述的半导体封装结构的制作方法，其特征在于，还包括：
移除部分所述介电层，以形成多个第二开口，所述多个第二开口暴露出部分所述预铸模导线层；以及
形成多个外部连接端子于所述多个第二开口内，并使所述多个外部连接端子电性连接所述预铸模导线层。
3.根据权利要求1所述的半导体封装结构的制作方法，其特征在于，所述芯片以多条导线电性接合所述预铸模导线层的所述图案化线路层。
4.一种半导体封装结构的制作方法，其特征在于，包括：
提供封装基材，所述封装基材包括介电层与连接所述介电层的金属层；
图案化所述金属层，以形成图案化线路层，所述图案化线路层包括多个彼此分离的接垫；
形成第一封装胶体于所述介电层上，并使所述第一封装胶体填充于所述多个接垫之间，以形成预铸模导线层；
移除部分所述介电层，以形成第一开口，且所述第一开口暴露出部分所述预铸模导线层，其中在移除部分所述介电层时，形成多个第二开口；
配置芯片于所述第一开口内，且所述芯片配置于所述预铸模导线层上，并使所述芯片电性连接所述预铸模导线层；以及
形成第二封装胶体于所述介电层上，使所述第二封装胶体包覆所述芯片。
5.根据权利要求4所述的半导体封装结构的制作方法，其特征在于，所述芯片以多条导线通过所述多个第二开口电性接合于所述预铸模导线层。
6.一种半导体封装结构，其特征在于，包括：
预铸模导线层，包括图案化线路层与第一封装胶体，所述图案化线路层包括多个彼此分离的接垫，所述第一封装胶体填充于所述多个接垫之间；
介电层，连接所述预铸模导线层，其中所述预铸模导线层具有第一开口，所述第一开口暴露出部分所述介电层；
芯片，配置于所述第一开口内，且配置于所述介电层上，并且电性连接所述预铸模导线层；
第二封装胶体，配置于所述预铸模导线层上，且包覆所述芯片；以及
多个外部连接端子，所述介电层具有多个第二开口，以暴露出部分所述预铸模导线层，其中所述多个外部连接端子分别配置于所述多个第二开口内，并与所述预铸模导线层电性连接。
7.根据权利要求6所述的半导体封装结构，其特征在于，所述芯片以多条导线电性接合于所述预铸模导线层。
8.一种半导体封装结构，其特征在于，包括：
预铸模导线层，包括图案化线路层与第一封装胶体，所述图案化线路层包括多个彼此分离的接垫，所述第一封装胶体填充于所述多个接垫之间；
介电层，连接所述预铸模导线层，其中所述介电层具有第一开口，所述第一开口暴露出部分所述预铸模导线层；
芯片，配置于所述第一开口内，且配置于所述预铸模导线层上，并且电性连接所述预铸模导线层；以及
第二封装胶体，配置于所述介电层上，且包覆所述芯片，
其中所述介电层具有多个第二开口，且所述芯片以多条导线通过所述多个第二开口电性接合于所述预铸模导线层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190013214A1 (en) * 2017-07-10 2019-01-10 Powertech Technology Inc. Package structure and manufacturing method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534859B1 (en) * 2002-04-05 2003-03-18 St. Assembly Test Services Ltd. Semiconductor package having heat sink attached to pre-molded cavities and method for creating the package
CN102593336A (zh) * 2011-01-17 2012-07-18 三星Led株式会社 发光器件封装件及其制造方法
CN103500713A (zh) * 2013-09-28 2014-01-08 宁波康强电子股份有限公司 预包封引线框架的制造方法
CN103620767A (zh) * 2011-06-27 2014-03-05 英特尔公司 向无芯微电子器件封装内的次级器件集成
CN103871998A (zh) * 2012-12-13 2014-06-18 珠海越亚封装基板技术股份有限公司 单层无芯基板
CN104009006A (zh) * 2013-02-27 2014-08-27 矽品精密工业股份有限公司 封装基板及其制法暨半导体封装件及其制法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY184608A (en) * 2013-12-10 2021-04-07 Carsem M Sdn Bhd Pre-molded integrated circuit packages

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534859B1 (en) * 2002-04-05 2003-03-18 St. Assembly Test Services Ltd. Semiconductor package having heat sink attached to pre-molded cavities and method for creating the package
CN102593336A (zh) * 2011-01-17 2012-07-18 三星Led株式会社 发光器件封装件及其制造方法
CN103620767A (zh) * 2011-06-27 2014-03-05 英特尔公司 向无芯微电子器件封装内的次级器件集成
CN103871998A (zh) * 2012-12-13 2014-06-18 珠海越亚封装基板技术股份有限公司 单层无芯基板
CN104009006A (zh) * 2013-02-27 2014-08-27 矽品精密工业股份有限公司 封装基板及其制法暨半导体封装件及其制法
CN103500713A (zh) * 2013-09-28 2014-01-08 宁波康强电子股份有限公司 预包封引线框架的制造方法

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