JP2000077569A - 基板および半導体装置とその製造方法 - Google Patents
基板および半導体装置とその製造方法Info
- Publication number
- JP2000077569A JP2000077569A JP10355837A JP35583798A JP2000077569A JP 2000077569 A JP2000077569 A JP 2000077569A JP 10355837 A JP10355837 A JP 10355837A JP 35583798 A JP35583798 A JP 35583798A JP 2000077569 A JP2000077569 A JP 2000077569A
- Authority
- JP
- Japan
- Prior art keywords
- projection
- substrate
- wiring pattern
- electrode
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 152
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims description 135
- 239000004020 conductor Substances 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 229910000679 solder Inorganic materials 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 239000012790 adhesive layer Substances 0.000 claims description 9
- 238000007747 plating Methods 0.000 claims description 9
- 229920005989 resin Polymers 0.000 claims description 9
- 239000011347 resin Substances 0.000 claims description 9
- 230000003746 surface roughness Effects 0.000 claims description 9
- 238000005422 blasting Methods 0.000 claims description 7
- 230000005496 eutectics Effects 0.000 claims description 6
- 238000010304 firing Methods 0.000 claims description 4
- 238000003754 machining Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 229910018170 Al—Au Inorganic materials 0.000 claims description 3
- 239000000565 sealant Substances 0.000 claims description 3
- 238000004891 communication Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 34
- 239000010410 layer Substances 0.000 description 15
- 238000007789 sealing Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910017980 Ag—Sn Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4867—Applying pastes or inks, e.g. screen printing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
- H05K3/207—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a prefabricated paste pattern, ink pattern or powder pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
- H05K1/095—Dispersed materials, e.g. conductive pastes or inks for polymer thick films, i.e. having a permanent organic polymeric binder
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0335—Layered conductors or foils
- H05K2201/035—Paste overlayer, i.e. conductive paste or solder paste over conductive layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0364—Conductor shape
- H05K2201/0367—Metallic bump or raised conductor not used as solder bump
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/01—Tools for processing; Objects used during processing
- H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
- H05K2203/0113—Female die used for patterning or transferring, e.g. temporary substrate having recessed pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
- H05K2203/025—Abrading, e.g. grinding or sand blasting
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0307—Providing micro- or nanometer scale roughness on a metal surface, e.g. by plating of nodules or dendrites
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
- H05K3/323—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49128—Assembling formed circuit to base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49163—Manufacturing circuit on or in base with sintering of base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
および半導体装置とその製造方法に関するもので、常に
安定した形状の突起部を簡単に形成することを目的とす
る。 【解決手段】 本発明は、基板1表面に電子部品5を実
装する際に、基板1表面に設けられた配線パターン2の
所望位置に設けられた突起部3と、基板1表面に実装さ
れる電子部品5に設けられた電極部6とが電気的に接続
されるように構成し、配線パターン2と突起部3とを一
体にかつ同時に形成することにより、非常に簡単に効率
よく突起部3を形成することができるとともに、突起部
3の形状を簡単にかつ常に安定した形状で形成すること
ができる。
Description
使用される基板および半導体装置とその製造方法に関す
るものである。
信号処理、高周波化に対応して、半導体装置には、低コ
ストで、小型・軽量・薄型化の要求が高まってきてい
る。そして、半導体IC(ベアチップ)と同等レベルま
で小型化された商品が、いろいろな形態で提案されてい
る。以下、これらを半導体装置と総称して呼ぶ。
は、図8および図9に示されるように、基板101上に
半導体IC105の電極部106と対向するように電極
パッド103aを設け、さらにその電極パッド103a
からマザー基板(図示せず)に電気的に接続するための
配線パターン102を設けたものであった。そして、こ
の半導体IC105の電極部106と基板101の電極
パッド103aとの接続を、半導体IC105の各電極
部106上に形成された半田バンプ等の突起部103b
を介して行い、これらの突起部103bは、図10に示
されるようなバンプ装置110を用いて各電極部106
上に1つ1つ個別に形成していくものであった。
来の構成では、突起部103bを各電極部106上に1
つ1つ形成する必要があるため、必然的に突起部103
bの形成時間が長くなるとともに、実装時間の短縮にも
限界があり、生産の効率化による半導体装置のコストダ
ウン化が図りにくいものであった。また、半導体IC1
05の電極部106と基板101の電極パッド103a
との導通を確実に行うためには、各電極部106上に設
けられた突起部103bの形状、特に高さ形状を常に一
定に揃える必要があり、そのため従来のような個別に各
電極部106上に突起部103bを形成する方法では、
常に安定した形状の突起部103bを形成することが非
常に困難であった。
であり、常に安定した形状の突起部を有する基板および
半導体装置とその製造方法を実現することを目的とす
る。
に本発明は、基板に形成された配線パターン上に、かつ
実装する電子部品の電極部と対向する位置に、突起部を
配線パターンと同一の導電性材料で形成した構成を有し
ている。
が一体で形成されるため、その形状を簡単に常に一定に
揃えることができるとともに、電極部と突起部との導通
も確実に図ることができる。
は、その表面に電子部品を実装するための基板であっ
て、前記基板の表面に設けられた配線パターンと、前記
配線パターンの所望位置に設けられた突起部とを備え、
前記突起部は前記基板に実装される電子部品に設けられ
た電極部と電気的に接続されるとともに、前記配線パタ
ーンと同一の導電性材料で構成されていることを特徴と
する基板であり、これにより、配線パターン側に突起部
を設けることができるため、すなわち実装される電子部
品の電極部の位置に合わせてその対応する位置の配線パ
ターン上に突起部を形成することができるため、突起部
を簡単にかつ常に安定した形状で形成することができ
る。また、配線パターンと同一の導電性材料で突起部を
形成することができるため、突起部と配線パターンとの
電気的な接続を確実に行うことができ、実装される電子
部品の電極部と突起部との電気的な接続も確実に行うこ
とができるという作用を有する。
ターンと突起部とが一体に構成されていることを特徴と
する請求項1記載の基板であり、これにより、配線パタ
ーンと同時に突起部を一体に形成することができるた
め、非常に簡単に効率よく突起部を形成することができ
るとともに、突起部の形状を簡単にかつ常に安定した形
状で形成することができるという作用を有する。
先端の表面粗さが粗に形成された請求項1記載の基板で
あり、これにより、実装される電子部品の電極部と突起
部との電気的な接続をより確実に行うことができるとい
う作用を有する。
たは配線パターンまたは突起部にエッチング処理または
ブラスト処理が施された請求項3記載の基板であり、こ
れにより、実装される電子部品の電極部と突起部との電
気的な接続をより確実に行うことができるという作用を
有する。
の先端部と実装される電子部品の電極部表面とが金属結
合により電気的に接続されていることを特徴とする請求
項1記載の基板であり、これにより、実装される電子部
品の電極部と突起部との電気的な接続をより確実に行う
ことができるという作用を有する。
がAuペーストで構成されるとともに、実装される電子
部品の電極部がAlで構成されていることを特徴とする
請求項1記載の基板であり、これにより、実装される電
子部品の電極部と突起部との電気的な接続をより確実に
行うことができるという作用を有する。
の先端部と電子部品の電極部表面とがAl−Auの共晶
結合により電気的に接続されていることを特徴とする請
求項6記載の基板であり、これにより、実装される電子
部品の電極部と突起部との電気的な接続をより確実に行
うことができるという作用を有する。
がAg−Pdペーストで構成されるとともに、実装され
る電子部品の電極部がAlで構成されていることを特徴
とする請求項1記載の基板であり、これにより、実装さ
れる電子部品の電極部と突起部との電気的な接続をより
確実に行うことができるという作用を有する。
れる電子部品の電極部表面がAuメッキ処理されている
とともに、突起部とこのAuメッキ処理された電極部と
が導電ペーストを介して電気的に接続されていることを
特徴とする請求項8記載の基板であり、これにより、実
装される電子部品の電極部と突起部との電気的な接続を
より確実に行うことができるという作用を有する。
される電子部品の電極部表面がAuメッキ処理されてい
るとともに、突起部とこのAuメッキ処理された電極部
とが導電ペーストを介して電気的に接続されていること
を特徴とする請求項8記載の基板であり、かつ突起部が
凸状を成すことにより、突起部への導電ペーストの転写
ばらつきを低減し、実装される電子部品の電極部と突起
部との電気的な接続をより確実に行うことができるとい
う作用を有する。
される電子部品の下面と基板との間に封止剤を充填した
ことを特徴とする請求項1記載の基板であり、これによ
り、実装される電子部品の電極部と突起部との電気的な
接続をより確実に行うことができるという作用を有す
る。
が多層基板であることを特徴とする請求項1記載の基板
であり、これにより、実装密度をより高めることができ
るという作用を有する。
される電子部品の電極部表面がAuメッキ処理されてい
るとともに、突起部とこのAuメッキ処理された電極部
とが半田を介して電気的に接続されていることを特徴と
する請求項8記載の基板であり、これにより、実装され
る電子部品の電極部と突起部との電気的な接続をより確
実に行うことができるという作用を有する。
される電子部品の電極部表面がAuメッキ処理されてい
るとともに、突起部とこのAuメッキ処理された電極部
とが異方性導電樹脂を介して電気的に接続されているこ
とを特徴とする請求項8記載の基板であり、これによ
り、実装される電子部品の電極部と突起部との電気的な
接続をより確実に行うことができるという作用を有す
る。
部が、平坦な金属面または実装される電子部品の電極部
で負荷を加え、レベリングされていることを特徴とする
請求項1記載の基板であり、これにより、実装される電
子部品の電極部と突起部との隙間ばらつきを低減し、電
気的な接続をより確実に行うことができるという作用を
有する。
される電子部品の電極部表面がAuメッキ処理されてい
るとともに、突起部とこのAuメッキ処理された電極部
とがAu−Auにより金属接合されていることを特徴と
する請求項6記載の基板であり、これにより、実装され
る電子部品の電極部と突起部との電気的な接続をより確
実に行うことができるという作用を有する。
部および実装される電子部品の電極部表面がAuメッキ
処理されているとともに、突起部とこのAuメッキ処理
された電極部とがAu−Auにより金属接合されている
ことを特徴とする請求項8記載の基板であり、これによ
り、実装される電子部品の電極部と突起部との電気的な
接続をより確実に行うことができるという作用を有す
る。
と、前記基板の表面に設けられた配線パターンと、前記
配線パターンの所望位置に設けられた突起部とを備え、
前記突起部は前記基板に実装される半導体チップ部品に
設けられた電極部と電気的に接続されるとともに、前記
配線パターンと同一の導電性材料で構成されていること
を特徴とする半導体装置であり、これにより、配線パタ
ーン側に突起部を設けることができるため、すなわち実
装される半導体チップ部品の電極部の位置に合わせてそ
の対応する位置の配線パターン上に突起部を形成するこ
とができるため、突起部を簡単にかつ常に安定した形状
で形成することができる。また、配線パターンと同一の
導電性材料で突起部を形成することができるため、突起
部と配線パターンとの電気的な接続を確実に行うことが
でき、実装される半導体チップ部品の電極部と突起部と
の電気的な接続も確実に行うことができるという作用を
有する。
パターンと突起部とが一体に構成されていることを特徴
とする請求項18記載の半導体装置であり、これによ
り、配線パターンと同時に突起部を一体に形成すること
ができるため、非常に簡単に効率よく突起部を形成する
ことができるとともに、突起部の形状を簡単にかつ常に
安定した形状で形成することができるという作用を有す
る。
部先端の表面粗さが粗に形成された請求項18記載の半
導体装置であり、これにより、実装される半導体チップ
部品の電極部と突起部との電気的な接続をより確実に行
うことができるという作用を有する。
または配線パターンまたは突起部にエッチング処理また
はブラスト処理が施された請求項20記載の半導体装置
であり、これにより、実装される半導体チップ部品の電
極部と突起部との電気的な接続をより確実に行うことが
できるという作用を有する。
部の先端部と半導体チップ部品の電極部表面とが金属結
合により電気的に接続されていることを特徴とする請求
項18記載の半導体装置であり、これにより、実装され
る半導体チップ部品の電極部と突起部との電気的な接続
をより確実に行うことができるという作用を有する。
部がAuペーストで構成されるとともに、半導体チップ
部品の電極部がAlで構成されていることを特徴とする
請求項18記載の半導体装置であり、これにより、実装
される半導体チップ部品の電極部と突起部との電気的な
接続をより確実に行うことができるという作用を有す
る。
部の先端部と半導体チップ部品の電極部表面とがAl−
Auの共晶結合により電気的に接続されていることを特
徴とする請求項23記載の半導体装置であり、これによ
り、実装される半導体チップ部品の電極部と突起部との
電気的な接続をより確実に行うことができるという作用
を有する。
部がAg−Pdペーストで構成されるとともに、半導体
チップ部品の電極部がAlで構成されていることを特徴
とする請求項18記載の半導体装置であり、これによ
り、実装される半導体チップ部品の電極部と突起部との
電気的な接続をより確実に行うことができるという作用
を有する。
体チップ部品の電極部表面がAuメッキ処理されている
とともに、突起部とこのAuメッキ処理された電極部と
が導電ペーストを介して電気的に接続されていることを
特徴とする請求項25記載の半導体装置であり、これに
より、実装される半導体チップ部品の電極部と突起部と
の電気的な接続をより確実に行うことができるという作
用を有する。
体チップ部品の電極部表面がAuメッキ処理されている
とともに、突起部とこのAuメッキ処理された電極とが
導電ペーストを介して電気的に接続されていることを特
徴とする請求項25記載の半導体装置であり、かつ突起
部が凸状を成すことにより、突起部への導電ペーストの
転写ばらつきを低減し、実装される半導体チップ部品の
電極部と突起部との電気的な接続をより確実に行うこと
ができるという作用を有する。
される半導体チップ部品の下面と基板との間に封止剤を
充填したことを特徴とする請求項18記載の半導体装置
であり、これにより、実装される半導体チップ部品の電
極部と突起部との電気的な接続をより確実に行うことが
できるという作用を有する。
が多層基板であることを特徴とする請求項18記載の半
導体装置であり、これにより、実装密度をより高めるこ
とができるという作用を有する。
体チップ部品の電極部表面がAuメッキ処理されている
とともに、突起部とこのAuメッキ処理された電極部と
が半田を介して電気的に接続されていることを特徴とす
る請求項25記載の半導体装置であり、これにより、実
装される半導体チップ部品の電極部と突起部との電気的
な接続をより確実に行うことができるという作用を有す
る。
体チップ部品の電極部表面がAuメッキ処理されている
とともに、突起部とこのAuメッキ処理された電極部と
が異方性導電樹脂を介して電気的に接続されていること
を特徴とする請求項25記載の半導体装置であり、これ
により、実装される半導体チップ部品の電極部と突起部
との電気的な接続をより確実に行うことができるという
作用を有する。
部が、平坦な金属面または半導体チップ部品の電極部で
負荷を加え、レベリングされていることを特徴とする請
求項18記載の半導体装置であり、これにより、実装さ
れる半導体チップ部品の電極部と突起部との隙間ばらつ
きを低減し、電気的な接続をより確実に行うことができ
るという作用を有する。
体チップ部品の電極部表面がAuメッキ処理されている
とともに、突起部とこのAuメッキ処理された電極部と
がAu−Auにより金属接合されていることを特徴とす
る請求項23記載の半導体装置であり、これにより、実
装される半導体チップ部品の電極部と突起部との電気的
な接続をより確実に行うことができるという作用を有す
る。
部および半導体チップ部品の電極部表面がAuメッキ処
理されているとともに、突起部とこのAuメッキ処理さ
れた電極部とがAu−Auにより金属接合されているこ
とを特徴とする請求項25記載の半導体装置であり、こ
れにより、実装される半導体チップ部品の電極部と突起
部との電気的な接続をより確実に行うことができるとい
う作用を有する。
表面に電子部品を実装する際に、前記基板表面に設けら
れた配線パターンの所望位置に設けられた突起部と、前
記基板表面に実装される電子部品に設けられた電極部と
が電気的に接続されるように構成された基板の製造方法
であって、前記配線パターンと前記突起部とを一体にか
つ同時に形成することを特徴とする基板の製造方法であ
り、これにより、配線パターンと同時に突起部を一体に
形成することができるため、非常に簡単に効率よく突起
部を形成することができるとともに、突起部の形状を簡
単にかつ常に安定した形状で形成することができるとい
う作用を有する。
ルムに所望の配線パターン形状の第1の溝部を形成する
とともに、前記第1の溝部の所望位置に突起形状の第2
の溝部を形成する工程と、前記第1及び第2の溝部に導
電性材料を充填する工程と、前記導電性材料が充填され
フィルムを接着層を介して基板に転写し焼成する工程と
を備え、前記基板に実装される電子部品に設けられた電
極部と電気的に接続される突起部が配線パターンと一体
にかつ同時に形成されることを特徴とする基板の製造方
法であり、これにより、配線パターンと同時に突起部を
一体に形成することができるため、非常に簡単に効率よ
く突起部を形成することができるとともに、突起部の形
状を簡単にかつ常に安定した形状で形成することができ
るという作用を有する。
部および配線パターンが形成された基板を化学処理また
は機械加工により前記突起部先端の表面粗さを粗にする
工程を有する請求項35または36記載の基板の製造方
法であり、これにより、実装される電子部品の電極部と
突起部との電気的な接続も確実に行うことができるとい
う作用を有する。
チング処理またはブラスト処理により突起部先端の表面
粗さを粗にした請求項37記載の基板の製造方法であ
り、これにより、実装される電子部品の電極部と突起部
との電気的な接続も確実に行うことができるという作用
を有する。
パターンと突起部とを同一の導電性材料で形成すること
を特徴とする請求項35または36記載の基板の製造方
法であり、これにより、実装される電子部品の電極部と
突起部との電気的な接続も確実に行うことができるとい
う作用を有する。
表面に配線パターンを形成するとともに、前記配線パタ
ーンの所望位置に突起部を形成する工程と、前記突起部
と前記基板表面に実装される半導体チップ部品に設けら
れた電極部とを電気的に接続する工程とを備え、前記配
線パターンと前記突起部とを一体にかつ同時に形成する
ことを特徴とする半導体装置の製造方法であり、これに
より、配線パターンと同時に突起部を一体に形成するこ
とができるため、非常に簡単に効率よく突起部を形成す
ることができるとともに、突起部の形状を簡単にかつ常
に安定した形状で形成することができるという作用を有
する。
ルムに所望の配線パターン形状の第1の溝部を形成する
とともに、前記第1の溝部の所望位置に突起形状の第2
の溝部を形成する工程と、前記第1及び第2の溝部に導
電性材料を充填する工程と、前記導電性材料が充填され
フィルムを接着層を介して基板に転写し焼成する工程
と、前記突起部と半導体チップ部品に設けられた電極と
を電気的に接続する工程とを備え、前記配線パターンと
前記突起部とを一体にかつ同時に形成することを特徴と
する半導体装置の製造方法であり、これにより、配線パ
ターンと同時に突起部を一体に形成することができるた
め、非常に簡単に効率よく突起部を形成することができ
るとともに、突起部の形状を簡単にかつ常に安定した形
状で形成することができるという作用を有する。
部と半導体チップ部品に設けられた電極部を電気的に接
続する工程の前に、前記突起部を、平坦な面または前記
電極部で負荷を加え、レベリングする工程を備えたこと
を特徴とする請求項40または41記載の半導体装置の
製造方法であり、これにより、実装される半導体チップ
部品の電極部と突起部との隙間ばらつきを低減し、電気
的な接続をより確実に行うことができるという作用を有
する。
部および配線パターンが形成された基板を化学処理また
は機械加工により前記突起部先端の表面粗さを粗にする
工程を有する請求項40または41記載の半導体装置の
製造方法であり、これにより、実装される半導体チップ
部品の電極部と突起部との電気的な接続をより確実に行
うことができるという作用を有する。
チング処理またはブラスト処理により突起部先端の表面
粗さを粗にした請求項43記載の半導体装置の製造方法
であり、これにより、実装される半導体チップ部品の電
極部と突起部との電気的な接続をより確実に行うことが
できるという作用を有する。
パターンと突起部とを同一の導電性材料で形成すること
を特徴とする請求項40または41記載の半導体装置の
製造方法であり、これにより、実装される半導体チップ
部品の電極部と突起部との電気的な接続をより確実に行
うことができるという作用を有する。
を用いて説明する。 (実施の形態1)図1は本発明の実施の形態1における
半導体とそれを実装する基板の構成を示す斜視図であ
り、図2は同実施の形態における半導体を基板に実装し
た際の断面図である。
であり、その下面の周囲(ペリフェラル)に複数個の電
極部6が形成されている。一般にこの電極部6はAlで
形成された電極にAuメッキ処理が施されているが、電
解メッキ、無電解メッキ等の処理がされているものもあ
る。また、電極部6は半導体5の下面の周囲だけでなく
内側にも形成されたものがある。
脂等からなる基板で、その上面にAg,Ag−Pd,C
u等の導電性材料からなる複数の配線パターン2が形成
されている。そしてその一端にかつ半導体5の電極部6
と対向する位置に突起部3が形成されており、半導体5
を基板1に実装した際に、この突起部3と電極部6とが
図2に示すようにAg−PdあるいはAg等の導電ペー
スト8を介して電気的に接続されるように形成されてい
る。
の材料で配線パターン2と一体に形成されており、また
導電ペースト8は突起部3と電極部6との接続を安定す
るために、また熱応力を緩和するために設けられてい
る。
ホール電極部4が形成されており、Ag−Pdあるいは
Ag等の導電ペーストが充填されている。これにより、
基板1の表面側と裏面側との導通が図られ、図2に示さ
れるような裏面側に設けられたAl等からなる裏面電極
部9a上にPb,Sn,Ag等からなる半田ボール9を
設けることにより、マザー基板(図示せず)への実装を
簡単に行うことができる。
4は配線パターン2の両端にそれぞれ設けられている
が、これに限定されるものではなく、それぞれ配線パタ
ーン2の途中に設けても良く、これにより、配線パター
ン2の設計自由度を大きくすることができる。また、実
装される部品は半導体5に限らず、他のチップコンデン
サやチップ抵抗器等のようなチップ部品を用いても良
く、半導体基板(装置)に限らず、回路基板としても利
用することができる。
部6の接続部を覆うように半導体5と基板1との間に封
入されたエポキシ樹脂等からなる封止部材であり、これ
により突起部3と電極部6との接続部を保護することが
できるとともに、10は配線パターン2を覆うように設
けられたガラスペーストあるいはエポキシ樹脂等からな
る絶縁層であり、これにより配線パターン2を保護する
ことができ、これらにより長期信頼性を確保することが
できる。
部の形成方法について図面を参照しながら説明する。
部の形成方法を示す工程図であり、それぞれ(a)はフ
ィルムへの溝部形成工程、(b)は溝部への導電性材料
充填工程、(c)は基板への導電性材料転写工程を示し
ている。
の樹脂系のフィルムであり、エキシマレーザあるいはO
2レーザ等のレーザ光21をスキャン照射あるいは一括
照射することによりフィルム20の分子結合を切断して
飛散させることにより、第1の溝部22および第2の溝
部23を形成している。
よりも深く溝部が形成されているが、その方法として
は、第2の溝部23へのレーザ光の照射回数を第1の溝
部22よりも多くする方法や、第2の溝部23へのレー
ザ光の照射パワーを第1の溝部22よりも強くする方法
等がある。
Ag−Pd,Au,Cu等の導電性材料であり、セラミ
ックあるいはシリコンゴムからなるスキージ25によ
り、第1の溝部22および第2の溝部23へ充填され
る。
2に比べ溝幅が狭くて深いため、導電性材料24を完全
に充填することが難しいが、その対策としては、充填を
数回繰り返し行ったり、その際遠心力を利用して充填を
行ったり、あるいは導電性材料24に含まれるフィラの
粒径を小さくするなどして、完全にかつ効率よく導電性
材料24が充填されるように工夫している。
であり、この上面に上述で作成したフィルム20を目視
あるいは画像認識による位置合わせを行いながら貼り合
わせ、フィルム20をはがすことにより、第1の溝部2
2および第2の溝部23に埋め込まれた導電性材料24
が転写され、転写後、約850℃で焼成することによ
り、転写物が固められる。このとき、第1の溝部22に
埋め込まれていた部分が配線パターン2となり、第2の
溝部23に埋め込まれていた部分が突起部3となる。
23に埋め込まれた導電性材料24をフィルム20から
形状を損なうことなく剥離させるために、接着層26が
フィルム20の転写前に基板1全体に均一に塗布されて
おり、これにより転写物のみを接着固定してフィルム2
0のみをより剥離しやすくしている。なお、この接着層
26は、転写後の焼成により飛散してしまうものであ
る。
の違いを利用して剥離しやすくする方法もあり、例えば
基板1側を冷やすことにより収縮させても、その温度で
はフィルム20は収縮しないため、この差を利用してフ
ィルム20をより剥離しやすくすることができる。
板1の配線パターン2の形成と、半導体5の実装に使わ
れる突起部3の形成とを同時に、しかも複数箇所を一括
で形成することができるため、製造工程数を大幅に削減
することができるとともに、突起部3の高さばらつきを
フィルム20の溝部の深さばらつきで抑えることができ
るため、半導体5と基板1との電気的な接続をより確実
にすることができる。
工の深さばらつきは、3μm以下であり、接続の際に全
く問題のないレベルである。本実施の形態ではレーザに
よる溝加工を行ったが、溝加工の方法としては、エッチ
ングや金型成形による方法でもよい。
5の電極部6の接続について、実施の形態1とは異なる
方法について、図4を用いて説明する。
導体を基板に実装した際の部分断面図である。なお、実
施の形態1と同様の構成については、同一の番号を付
し、その説明を省略する。
配線パターン2と一体に形成された突起部3の表面には
導電性樹脂、Au−Al、あるいはAu−Auからなる
金属メッキ層30が形成されており、同様に半導体5の
電極部6の表面にも導電性樹脂、Au−Al、あるいは
Au−Auからなる金属メッキ層30が形成されてお
り、これらはAg−Pd等の導電ペースト31を介して
接合されている。
金属結合となり、電気的な接続がより確実に行えるとと
もに、導電ペースト31としてAg−Pd等のような抵
抗値の低い材料を選択することにより、より高周波化に
も対応が可能となる。
として、図5に示すように、突起部3をAuペーストで
形成するとともに、電極部6をAlで形成し、突起部3
の接合部分に超音波を加えて局部加熱させ、接合部分を
活性化させて電極部6と接合させる方法もある。
Au−Alの共晶結合となり、電気的な接合がより確実
に行えるとともに、半田等の接着層なしに接続が可能と
なる。
5の電極部6の接続について、実施の形態1,2とは異
なる方法について、図6を用いて説明する。
導体を基板に実装する際の工程図である。なお、実施の
形態1と同様の構成については、同一の番号を付し、そ
の説明を省略する。
1と同様の方法で基板1上に一体に形成された配線パタ
ーン2および突起部3に、あるいはそれらが形成された
基板全体にブラスト粉流32を加えることにより、その
表面を粗化することができるとともに清浄化することが
でき、図6(b)に示されるように導電ペースト8との
接触面積を増加させて密着強度を高めることができると
ともに、封止部材7を加えた際のアンカー効果が得られ
る。
施したが、エッチング処理を施しても同様の効果が得ら
れるとともに、実施の形態2のような金属結合や共晶結
合に応用しても同様の効果が得られる。
ついて、図を用いて説明する。なお、実施の形態1と同
様の構成については、同一の番号を付し、その説明を省
略する。
層基板の構成を示す断面図である。図において、実施の
形態1と同様の方法で基板1上に配線パターン2aおよ
び突起部3aを形成し、その上面に絶縁層21aを塗
布、研磨、平坦化した後、絶縁層21aから露出した突
起部3aと電気的に接続するように配線パターン2bお
よび突起部3bを形成し、その上面に絶縁層21bを塗
布、研磨平坦化させ、さらに絶縁層21bから露出した
突起部3bと電気的に接続するように配線パターン2c
および突起部3cを形成して多層基板を形成している。
この工程を繰り返すことにより、より多層化が可能とな
り、より実装密度を高めることができる。
理を行っているが、これにより、基板1のそりを補正
(吸収)でき、各層間での導通不良を減少させることが
できる。
5の電極部6の接続について、実施の形態1,2,3と
は異なる方法について、図11を用いて説明する。
半導体を基板に実装した際の部分断面図である。なお、
実施の形態1と同様の構成については、同一の番号を付
し、その説明を省略する。
配線パターン2と一体に突起部3が形成され、一方、半
導体5の電極部6にはその表面にAuメッキ層30が形
成され、Pb−Sn、あるいはAg−Sn等の半田33
を介して接合されている。
半田33による金属結合となり、低抵抗な接続が確実に
行え、高周波化にも対応が可能となる。
として、図12に示すように、異方性導電樹脂34を介
して接合させる方法もある。
異方性導電粒子34aが突起部3と電極部6の間に介在
して電気的な接続が可能となり、同時に半導体5と基板
1の間の封止も行えるため、工程数が少なく、より確実
な接合が行える。
法として、突起部3をAuメッキ処理されているか、ま
たはAuペーストで形成するとともに、電極部6をAu
メッキ処理し、突起部3の接合部分に超音波を加えて局
部加熱させ、接合部分を活性化させて電極部6と接合さ
せる方法もある。
Au接合となり、より低抵抗な接合が確実に行えるとと
もに、半田等の接着層なしに接続が可能となる。
5の電極部6の接続について、実施の形態1,2,3,
5とは異なる方法について、図13を用いて説明する。
突起部をレベリングする際の工程図である。なお、実施
の形態1と同様の構成については、同一の番号を付し、
その説明を省略する。
の方法で基板1上に配線パターン(図示せず)と一体に
形成された突起部3を、金属平板等の平坦な面35で負
荷を加え、レベリングすることにより、突起部3の高さ
ばらつきを低減できるとともに、実装される半導体の電
極部との隙間ばらつきが低減でき、より接続が確実なも
のとなる。
坦な面を用いてレベリング処理を施したが、図14のよ
うに、実装される半導体5の電極部6で負荷を加え、レ
ベリングする方法もある。
きが、実装される半導体5の電極部6の高さばらつきに
倣うため、突起部3と実装される半導体5の電極部6の
隙間ばらつきが最少限に抑えられ、より接続が確実なも
のとなる。特に、半導体5の電極部6に半田等の厚みば
らつきの大きい膜を形成する場合には有効な方法とな
る。
5の電極部6の接続について、実施の形態1,2,3,
5,6とは異なる方法について、図15,16を用いて
説明する。
導電ペーストを塗布する際の工程図であり、図16は、
突起形状改善前における導電ペーストを塗布する際の工
程図である。なお、実施の形態1と同様の構成について
は、同一の番号を付し、その説明を省略する。
な円柱形の場合、導電ペースト8を突起部3先端の面で
捕らえるため、塗布量にばらつきが生じ、突起部と半導
体の電極部の接続が不確実になる。それに対して、図1
5に示すような突起部3の形状が凸形状を成す場合、導
電ペースト8を突起部3先端の点で捕らえるため、塗布
量にばらつきが生じない。これにより、突起部3と半導
体の電極部の接続が確実なものとなる。
によれば、配線パターンと同一の導電性材料で突起部を
形成することができるため、突起部と配線パターンとの
電気的な接続を確実に行うことができ、実装される電子
部品の電極部と突起部との電気的な接続も確実に行うこ
とができる。
同時にしかも一括して突起部を形成することができるた
め、生産性を大幅に向上させることができるとともに、
突起部の形状を揃えることができ、半導体の電極部との
電気的な接続を確実に行うことができる。
実装する基板の構成を示す斜視図
際の断面図
工程図
実装した際の部分断面図
実装する際の工程図
を示す断面図
を示す斜視図
面図
に実装した際の部分断面図
た際の部分断面図
リングする際の工程図
る際の工程図
を塗布する際の工程図
する際の工程図
Claims (45)
- 【請求項1】 その表面に電子部品を実装するための基
板であって、前記基板の表面に設けられた配線パターン
と、前記配線パターンの所望位置に設けられた突起部と
を備え、前記突起部は前記基板に実装される電子部品に
設けられた電極部と電気的に接続されるとともに、前記
配線パターンと同一の導電性材料で構成されていること
を特徴とする基板。 - 【請求項2】 配線パターンと突起部とが一体に構成さ
れていることを特徴とする請求項1記載の基板。 - 【請求項3】 突起部先端の表面粗さが粗に形成された
請求項1記載の基板。 - 【請求項4】 基板または配線パターンまたは突起部に
エッチング処理またはブラスト処理が施された請求項3
記載の基板。 - 【請求項5】 突起部の先端部と実装される電子部品の
電極部表面とが金属結合により電気的に接続されている
ことを特徴とする請求項1記載の基板。 - 【請求項6】 突起部がAuペーストで構成されるとと
もに、実装される電子部品の電極部がAlで構成されて
いることを特徴とする請求項1記載の基板。 - 【請求項7】 突起部の先端部と電子部品の電極部表面
とがAl−Auの共晶結合により電気的に接続されてい
ることを特徴とする請求項6記載の基板。 - 【請求項8】 突起部がAg−Pdペーストで構成され
るとともに、実装される電子部品の電極部がAlで構成
されていることを特徴とする請求項1記載の基板。 - 【請求項9】 実装される電子部品の電極部表面がAu
メッキ処理されているとともに、突起部とこのAuメッ
キ処理された電極部とが導電ペーストを介して電気的に
接続されていることを特徴とする請求項8記載の基板。 - 【請求項10】 突起部の先端部の形状が凸状に形成さ
れていることを特徴とする請求項9記載の基板。 - 【請求項11】 実装される電子部品の下面と基板との
間に封止剤を充填したことを特徴とする請求項1記載の
基板。 - 【請求項12】 基板が多層基板であることを特徴とす
る請求項1記載の基板。 - 【請求項13】 実装される電子部品の電極部表面がA
uメッキ処理されているとともに、突起部とこのAuメ
ッキ処理された電極部とが半田を介して電気的に接続さ
れていることを特徴とする請求項8記載の基板。 - 【請求項14】 実装される電子部品の電極部表面がA
uメッキ処理されているとともに、突起部とこのAuメ
ッキ処理された電極部とが異方性導電樹脂を介して電気
的に接続されていることを特徴とする請求項8記載の基
板。 - 【請求項15】 突起部が、平坦な金属面または実装さ
れる電子部品の電極部で負荷を加えられることにより、
レベリングされていることを特徴とする請求項1記載の
基板。 - 【請求項16】 実装される電子部品の電極部表面がA
uメッキ処理されているとともに、突起部とこのAuメ
ッキ処理された電極部とがAu−Auにより金属接合さ
れていることを特徴とする請求項6記載の基板。 - 【請求項17】 突起部および実装される電子部品の電
極部表面がAuメッキ処理されているとともに、突起部
とこのAuメッキ処理された電極部とがAu−Auによ
り金属接合されていることを特徴とする請求項8記載の
基板。 - 【請求項18】 基板と、前記基板の表面に設けられた
配線パターンと、前記配線パターンの所望位置に設けら
れた突起部とを備え、前記突起部は前記基板に実装され
る半導体チップ部品に設けられた電極部と電気的に接続
されるとともに、前記配線パターンと同一の導電性材料
で構成されていることを特徴とする半導体装置。 - 【請求項19】 配線パターンと突起部とが一体に構成
されていることを特徴とする請求項18記載の半導体装
置。 - 【請求項20】 突起部先端の表面粗さが粗に形成され
た請求項18記載の半導体装置。 - 【請求項21】 基板または配線パターンまたは突起部
にエッチング処理またはブラスト処理が施された請求項
20記載の半導体装置。 - 【請求項22】 突起部の先端部と半導体チップ部品の
電極部表面とが金属結合により電気的に接続されている
ことを特徴とする請求項18記載の半導体装置。 - 【請求項23】 突起部がAuペーストで構成されると
ともに、半導体チップ部品の電極部がAlで構成されて
いることを特徴とする請求項18記載の半導体装置。 - 【請求項24】 突起部の先端部と半導体チップ部品の
電極部表面とがAl−Auの共晶結合により電気的に接
続されていることを特徴とする請求項23記載の半導体
装置。 - 【請求項25】 突起部がAg−Pdペーストで構成さ
れるとともに、半導体チップ部品の電極部がAlで構成
されていることを特徴とする請求項18記載の半導体装
置。 - 【請求項26】 半導体チップ部品の電極部表面がAu
メッキ処理されているとともに、突起部とこのAuメッ
キ処理された電極部とが導電ペーストを介して電気的に
接続されていることを特徴とする請求項25記載の半導
体装置。 - 【請求項27】 突起部の先端部の形状が凸状に形成さ
れていることを特徴とする請求項26記載の半導体装
置。 - 【請求項28】 実装される半導体チップ部品の下面と
基板との間に封止剤を充填したことを特徴とする請求項
18記載の半導体装置。 - 【請求項29】 基板が多層基板であることを特徴とす
る請求項18記載の半導体装置。 - 【請求項30】 半導体チップ部品の電極部表面がAu
メッキ処理されているとともに、突起部とこのAuメッ
キ処理された電極部とが半田を介して電気的に接続され
ていることを特徴とする請求項25記載の半導体装置。 - 【請求項31】 半導体チップ部品の電極部表面がAu
メッキ処理されているとともに、突起部とこのAuメッ
キ処理された電極部とが異方性導電樹脂を介して電気的
に接続されていることを特徴とする請求項25記載の半
導体装置。 - 【請求項32】 突起部が、平坦な金属面または半導体
チップ部品の電極部で負荷を加えられることにより、レ
ベリングされていることを特徴とする請求項18記載の
半導体装置。 - 【請求項33】 半導体チップ部品の電極部表面がAu
メッキ処理されているとともに、突起部とこのAuメッ
キ処理された電極部とがAu−Auにより金属接合され
ていることを特徴とする請求項23記載の半導体装置。 - 【請求項34】 突起部および半導体チップ部品の電極
部表面がAuメッキ処理されているとともに、突起部と
このAuメッキ処理された電極部とがAu−Auにより
金属接合されていることを特徴とする請求項25記載の
半導体装置。 - 【請求項35】 基板表面に電子部品を実装する際に、
前記基板表面に設けられた配線パターンの所望位置に設
けられた突起部と、前記基板表面に実装される電子部品
に設けられた電極部とが電気的に接続されるように構成
された基板の製造方法であって、前記配線パターンと前
記突起部とを一体にかつ同時に形成することを特徴とす
る基板の製造方法。 - 【請求項36】 フィルムに所望の配線パターン形状の
第1の溝部を形成するとともに、前記第1の溝部の所望
位置に突起形状の第2の溝部を形成する工程と、前記第
1及び第2の溝部に導電性材料を充填する工程と、前記
導電性材料が充填されフィルムを接着層を介して基板に
転写し焼成する工程とを備え、前記基板に実装される電
子部品に設けられた電極部と電気的に接続される突起部
が配線パターンと一体にかつ同時に形成されることを特
徴とする基板の製造方法。 - 【請求項37】 突起部および配線パターンが形成され
た基板を化学処理または機械加工により前記突起部先端
の表面粗さを粗にする工程を有する請求項35または3
6記載の基板の製造方法。 - 【請求項38】 エッチング処理またはブラスト処理に
より突起部先端の表面粗さを粗にした請求項37記載の
基板の製造方法。 - 【請求項39】 配線パターンと突起部とを同一の導電
性材料で形成することを特徴とする請求項35または3
6記載の基板の製造方法。 - 【請求項40】 基板表面に配線パターンを形成すると
ともに、前記配線パターンの所望位置に突起部を形成す
る工程と、前記突起部と前記基板表面に実装される半導
体チップ部品に設けられた電極部とを電気的に接続する
工程とを備え、前記配線パターンと前記突起部とを一体
にかつ同時に形成することを特徴とする半導体装置の製
造方法。 - 【請求項41】 フィルムに所望の配線パターン形状の
第1の溝部を形成するとともに、前記第1の溝部の所望
位置に突起形状の第2の溝部を形成する工程と、前記第
1及び第2の溝部に導電性材料を充填する工程と、前記
導電性材料が充填されフィルムを接着層を介して基板に
転写し焼成する工程と、前記突起部と半導体チップ部品
に設けられた電極とを電気的に接続する工程とを備え、
前記配線パターンと前記突起部とを一体にかつ同時に形
成することを特徴とする半導体装置の製造方法。 - 【請求項42】 突起部と半導体チップ部品に設けられ
た電極部を電気的に接続する工程の前に、前記突起部を
平坦な金属面または前記電極部で負荷を加えることによ
りレベリングする工程を備えたことを特徴とする請求項
40または41記載の半導体装置の製造方法。 - 【請求項43】 突起部および配線パターンが形成され
た基板を化学処理または機械加工により前記突起部先端
の表面粗さを粗にする工程を有する請求項40または4
1記載の半導体装置の製造方法。 - 【請求項44】 エッチング処理またはブラスト処理に
より突起部先端の表面粗さを粗にした請求項43記載の
半導体装置の製造方法。 - 【請求項45】 配線パターンと突起部とを同一の導電
性材料で形成することを特徴とする請求項40または4
1記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35583798A JP4151136B2 (ja) | 1998-06-15 | 1998-12-15 | 基板および半導体装置とその製造方法 |
US09/332,968 US6218736B1 (en) | 1998-06-15 | 1999-06-15 | Circuit board and semiconductor device, and method of manufacturing the same |
US09/754,133 US6880244B2 (en) | 1998-06-15 | 2001-01-05 | Circuit board having simultaneously and unitarily formed wiring patterns and protrusions |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-166648 | 1998-06-15 | ||
JP16664898 | 1998-06-15 | ||
JP35583798A JP4151136B2 (ja) | 1998-06-15 | 1998-12-15 | 基板および半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000077569A true JP2000077569A (ja) | 2000-03-14 |
JP4151136B2 JP4151136B2 (ja) | 2008-09-17 |
Family
ID=26490939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35583798A Expired - Fee Related JP4151136B2 (ja) | 1998-06-15 | 1998-12-15 | 基板および半導体装置とその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6218736B1 (ja) |
JP (1) | JP4151136B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002231856A (ja) * | 2001-02-05 | 2002-08-16 | Sony Corp | 半導体装置及びその製造方法 |
JP2008205446A (ja) * | 2007-01-24 | 2008-09-04 | Ngk Spark Plug Co Ltd | 部品付き配線基板の製造方法、はんだバンプを有する配線基板の製造方法、配線基板 |
US7591293B2 (en) | 2002-09-24 | 2009-09-22 | Tadatomo Suga | Device for bonding a metal on a surface of a substrate |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6198170B1 (en) * | 1999-12-16 | 2001-03-06 | Conexant Systems, Inc. | Bonding pad and support structure and method for their fabrication |
JP2001257239A (ja) * | 2000-03-13 | 2001-09-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
WO2002088017A1 (fr) * | 2001-04-26 | 2002-11-07 | Advantest Corporation | Element de connexion et son procede de fabrication, micro-commutateur et son procede de fabrication |
JP4344320B2 (ja) * | 2002-09-26 | 2009-10-14 | 東レエンジニアリング株式会社 | 接合装置 |
US8853001B2 (en) | 2003-11-08 | 2014-10-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming pad layout for flipchip semiconductor die |
KR101218011B1 (ko) * | 2003-11-08 | 2013-01-02 | 스태츠 칩팩, 엘티디. | 플립 칩 인터커넥션 패드 레이아웃 반도체 패키지 및 그 생산 방법 |
US20070152023A1 (en) * | 2005-12-30 | 2007-07-05 | Semx Corporation | Solder deposit method on electronic packages for post-connection process |
DE102012213917A1 (de) * | 2012-08-06 | 2014-02-20 | Robert Bosch Gmbh | Bauelemente-Ummantelung für ein Elektronikmodul |
TWI554174B (zh) * | 2014-11-04 | 2016-10-11 | 上海兆芯集成電路有限公司 | 線路基板和半導體封裝結構 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5528001A (en) * | 1992-02-14 | 1996-06-18 | Research Organization For Circuit Knowledge | Circuit of electrically conductive paths on a dielectric with a grid of isolated conductive features that are electrically insulated from the paths |
EP0582052A1 (en) * | 1992-08-06 | 1994-02-09 | Motorola, Inc. | Low profile overmolded semiconductor device and method for making the same |
KR0179404B1 (ko) * | 1993-02-02 | 1999-05-15 | 모리시타 요이찌 | 세라믹기판과 그 제조방법 |
JP3587884B2 (ja) * | 1994-07-21 | 2004-11-10 | 富士通株式会社 | 多層回路基板の製造方法 |
US5874780A (en) * | 1995-07-27 | 1999-02-23 | Nec Corporation | Method of mounting a semiconductor device to a substrate and a mounted structure |
US5811317A (en) * | 1995-08-25 | 1998-09-22 | Texas Instruments Incorporated | Process for reflow bonding a semiconductor die to a substrate and the product produced by the product |
US5718367A (en) * | 1995-11-21 | 1998-02-17 | International Business Machines Corporation | Mold transfer apparatus and method |
US5796590A (en) * | 1996-11-05 | 1998-08-18 | Micron Electronics, Inc. | Assembly aid for mounting packaged integrated circuit devices to printed circuit boards |
US5670418A (en) * | 1996-12-17 | 1997-09-23 | International Business Machines Corporation | Method of joining an electrical contact element to a substrate |
JP3065549B2 (ja) * | 1997-01-09 | 2000-07-17 | 富士通株式会社 | 半導体チップ部品の実装方法 |
JP3173410B2 (ja) * | 1997-03-14 | 2001-06-04 | 松下電器産業株式会社 | パッケージ基板およびその製造方法 |
US5973405A (en) * | 1997-07-22 | 1999-10-26 | Dytak Corporation | Composite electrical contact structure and method for manufacturing the same |
-
1998
- 1998-12-15 JP JP35583798A patent/JP4151136B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-15 US US09/332,968 patent/US6218736B1/en not_active Expired - Fee Related
-
2001
- 2001-01-05 US US09/754,133 patent/US6880244B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002231856A (ja) * | 2001-02-05 | 2002-08-16 | Sony Corp | 半導体装置及びその製造方法 |
JP4626063B2 (ja) * | 2001-02-05 | 2011-02-02 | ソニー株式会社 | 半導体装置の製造方法 |
US7591293B2 (en) | 2002-09-24 | 2009-09-22 | Tadatomo Suga | Device for bonding a metal on a surface of a substrate |
JP2008205446A (ja) * | 2007-01-24 | 2008-09-04 | Ngk Spark Plug Co Ltd | 部品付き配線基板の製造方法、はんだバンプを有する配線基板の製造方法、配線基板 |
Also Published As
Publication number | Publication date |
---|---|
US20010001428A1 (en) | 2001-05-24 |
JP4151136B2 (ja) | 2008-09-17 |
US6880244B2 (en) | 2005-04-19 |
US6218736B1 (en) | 2001-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100427925B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP2592038B2 (ja) | 半導体チップ実装方法および基板構造体 | |
US6722028B2 (en) | Method of making electronic device | |
KR100702018B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
US20070285884A1 (en) | Interposer with flexible solder pad elements | |
KR100442695B1 (ko) | 열 방출판이 부착된 플립칩 패키지 제조 방법 | |
JP2001127186A (ja) | ボールグリッドアレイパッケージ及びその製造方法と半導体装置 | |
JP3450236B2 (ja) | 半導体装置及びその製造方法 | |
JP2008218926A (ja) | 半導体装置及びその製造方法 | |
JP2001156246A (ja) | 集積回路チップの実装構造および実装方法 | |
JP3625815B2 (ja) | 半導体装置とその製造方法 | |
JP5272922B2 (ja) | 半導体装置及びその製造方法 | |
JP4151136B2 (ja) | 基板および半導体装置とその製造方法 | |
JP2001156457A (ja) | 電子回路装置の製造方法 | |
JP2000277649A (ja) | 半導体装置及びその製造方法 | |
JPH09321173A (ja) | 半導体装置用パッケージ及び半導体装置とそれらの製造方法 | |
JP3477486B2 (ja) | 電子部品の実装体の製造方法 | |
JP3496569B2 (ja) | 半導体装置及びその製造方法並びにその実装構造 | |
JP4465891B2 (ja) | 半導体装置 | |
JP4045708B2 (ja) | 半導体装置、電子回路装置および製造方法 | |
JP2002151801A (ja) | 回路基板構造およびその製造方法 | |
JP3508478B2 (ja) | 半導体装置の製造方法 | |
JP2002118197A (ja) | 配線基板及びそれを用いた半導体装置、ならびにその製造方法 | |
JP4168494B2 (ja) | 半導体装置の製造方法 | |
JP2003297977A (ja) | 電子部品の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050510 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050614 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070420 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080318 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080417 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080526 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080610 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080623 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130711 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |