TWI474447B - 半導體封裝結構及其封裝方法 - Google Patents

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Description

半導體封裝結構及其封裝方法
本發明是有關於一種半導體封裝結構及其封裝方法，且特別是有關於一種感應式晶片內埋於基板的半導體封裝結構及其封裝方法。
請參照第1圖，其繪示習知的半導體封裝結構之示意圖。半導體封裝結構100包括一感應式晶片102及基板104。感應式晶片102設於基板104之上表面106，且利用打線(wire-bonding)方式，以銲線(wire)108電性連接感應式晶片102與基板104。為了保護銲線108及感應式晶片102，通常須以封膠110對銲線108及感應式晶片102進行包覆。其中封膠110須露出感應式晶片102的感應區112，以感應從其上經過的待感應物，例如是手指。
然而，於封膠過程中，難以精確地控制高溫液態的封膠的流動，故高溫液態的封膠極易覆蓋到局部的感應區112，如第1圖局部A所示。因此而影響到感應功能，甚至使感應功能失效。
此外，因為封膠110過於突出，使得待感應物，例如是手指需用力施壓才能接觸到感應區112，以進行感應。除了操作不方便之外，也可能因手指施壓的大小不同，影響感應的靈敏度。
並且，由於感應式晶片102突出於上表面106，封膠110為了包覆感應式晶片102，封膠110的高度需高於銲線108及感應式晶片102，因此導致整體半導體封裝結構100的高度H1無法降低，使半導體封裝結構100顯得笨重，無法滿足輕薄短小的趨勢。
本發明係有關於一種半導體封裝結構及其封裝方法，感應式晶片內埋於基板內，使整體半導體封裝結構體積符合輕薄短小趨勢。
根據本發明之一方面，提出一種半導體封裝結構。半導體封裝結構包括一基板、一感應式晶片、一第一圖案化導電層、一導通孔導電層、一第二圖案化導電層及一電性連接部。基板具有一晶片容置部、一導通孔及相對應之一第一表面與一第二表面，晶片容置部及導通孔從第一表面貫穿至第二表面。感應式晶片設於晶片容置部內並具有一主動表面且包括一接墊，接墊位於主動表面。第一圖案化導電層形成於第一表面。導通孔導電層形成於導通孔並連接於第一圖案化導電層。第二圖案化導電層形成於第二表面並連接於導通孔導電層。電性連接部用以電性連接接墊與第一圖案化導電層。
根據本發明之另一方面，提出一種半導體封裝結構之封裝方法。封裝方法包括以下步驟。提供一基板，基板具有一第一表面與一第二表面；形成一晶片容置部及一導通孔於基板，晶片容置部及導通孔從第一表面貫穿至第二表面；設置一感應式晶片於晶片容置部內，感應式晶片具有一主動表面且包括一接墊，接墊位於主動表面；形成一第一圖案化導電層於第一表面；形成一導通孔導電層於導通孔，導通孔係連接於第一圖案化導電層；形成一第二圖案化導電層於第二表面，第二圖案化導電層係連接於導通孔導電層；形成一電性連接部於接墊與第一圖案化導電層之間，以電性連接接墊與第一圖案化導電層。
為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
以下係提出較佳實施例作為本發明之說明，然而實施例所提出的內容，僅為舉例說明之用，而繪製之圖式係為配合說明，並非作為限縮本發明保護範圍之用。再者，實施例之圖示亦省略不必要之元件，以利清楚顯示本發明之技術特點。
第一實施例
請參照第2圖，其繪示依照本發明第一實施例之半導體封裝結構示意圖。半導體封裝結構200包括一基板202、一感應式晶片204、一第一圖案化導電層206、一導通孔導電層208、一第二圖案化導電層210及一電性連接部212。
基板202，例如是一覆銅層板(Cupper-Clad Laminate)，其具有一晶片容置部214、數個導通孔216及相對應之一第一表面218與一第二表面220。晶片容置部214及導通孔216從第一表面218貫穿至第二表面220。感應式晶片204設於晶片容置部214內並具有一主動表面222且包括數個接墊224。接墊224位於主動表面222，較佳但非限定地鄰近於感應式晶片204的邊緣區域。
第一圖案化導電層206形成於第一表面218。導通孔導電層208形成於導通孔216之內側壁並連接於第一圖案化導電層206。
第二圖案化導電層210形成於第二表面220並連接於導通孔導電層208。
於本實施例中，電性連接部212延伸自第一圖案化導電層206，較佳地與第一圖案化導電層206一體成形。進一步地說，在形成第一圖案化導電層206的過程中，一併形成電性連接部212，以電性連接接墊224與第一圖案化導電層206。
此外，感應式晶片204之一側面226與晶片容置部214之一內側壁228相距一間隙S。半導體封裝結構200之一黏膠230，設於間隙S內並連接感應式晶片204之側面226與晶片容置部214之內側壁228，以將感應式晶片204固設於晶片容置部214。其中，黏膠230例如是一熱固型樹脂(thermal cure resin)或一含銅的黏膠。
此外，感應式晶片204更具有一與主動表面222相對應之晶片表面232。半導體封裝結構200更包括一介電層234，其覆蓋第一表面218、第二表面220、主動表面222、側面226、黏膠230及晶片表面232。其中，介電 層234具有一第一開孔236及一第二開孔238，第一開孔236露出主動表面222之一部份，即感應式晶片204之感應區240，而第二開孔238露出第二圖案化導電層210之一部分。
由於第一圖案化導電層206、導通孔導電層208及第二圖案化導電層210係電性連接。故，在數個錫球(未繪示)形成於第二開孔238後，可透過錫球電性連接一電路板(未繪示)與感應式晶片204。
請參照第3圖，其繪示依照本發明第一實施例之半導體封裝結構之封裝方法流程圖。以下係撘配第4A至4J圖作詳細說明，第4A至4J圖繪示第2圖之半導體封裝結構之製造示意圖。
首先，於步驟S302中，請同時參照第4A圖所示，提供基板202，基板202具有第一表面218與第二表面220。
然後，於步驟S304中，請同時參照第4B圖所示，應用鑚孔技術，例如是機械鑚孔，形成晶片容置部214及導通孔216於基板202。晶片容置部214及導通孔216從第一表面218貫穿至第二表面220。且，晶片容置部214於第一表面218露出之一開口244。
然後，於步驟S306中，設置感應式晶片204於晶片容置部214內。本步驟S306可由數個步驟完成。例如，於步驟S308中，請同時參照第4C圖所示，設置一黏貼膜242於第一表面218，以使黏貼膜242覆蓋開口244。其中，黏貼膜242具有加熱後失去黏性的特性。
然後，於步驟S310中，請同時參照第4D圖所示，黏貼感應式晶片204於黏貼膜242之一黏貼面246上，其中感應式晶片204之主動表面222面向黏貼面246。其中，感應式晶片204的接墊224位於主動表面222。較佳但非限定地，接墊224的厚度至少大於8微米(μm)。
於本實施例中，接墊224突出於主動表面222，接墊224具有一與主動表面222朝向同一方向之接墊表面250。在本步驟S310中，接墊表面250係黏貼於黏貼面246上，且接墊224全部陷入黏貼膜242內，使主動表面222與第一表面218實質上齊平。然此非用以限制本發明，在其它實施態樣中，接墊224可部份陷入黏貼膜242內。或者，接墊表面250與黏貼面246實質上齊平。
然後，於步驟S312中，請同時參照第4E圖所示，設置黏膠230於感應式晶片204之側面226與晶片容置部214之內側壁228之間，以將感應式晶片204固設於晶片容置部214。其中，黏膠230的材質包含熱固型樹脂。
之後，於步驟S314中，請同時參照第4F圖所示，可採用加熱方式，移除黏貼膜242。由於黏膠230的材質包含熱固型樹脂，故本步驟S314的加熱動作亦可加速黏膠230的固化，縮短黏膠230黏接感應式晶片204之側面226與晶片容置部214之內側壁228的時間。至此，完成步驟S306，感應式晶片204被設於晶片容置部214內。
然後，於步驟S316中，請同時參照第4G圖所示，形成第一圖案化導電層206於第一表面218。此步驟S316 包含了形成電性連接部212之步驟。電性連接部212延伸自第一圖案化導電層206，與第一圖案化導電層206係一體成形並連接於接墊224，以電性連接接墊224與第一圖案化導電層206。更進一步地說，電性連接部212與第一圖案化導電層206於同一製程，例如是電鍍製程中一併形成。
然後，於步驟S318中，請同時參照第4H圖所示，形成導通孔導電層208於導通孔216之內壁面，導通孔導電層208係連接於第一圖案化導電層206。
然後，於步驟S320中，請同時參照第4I圖所示，形成第二圖案化導電層210於第二表面220，第二圖案化導電層210連接於導通孔導電層208。
步驟S316至步驟S320可同時以半加成(semi-additive process,SAP)鍍銅方式完成。較佳但非限定地，第一圖案化導電層206、導通孔導電層208及第二圖案化導電層210的厚度至少為10μm。
較佳地，於步驟S316之前，封裝方法可包括形成一種子層(未繪示)於第4F圖中基板202的整個外表面的步驟，以幫助步驟S316至步驟S320過程中的鍍銅層的附著。於步驟S320之後，再以蝕刻(etching)方式去除掉露出於第4I圖之基板202的外表面的種子層(未繪示)。
接下來介紹步驟S322，請同時參照第4J圖所示，可應用網板印刷(screen pri nting)方式，形成介電層234於第一表面218、第二表面220、主動表面222、側 面226、黏膠230及晶片表面232。其中，介電層234的材質可以是高分子材料。
然後，於步驟S324中，以曝光顯影方式，形成第一開孔236及第二開孔238於介電層234，如第2圖所示。第一開孔236露出主動表面222之感應區240，第二開孔238露出第二圖案化導電層210之一部分。至此，完成第2圖所示之半導體封裝結構200。
由於露出感應區240的第一開孔236由曝光顯影方式的方式製成，故第一開孔236可精確地露出感應區240，不會產生如第1圖習知半導體封裝結構100中的感應區112被覆蓋的不良問題。
此外，由於感應式晶片204內埋於基板202內，使整體半導體封裝結構200的高度H2低於第1圖中習知的半導體封裝結構100的高度H1，符合輕薄短小的趨勢。
此外，於步驟S324之前或之後，可形成一有機可焊性保護膜(Organic Solderability Preservatives,OSP)(未繪示)於第二圖案化導電層210上。如此，從第二開孔238露出的第二圖案化導電層210可受有機可焊性保護膜保護而免於氧化。
相較於第1圖之習知的半導體封裝結構100，本實施例中電性連接感應式晶片204與基板202的電性連接部212為一鍍層，而非薄弱的銲線，因此可透過網板印刷方式形成厚度甚薄的介電層234來保護電性連接部212。由於介電層234的厚度甚薄，使整體半導體封裝結構200符合輕薄短小的趨勢。且，由於介電層234甚薄， 故待感應物，例如是手指只要輕輕滑過感應區，就能進行感應動作。如此，就不會因為使用者施壓的輕重不同而影響感應的靈敏度。
此外，請參照第5圖，其繪示依照本發明另一實施例之半導體封裝結構示意圖。於步驟S310中，若接墊表面250以與黏貼面246實質上齊平的方式黏貼於黏貼面246，則接墊表面250與第一表面218實質上齊平，如第5圖的半導體封裝結構300所示。此外，當接墊表面250與第一表面218實質上齊平時，有助於半加成法中鍍層的形成。進一步地說，若步驟S316至步驟S320中採用的是半加成法，則較佳但非限定地，接墊表面250與第一表面218可實質上齊平。
第二實施例
請參照第6圖，其繪示依照本發明第二實施例之半導體封裝結構示意圖。於第二實施例中，與第一實施例相同之處沿用相同標號，在此不再贅述。第二實施例之半導體封裝結構400與第一實施例之半導體封裝結構200不同之處在於，半導體封裝結構400更包括一晶片膠膜(Die Attach Film,DAF)404，其設於感應式晶片402的晶片表面406上。其中，介電層234更覆蓋晶片膠膜404。
由於介電層234與感應式晶片402的熱脹係數不同，若介電層234與感應式晶片402直接連接的面積過大，感應式晶片402與介電層234的連接處容易產生龜 裂。本實施例之晶片膠膜404位於感應式晶片402與介電層234之間，可減少感應式晶片402與介電層234的接觸面積，避免感應式晶片204與介電層234直接連接的面積過大而因熱脹冷縮現象產生龜裂。
第三實施例
請參照第7圖，其繪示依照本發明第三實施例之半導體封裝結構示意圖。於第三實施例中，與第一實施例相同之處沿用相同標號，在此不再贅述。第三實施例之半導體封裝結構500與第一實施例之半導體封裝結構200不同之處在於，電性連接部為銲線504，銲線504之一端連接接墊224，銲線504之另一端連接第一圖案化導電層506。
請參照第8圖，其繪示依照本發明第三實施例之半導體封裝結構之封裝方法流程圖。以下係撘配第9A至9C圖作詳細說明，第9A至9C圖繪示第7圖之半導體封裝結構之製造示意圖。由於第8圖之步驟S802至S814相似於第3圖之步驟S302至S314，在此不再贅述。故以下從步驟S816開始說明。
於步驟S816中，請同時參照第9A圖所示，形成第一圖案化導電層506於第一表面218上。第一圖案化導電層506與接墊224間相距一距離D1，亦即第一圖案化導電層506與接墊224不互相連接。
之後的步驟S818及S820分別形成導通孔導電層208及第二圖案化導電層210，其相似於第2圖之步驟S318 及S320，故細部描述在此不再贅述。
然後，於步驟S822中，請同時參照第9B圖所示，形成介電層508，例如是綠漆(solder mask)於第一圖案化導電層506之一部份(未標示)、感應式晶片204之側面、黏膠230及第二圖案化導電層210。其中，介電層508具有一第一開孔510及第二開孔238，第一開孔510露出第一圖案化導電層506之另一部份(未標示)及主動表面222之感應區240，第二開孔238露出第二圖案化導電層210之一部分(未標示)。
然後，於步驟S824中，請同時參照第9C圖所示，以電性連接部，例如是銲線504電性連接第一圖案化導電層506與接墊224。銲線504之一端連接接墊224，而其另一端連接第一圖案化導電層506之另一部份。
然後，於步驟S826中，以封膠512包覆第9C圖中上方的介電層508、銲線504及黏膠230，並露出感應式晶片204的感應區240，以形成第7圖所示之半導體封裝結構500。
由於感應式晶片204內埋於基板202內，故可使整體半導體封裝結構500的高度H2低於第1圖中習知的半導體封裝結構100的高度H1，符合輕薄短小的趨勢。
第四實施例
請參照第10圖，其繪示依照本發明第四實施例之半導體封裝結構示意圖。於第四實施例中，與第三實施例相同之處沿用相同標號，在此不再贅述。第四實施例之 半導體封裝結構600與第三實施例之半導體封裝結構500不同之處在於，半導體封裝結構600更包括晶片膠膜604。
相似於第二實施例所揭露的內容，第四實施例之晶片膠膜604位於感應式晶片602與介電層508之間，可減少感應式晶片602與介電層508的接觸面積，避免感應式晶片602與介電層508直接連接的面積過大而因熱脹冷縮現象產生龜裂。
本發明上述實施例所揭露之半導體封裝結構及其封裝方法，具有多項優點，以下僅列舉部分優點說明如下：
(1).第一圖案化導電層、導通孔導電層及第二圖案化導電層可同時形成，縮短製程時間。
(2).感應式晶片內埋於基板內，使整體半導體封裝結構的高度低於第1圖中習知的半導體封裝結構100的高度H1，符合輕薄短小的趨勢。
(3).電性連接部用以電性連接第一圖案化導電層與感應式晶片，電性連接部與第一圖案化導電層可於同一製程，例如是電鍍製程中一併形成。並可使用網板印刷方式形成厚度甚薄的介電層，以包覆電性連接部。由於介電層的厚度甚薄，使整體半導體封裝結構符合輕薄短小的趨勢。
(4).由於露出感應區的第一開孔可由曝光顯影方式的方式製成，故第一開孔可精確地露出感應式晶片的感應區，不會產生如第1圖習知半導體封裝結構100中的感應區112被覆蓋的不良問題。
綜上所述，雖然本發明已以較佳實施例揭露如上， 然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500、600‧‧‧半導體封裝結構
102、204、402、602‧‧‧感應式晶片
104、202‧‧‧基板
106‧‧‧上表面
108、504‧‧‧銲線
110、512‧‧‧封膠
112、240‧‧‧感應區
206、506‧‧‧第一圖案化導電層
208‧‧‧導通孔導電層
210‧‧‧第二圖案化導電層
212‧‧‧電性連接部
214‧‧‧晶片容置部
216‧‧‧導通孔
218‧‧‧第一表面
220‧‧‧第二表面
222‧‧‧主動表面
224‧‧‧接墊
226‧‧‧側面
228‧‧‧內側壁
230‧‧‧黏膠
232、406‧‧‧晶片表面
234、508‧‧‧介電層
236、510‧‧‧第一開孔
238‧‧‧第二開孔
242‧‧‧黏貼膜
244‧‧‧開口
246‧‧‧黏貼面
250‧‧‧接墊表面
404、604‧‧‧晶片膠膜
A‧‧‧局部
D1‧‧‧距離
H1、H2‧‧‧高度
S‧‧‧間隙
S302-S324、S802-S826‧‧‧步驟
第1圖(習知技藝)繪示習知的半導體封裝結構之示意圖。
第2圖繪示依照本發明第一實施例之半導體封裝結構示意圖。
第3圖繪示依照本發明第一實施例之半導體封裝結構之封裝方法流程圖。
第4A至4J圖繪示第2圖之半導體封裝結構之製造示意圖。
第5圖繪示依照本發明另一實施例之半導體封裝結構示意圖。
第6圖繪示依照本發明第二實施例之半導體封裝結構示意圖。
第7圖繪示依照本發明第三實施例之半導體封裝結構示意圖。
第8圖繪示依照本發明第三實施例之半導體封裝結構之封裝方法流程圖。
第9A至9C圖繪示第7圖之半導體封裝結構之製造示意圖。
第10圖繪示依照本發明第四實施例之半導體封裝 結構示意圖。
200‧‧‧半導體封裝結構
204‧‧‧感應式晶片
202‧‧‧基板
240‧‧‧感應區
206‧‧‧第一圖案化導電層
208‧‧‧導通孔導電層
210‧‧‧第二圖案化導電層
212‧‧‧電性連接部
214‧‧‧晶片容置部
216‧‧‧導通孔
218‧‧‧第一表面
220．．．第二表面
222．．．主動表面
224．．．接墊
226．．．側面
228．．．內側壁
230．．．黏膠
232．．．晶片表面
234．．．介電層
236．．．第一開孔
238．．．第二開孔
H2．．．高度
S．．．間隙

Claims (17)

  1. 一種半導體封裝結構，包括：一基板，具有一晶片容置部、一導通孔及相對應之一第一表面與一第二表面，該晶片容置部及該導通孔從該第一表面貫穿至該第二表面；一感應式晶片，設於該晶片容置部內並具有一主動表面且包括一接墊，該主動表面包括一感應區，該接墊位於該主動表面，其中該感應式晶片之一側面與該晶片容置部之一內側壁相距一間隙，且該感應式晶片之一晶片表面與該主動表面相對應；一第一圖案化導電層，形成於該第一表面；一導通孔導電層，形成於該導通孔並連接於該第一圖案化導電層；一第二圖案化導電層，形成於該第二表面並連接於該導通孔導電層；一電性連接部，係電性連接該接墊與該第一圖案化導電層；一黏膠，設於該間隙內並連接該感應式晶片之該側面與該晶片容置部之該內側壁，以將該感應式晶片固設於該晶片容置部，其中該黏膠為一含銅的黏膠；一晶片膠膜(Die Attach Film,DAF)，黏貼於該晶片表面；以及一介電層，覆蓋該第一圖案化導電層之至少一部分、該感應式晶片之該側面、該黏膠、該晶片膠膜及該 第二圖案化導電層，該介電層具有一第一開孔及一第二開孔，該第一開孔露出該主動表面的該感應區，該第二開孔露出該第二圖案化導電層之一部分。
  2. 如申請專利範圍第1項所述之半導體封裝結構，其中該電性連接部係延伸自該第一圖案化導電層。
  3. 如申請專利範圍第1項所述之半導體封裝結構，其中該電性連接部係與該第一圖案化導電層一體成形。
  4. 如申請專利範圍第3項所述之半導體封裝結構，其中該介電層係完全覆蓋該第一圖案化導電層，該介電層更覆蓋該電性連接部。
  5. 如申請專利範圍第1項所述之半導體封裝結構，其中該接墊與該第一圖案化導電層之間係相距一距離，該電性連接部為一銲線(wire)，該半導體封裝結構更包括：一封膠，包覆該銲線；其中，該銲線之一端連接該接墊，該銲線之另一端連接該第一圖案化導電層之另一部份。
  6. 如申請專利範圍第1項所述之半導體封裝結構，其中該接墊具有一接墊表面，該接墊表面、該主動表面及該第一表面實質上朝向同一方向；其中，該接墊表面與第一表面實質上齊平。
  7. 如申請專利範圍第1項所述之半導體封裝結構，其中該接墊突出於該主動表面，該接墊具有一接墊表面，該接墊表面、該主動表面及該第一表面實質上朝 向同一方向；其中，該接墊表面突出於該第一表面。
  8. 如申請專利範圍第1項所述之半導體封裝結構，更包括：一有機可焊性保護(Organic Solderability Preservatives,OSP)膜，形成於該第二圖案化導電層。
  9. 如申請專利範圍第1項所述之半導體封裝結構，其中該基板為一覆銅層板(Cupper-Clad Laminate)。
  10. 一種半導體封裝結構之封裝方法，包括：提供一基板，該基板具有一第一表面與一第二表面；形成一晶片容置部及一導通孔於該基板，該晶片容置部及該導通孔從該第一表面貫穿至該第二表面，該晶片容置部於該第一表面露出一開口；設置一感應式晶片於該晶片容置部內，該感應式晶片具有一主動表面及與該主動表面相對應之一晶片表面，且該感應式晶片包括一接墊，其中該主動表面包括一感應區，該接墊位於該主動表面，其中一晶片膠膜(Die Attach Film,DAF)設於該晶片表面，其中設置該感應式晶片於該晶片容置部內包括：設置一黏貼膜於該第一表面，以使該黏貼膜覆蓋該開口；黏貼該感應式晶片於該黏貼膜之一黏貼面上，其中該感應式晶片之該主動表面面向該黏貼面；設置一黏膠於該感應式晶片之一側面與該晶片容置部之一內側壁之間，以將該感應式晶片固設於該 晶片容置部，其中該黏膠為一含銅的黏膠；及移除該黏貼膜；形成一第一圖案化導電層於該第一表面；形成一導通孔導電層於該導通孔，該導通孔係連接於該第一圖案化導電層；形成一第二圖案化導電層於該第二表面，該第二圖案化導電層係連接於該導通孔導電層；形成一電性連接部於該接墊與該第一圖案化導電層之間，以電性連接該接墊與該第一圖案化導電層；形成一介電層於該第一圖案化導電層之至少一部份、該感應式晶片之該側面、該黏膠、該晶片膠膜及該第二圖案化導電層；以及形成一第一開孔及一第二開孔於該介電層，該第一開孔露出該主動表面之該感應區，該第二開孔露出該第二圖案化導電層之一部分。
  11. 如申請專利範圍第10項所述之封裝方法，其中該電性連接部係延伸自該第一圖案化導電層，且形成該第一圖案化導電層之步驟及形成該電性連接部之步驟係同時進行。
  12. 如申請專利範圍第11項所述之封裝方法，其中在形成介電層之該步驟，該介電層係完全覆蓋該第一圖案化導電層，該介電層更覆蓋該電性連接部。
  13. 如申請專利範圍第10項所述之封裝方法，其中該電性連接部為一銲線，該封裝方法更包括：於形成該電性連接部之該步驟中，以該銲線電性連 接該第一圖案化導電層之另一部份與該接墊；以及以一封膠，包覆該銲線。
  14. 如申請專利範圍第10項所述之封裝方法，其中該接墊具有一與該主動表面實質上朝向同一方向之接墊表面，於黏貼該感應式晶片於該黏貼膜之該步驟中包括：黏貼該接墊表面於該黏貼面上，該接墊表面與該黏貼面實質上齊平。
  15. 如申請專利範圍第10項所述之封裝方法，其中該接墊突出於該主動表面，該接墊具有一與該主動表面實質上朝向同一方向之接墊表面，於黏貼該感應式晶片於該黏貼膜之該步驟中包括：黏貼該接墊表面於該黏貼面上，該接墊之至少一部份陷入該黏貼膜。
  16. 如申請專利範圍第10項所述之封裝方法，更包括：形成一有機可焊性保護膜於該第二圖案化導電層。
  17. 如申請專利範圍第10項所述之封裝方法，其中形成該第一圖案化導電層之該步驟、形成該導通孔導電層之該步驟及形成該第二圖案化導電層之該步驟係以半加成(semi-additive process,SAP)方式完成。
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