KR101785907B1 - 반도체 패키지의 제조 방법 및 적층형 반도체 패키지 - Google Patents

반도체 패키지의 제조 방법 및 적층형 반도체 패키지 Download PDF

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Abstract

PoP용 반도체 패키지 제조 방법에 제공된다. 이 제조 방법은, 더미(dummy) 소재를 준비하는 단계; 상기 더미 소재에 기판의 입출력 패드를 상부로 노출시키는 홀(hole) 및 상기 기판 상에 정의된 반도체 칩의 실장 영역을 상부로 노출시키는 캐비티(cavity)를 형성하는 단계; 상기 홀 및 캐비티가 형성된 더미 소재를 기판상에 부착하는 단계; 상기 캐비티에 의해 상부로 노출되는 상기 기판의 실장 영역 상에 상기 반도체 칩을 부착하는 단계; 상기 캐비티의 내부에 몰딩재를 충진하여 상기 반도체 칩을 상기 몰딩재로 몰딩하는 단계; 및 상기 홀의 내부에 금속 포스트(metal post)를 형성하는 단계를 포함한다.

Description

반도체 패키지의 제조 방법 및 적층형 반도체 패키지{METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE FOR PACKAGE ON PACKAGE AND STACKED SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지의 제조 방법에 관한 것으로서, 고밀도 I/O 카운트(high density I/O Count)를 갖는 패키지 온 패키지(Package on Package: PoP)용 반도체 패키지의 제조 방법에 관한 것이다.
PoP는 반도체 패키지(이하, '하부 반도체 패키지'라 함) 위에 다른 패키지(이하, '상부 반도체 패키지'라 함)가 적층된 구조를 통칭하는 반도체 패키지이다.
도 1은 종래의 PoP를 구현하기 위한 하부 반도체 패키지의 단면도이다.
도 1을 참조하면, 종래의 하부 반도체 패키지는 상면과 하면에 다수의 입출력(Input/Output: I/O) 패드(pad)(13)가 형성된 기판(11), 상기 기판(11) 상에 실장되는 반도체 칩(15) 및 상기 반도체 칩(15)을 몰딩(molding)하는 몰딩재(19)를 포함한다. 여기서, 다수의 상기 I/O 패드(13) 상에는 범프 볼(17)이 구비될 수 있다.
이러한 하부 반도체 패키지(10)는 상기 I/O 패드(13)상에 형성된 범프 볼(17)를 통해 상부에 적층되는 상부 반도체 패키지의 I/O 패드(도시하지 않음)와 전기적으로 연결된다.
따라서, 상기 몰딩재(19)에 의해 몰딩된 범프 볼(17)은 상부로 노출되어야 하므로, 상기 몰딩재(19)에는 범프 볼(17)을 상부로 노출하는 다수의 홀(h)이 형성된다.
상기 다수의 홀(h)을 형성하는 방법으로, 레이저 드릴(Laser drill)을 이용한 레이저 드릴 공정, 카본을 이용한 기계적 드릴 공정 등이 사용될 수 있다.
기계적 드릴 공정을 이용하여 상기 몰딩재(19)에 홀(h)을 형성하는 경우, 범프 볼(17) 또는 I/O 패드(13)에 물리적 손상을 가할 수 있기 때문에, 레이저 드릴 공정이 바람직하다.
그런데, 레이저 드릴 공정을 이용하여, 상기 몰딩재(19)에 홀(h)을 형성하는 경우, 상기 몰딩재(19)의 하부쪽으로 갈수록 레이저의 파워가 약해지기 때문에, 홀의 피치(pitch)가 하부 쪽으로 갈수록 작아지게 된다. 즉, 도 1에 도시된 바와 같이, 상기 홀(h)의 하부 피치(P2)가 상부 피치(P1)보다 좁아지고, 이는 균일한 피치를 요구하는 파인 피치(Fine pitch) 설계를 어렵게 한다.
결국, I/O 패드(13)를 몰딩하는 몰딩재(19)가 기판(11) 상에 형성한 상태에서는 파인 피치의 홀 형성이 어렵기 때문에, 고밀도 I/O 카운트(high density I/O Count)를 구현하는데 한계가 있다.
따라서, 본 발명의 목적은 고밀도 I/O 카운트(high density I/O Count)를 갖는 PoP용 반도체 패키지 제조 방법을 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 패키지의 제조 방법은, 더미(dummy) 소재를 준비하는 단계; 상기 더미 소재에 기판의 입출력 패드를 상부로 노출시키는 홀(hole) 및 상기 기판 상에서 반도체 칩이 실장되는 영역을 상부로 노출시키는 캐비티(cavity)를 가공하는 단계; 상기 홀 및 캐비티가 형성된 더미 소재를 기판상에 부착하는 단계; 상기 캐비티에 의해 상부로 노출되는 상기 반도체 칩이 실장되는 영역 상에 상기 반도체 칩을 부착하는 단계; 상기 캐비티의 내부에 몰딩재를 충진하여 상기 반도체 칩을 상기 몰딩재로 몰딩하는 단계; 및 상기 홀의 내부에 금속 포스트(metal post)를 형성하는 단계를 포함한다.
본 발명의 다른 일면에 따른 반도체 패키지의 제조 방법은, 더미(dummy) 소재를 준비하는 단계; 상기 더미 소재에 기판의 입출력 패드를 상부로 노출시키는 홀(hole) 및 상기 기판 상에서 반도체 칩이 실장되는 영역을 상부로 노출하는 캐비티(cavity)를 가공하는 단계; 상기 홀 및 캐비티가 형성된 더미 소재를 기판상에 부착하는 단계; 상기 캐비티의 내부를 제1 절연 물질로 충진하는 단계;
상기 홀의 내부에 금속 포스트를 형성하는 단계; 상기 캐비티의 내부에 충진된 상기 제1 절연 물질을 제거하는 단계; 상기 제1 절연 물질의 제거에 따라 상부로 노출되는 상기 기판의 실장 영역 상에 상기 반도체 칩을 부착하는 단계; 및 상기 캐비티의 내부를 제2 절연 물질로 충진하여 상기 반도체 칩을 상기 제2 절연 물질로 몰딩하는 단계를 포함한다.
본 발명의 다른 일면에 따른 적층형 반도체 패키지는 상기 제조 방법에 의해 제조된 적어도 2개의 반도체 패키지가 적층된 구조를 포함한다.
본 발명에 따르면, 고밀도 I/O 카운트를 구현하기 위해, 별도의 더미(Dummy) 소재에 홀(hole)을 형성(또는 가공)하는 전공정을 진행하고, 상기 홀이 형성된 더미 소재를 PoP용 하부 기판(Bottom PKG Substrate for PoP)상에 접착하는 후공정을 진행함으로써, 몰딩재를 기판 상에 형성한 상태에서 상기 몰딩재에 홀을 형성함에 따라 파인 피치(Fine Pitch) 홀의 형성이 어려운 종래의 문제점을 해결할 수 있다. 결국, 상기 홀에 내부에 파인 피치(Fine Pitch)를 가지는 금속 또는 금속 포스트(Metal Post)를 형성할 수 있으므로, 고밀도/고집적 I/O 카운트를 갖는 PoP용 반도체 패키지를 제조할 수 있다.
도 1은 종래의 PoP를 구현하기 위한 하부 반도체 패키지의 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 PoP용 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따른 PoP용 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 4a 내지 4g는 본 발명의 또 다른 실시 예에 따른 PoP용 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 실시 예들에 따라 제조된 PoP용 반도체 패키지의 응용 예를 도시한 PoP 패키지의 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성요소의 "바로 위에" 있다거나 "직접 연결 되어 있다고" 기재된 경우에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접~사이에"등도 마찬가지로 해석될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따른 PoP용 반도체 패키지의 제조 방법을 도시한 단면도들이다.
먼저, 도 2a를 참조하면, 더미(dummy) 소재(100)를 준비하는 단계가 진행된다. 상기 더미 소재(100)는 절연층(110)과 상기 절연층(110)의 하면 상에 형성된 접착층(120, adhesive layer)을 포함한다.
상기 절연층(110)은 종래의 반도체 칩 또는 입출력 패드를 몰딩하는 몰딩재의 역할을 하는 구성으로서, 그 재질은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 이들의 조합일 수 있다.
상기 절연층(110)의 하면 상의 전면에 상기 접착층(120)이 도포되고, 상기 절연층(110)은 상기 접착층(120)을 매개로 기판 상에 부착된다. 여기서, 접착층(120)은 다이 접착 필름(Die Attach Film: DAF)일 수 있다.
이어, 도 2b를 참조하면, 상기 더미 소재(100)에 상기 기판(210) 상에 구비된 입출력 패드(214)들을 상부로 노출하는 홀(Hole: H1) 및 상기 기판(210) 상에 반도체 칩이 실장되는 영역을 상부로 노출시키는 캐비티(Cavity: H2)를 형성하는 공정을 진행한 후, 상기 홀(H1) 및 상기 캐비티(H2)가 형성된 더미 소재(100)를 기판(210) 상에 부착하는 공정을 진행한다.
상기 홀(H1) 및 상기 캐비티(H2)를 형성하는 공정으로, 레이저 또는 기계적 드릴링 공정 또는 펀칭(punching) 공정 등이 이용될 수 있다.
상기 홀(H1) 및 상기 캐비티(H2)가 형성된 더미 소재(100)를 기판(210) 상에 부착하는 공정에서는, 상기 더미 소재(100)를 구성하는 절연층(110)의 하면에 도포된 접착층(120)을 매개로, 상기 절연층(110)이 상기 기판(210) 상에 부착될 수 있다.
본 발명의 일 실시 예에 따르면, 종래와는 달리, 상기 더미 소재(100)에 상기 홀(H1) 및 상기 캐비티(H2)를 형성하는 공정이 상기 기판(210)에서 완전히 분리된 환경에서 진행하기 때문에, 상기 더미 소재(100)에 상기 홀(H1) 및 상기 캐비티(H2)를 형성하는 기계적 드릴링 공정 또는 펀칭 공정에 의해 기판(210) 상에 형성된 입출력 패드들(214)이 손상되는 것을 방지할 수 있다.
따라서, 종래와 같이, 입출력 패드들의 손상을 방지하기 위해, 레이저 드릴링 공정에 한정하지 않고, 기계적 드릴링 공정 또는 펀칭 공정 등의 다양한 공정을 통해 상기 홀(H1) 및 상기 캐비티(H2)를 형성할 수 있다.
또한 본 발명의 일 실시 예에 따르면, 기계적 드릴링 공정 또는 펀칭 공정을 이용할 수 있기 때문에, 레이저 드릴링 공정과 같이, 층의 두께에 따라 감소하는 레이저의 파워 손실로 홀(H1)의 피치가 도 1에 도시된 바와 같이, 하부쪽으로 갈수록 좁아지는 현상을 방지할 수 있다. 즉, 균일한 피치를 갖는 홀(H1)을 형성할 수 있기 때문에, 파인 피치를 갖는 홀(H1)의 형성이 가능하다.
물론, 본 발명의 일 실시 예에 따르면, 레이저 드릴링 공정을 이용해 홀(H1)을 형성할 수도 있다.
종래에는 레이저의 파워를 지나치게 높이는 경우, 홀(H1)을 형성하는 과정에서 반도체 칩 또는 입출력 패드에 손상을 가할 수 있기 때문에, 레이저의 파워를 높이는 데 한계가 있지만,
그러나, 본 발명의 일 실시 예에 따르면, 상기 더미 소재(100)에 상기 홀(H1) 및 상기 캐비티(H2)를 형성하는 공정이 상기 기판(210)에서 완전히 분리된 환경에서 진행하기 때문에, 충분히 높은 파워를 갖는 레이저를 이용하는데 제약이 없다. 즉, 충분히 높은 파워의 레이저로 홀(H1)을 형성할 수 있기 때문에, 홀의 상부 피치와 하부 피치 간의 차이가 크지 않은 균일한 피치의 홀(H1)을 형성할 수 있는 장점이 있다.
따라서, 본 발명의 일 실시 예에 따른 PoP용 반도체 패키지의 제조 방법에서는, 레이저 드릴링 공정은 물론 기계적 드릴 공정에 이르기까지 홀을 형성할 수 있는 모든 종류의 공정을 사용하는 데 커다란 제약이 없다.
이어, 도 2c를 참조하면, 상기 더미 소재(100)에 형성된 캐비티(H2)에 의해 상부로 노출되는 상기 기판(210) 상에 반도체 칩(220)을 부착한 후, 상기 캐비티(H2) 내부를 몰딩재(230)로 몰딩하는 공정이 진행된다.
상기 기판(210) 상에 반도체 칩(220)을 부착하는 방법으로, 상기 반도체 칩(220)의 하면에 도포된 다이 접착 필름(도시하지 않음)이 이용될 수 있다. 즉, 다이 접착 필름을 매개로, 상기 반도체 칩(220)이 상기 기판(210) 상에 부착될 수 있다.
상기 반도체 칩(220)이 상기 기판(210) 상에 부착되면, 상기 캐비티(H2) 내에 몰딩재(230)를 충진하여 상기 반도체 칩(220)을 몰딩재(230)로 몰딩하는 공정을 진행한다.
이어, 도 2d를 참조하면, 상기 캐비티(H2) 내부에 몰딩재(230)를 충진하는 몰딩 공정이 완료되면, 상기 홀(H1)의 내부에 금속 포스트(240)(metal post)를 형성한 후, 상기 홀(H1)의 내부에 형성된 금속 포스트(240)의 상단부와 상기 절연층(110) 상에 금속층(250)을 전면적으로 도금하는 공정을 진행한다.
상기 홀(H1)의 내부에 금속 포스트(240)(metal post)를 형성됨에 따라, 상기 홀(H1)에 의해 상부로 노출되는 입출력 패드(214)와 상기 금속 포스트(240)가 전기적으로 연결될 수 있다.
상기 홀(H1)의 내부에 금속 포스트(240)(metal post)를 형성하는 방법으로, 무전해 도금 공정이 이용될 수 있고, 금속 포스트(240)의 상단부와 상기 절연층(110) 상에 금속층(250)을 전면적으로 도금하는 방법으로, 스퍼터링(sputtering), 전자빔증착법(E-beam evaporation), 열증착법(Thermal evaporation), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy), 펄스 레이저 증착법(Pulsed Laser Deposition)등 과 같은 물리 기상 증착(Physical Vapor Deposition, PVD) 또는 MOCVD(Metal-Organic Chemical Vapor Deposition), HVPE(Hydride Vapor Phase Epitaxy) 등과 같은 화학 기상 증착(Chemical Vapor Deposition, CVD) 등이 이용될 수 있다.
이어, 도 2e를 참조하면, 전면에 도금된 금속층(250)을 제거한다. 이러한 제거 과정을 통해, 상기 홀(H1)의 내부에 금속 포스트(240)와 상기 더미 소재의 높이를 균일하게 형성할 수 있다. 상기 금속층(250)을 제거하는 방법으로, 건식 또는 습식 식각 공정이 이용될 수 있다. 이렇게 함으로서, PoP용 하부 반도체 패키지의 제조가 완료된다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따른 PoP용 반도체 패키지의 제조 방법을 도시한 단면도들로서, 전해 도금 공정을 이용하여 홀(H1) 내부에 금속 포스트를 형성하는 PoP용 반도체 패키지의 제조 방법을 도시한 단면도들이다. 이에, 본 발명의 다른 실시 예에 따른 PoP용 반도체 패키지의 제조 방법에서는, 도 2d 이후의 공정에 대해서만 설명하고, 이전 공정에 대한 설명은 앞서 설명한 도 2a 내지 도 2d를 참조한 설명으로 대신한다.
먼저, 도 3a를 참조하면, 도 2d에 도시된 바와 같이, 상기 더미 소재(100)에 형성된 캐비티(H2)에 의해 상부로 노출되는 상기 기판(210) 상에 반도체 칩(220)을 부착한 후, 상기 캐비티(H2) 내부를 몰딩재(230)로 몰딩하는 공정이 완료되면, 상기 더미 소재(100)의 절연층(110), 상기 홀(H1)에 의해 상부로 노출되는 입출력 패드(214) 및 상기 몰딩재(230) 상에 금속 시드층(260)을 형성하는 공정이 진행된다. 따라서, 상기 입출력 패드(214)는 상기 금속 시드층(260)과 전기적으로 연결된다. 여기서, 상기 금속 시드층(260)을 형성하는 방법으로, 화학기상증착(CVD) 또는 물리기상증착(PVD) 등이 이용될 수 있다.
이어, 도 3b를 참조하면, 상기 금속 시드층(260) 상에 드라이 필름층(dry film layer)(270)을 형성하는 공정이 진행된다. 여기서, 상기 드라이 필름층(270)은 상기 홀(H1)의 내측벽 및 상기 입출력 패드(214) 상에 형성된 상기 금속 시드층(260)을 노출하도록 패터닝된다. 상기 드라이 필름층(270)을 형성하는 방법으로, 노광 및 현상 공정을 포함하는 포토리소그래피 공정이 이용될 수 있다.
이어, 도 3c를 참조하면, 상기 홀(H1) 내부에 금속 포스트(280)를 형성하는 공정이 진행된다. 여기서, 상기 금속 포스트(280)를 형성하는 방법으로 전해 도금 공정이 이용될 수 있다. 즉, 상기 홀(H1)의 내측벽 및 상기 입출력 패드(214) 상에 형성된 상기 금속 시드층(260)을 시드(seed)로 이용하여 상기 홀(H1) 내부에 금속 포스트(280)를 형성할 수 있다.
이어, 도 3d를 참조하면, 상기 금속 시드층(260) 상에 형성된 상기 드라이 필름층(270)을 제거한 후, 상기 드라이 필름층(270)의 제거에 따라 노출되는 상기 금속 시드층(260)을 제거하는 공정이 진행된다. 여기서, 상기 금속 시드층(260)의 제거 공정은 상기 절연층(110)이 높이와 상기 홀(H1) 내부에 형성된 금속 포스트(280)의 높이가 동일하게 형성되도록 진행된다.
상기 금속 시드층(260)을 제거하는 방법으로, 건식 또는 습식 식각 공정이 이용될 수 있다. 상기 드라이 필름층(270)을 제거하는 방법으로, 마찬가지로 건식 또는 습식 식각 공정이 이용될 수 있다. 이렇게 함으로서, PoP용 하부 반도체 패키지의 제조가 완료된다.
도 4a 내지 4g는 본 발명의 또 다른 실시 예에 따른 PoP용 반도체 패키지의 제조 방법을 도시한 단면도들이다.
먼저, 도 4a를 참조하면, 더미(dummy) 소재(100)를 준비하는 단계가 진행된다. 상기 더미 소재(100)는 절연층(110)과 상기 절연층(110)의 하면 상에 형성된 접착층(120, adhesive layer)을 포함한다.
이어, 도 4b를 참조하면, 상기 더미 소재(100)에 상기 기판(210) 상에 구비된 입출력 패드들(214)를 상부로 노출시키는 홀(Hole: H1) 및 상기 기판(210) 상에 반도체 칩이 실장되는 영역을 상부로 노출시키는 캐비티(Cavity: H2)를 형성하는 공정이 진행된다.
이어, 도 4c를 참조하면, 상기 홀(H1) 및 상기 캐비티(H2)가 형성된 더미 소재(100)를 기판(210)에 부착한 후, 상기 캐비티(H2)의 내부에 도금 방지를 위한 제1 절연 물질(290)를 형성하는 공정이 진행된다. 즉, 상기 캐비티(H2)에 의해 상부로 노출되는 기판(210) 상에 반도체 칩(220)을 부착한 후, 상기 반도체 칩(220)을 몰딩재로 몰딩하는 전술한 도 2d의 공정과는 다르게, 상기 캐비티(H2)의 내부에 도금 방지를 위한 제1 절연 물질(290)을 형성하는 공정이 진행된다. 여기서, 여기서, 제1 절연 물질(290)은 포토레지스트(이하, PR)일 수 있으며, 상기 PR을 형성하는 방법으로, 코팅 공정이 이용될 수 있다.
이어, 도 4d를 참조하면, 상기 캐비티(H2)의 내부에 도금 방지를 위한 PR(290)을 채운 상태에서, 상기 홀(H1)에 금속 포스트(240)를 형성하는 공정이 진행된다. 금속 포스트(240)를 형성하는 방법으로, 도금 공정이 이용될 수 있다. 도금 공정은 전해 도금 또는 무전해 도금 공정일 수 있다. 도면에서는 금속 시드층을 도시하지는 않았으나, 무전해 도금 공정을 이용하여 상기 금속 포스트(240)를 형성하는 경우, 상기 금속 포스트(240)를 형성하기 이전에 상기 절연층 상에 도 3a에 도시한 바와 같은 금속 시드층(260)을 형성하는 공정이 추가될 수 있다.
이어, 도 4e를 참조하면, 도금 방지를 위해 상기 캐비티(H2)의 내부에 채워져 있는 PR(290)을 선택적으로 제거하는 공정이 진행된다. 여기서, 상기 PR(290)을 제거하는 방법으로, 건식 또는 습식 식각 공정이 이용될 수 있다.
이어, 도 4f를 참조하면, 상기 PR(290)의 제거에 따라 상부로 노출되는 기판(210) 상에 반도체 칩(220)을 부착하는 공정이 진행된다.
이어, 도 4g를 참조하면, 상기 캐비티(H2)의 내부에 제2 절연 물질(230)을 충진하여, 상기 반도체 칩(220)을 상기 제2 절연 물질(230)로 몰딩하는 공정이 진행된다. 여기서, 제2 절연 물질(230)은 몰딩재일 수 있다.
이렇게 함으로서, PoP용 하부 반도체 패키지의 제조가 완료된다.
도 5는 본 발명의 실시 예들에 따라 제조된 PoP용 반도체 패키지의 응용 예를 도시한 PoP 패키지의 단면도이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 PoP 패키지는 도 2a 내지 도 4g의 제조 방법에 따라 제조된 PoP용 반도체 패키지(PacKaGe1, PKG1)(이하, 하부 반도체 패키지)와 상기 하부 반도체 패키지(PKG1)의 상부에 적층된 상부 반도체 패키지(PKG2)를 포함한다.
도 5에 도시된 상기 하부 반도체 패키지(PKG1)는 도 2a 내지 도 2f의 제조 방법에 따라 제조된 반도체 패키지를 예로 든 것으로서, 도 3a 내지 도 3d의 제조 방법에 따라 제조된 반도체 패키지 또는 도 4a 내지 도 4g의 제조 방법에 따라 제조된 반도체 패키지가 상기 하부 반도체 패키지(PKG1)로 이용될 수 있음은 당연하다.
상기 상부 반도체 패키지(PKG2)는 상부 기판(300), 상기 상부 기판(300)의 하면에 구비된 다수의 입출력 패드(310), 상기 각 입출력 패드(310) 상에 형성된 상부 범프볼(320), 상기 상부 기판(300)의 상면에 부착된 상부 반도체 칩(330) 및 상기 상부 반도체 칩(330)과 상기 상부 기판(300)의 상면을 몰딩하는 몰딩재(340)를 포함하도록 구성된다.
이러한 상부 반도체 패키지(PKG2)의 상기 상부 범프볼(320)은 범핑 공정을 이용하여 상부로 노출되는 상기 하부 반도체 패키지(PKG1)에 구비된 금속 포스트(240)의 상단부와 전기적으로 연결됨으로서, 상기 하부 반도체 패키지(PKG1)의 상부에 상기 상부 반도체 패키지(PKG2)가 적층되는 PoP 패키지가 구현된다.
전술한 바와 같이, 본 발명의 실시 예들에 하부 반도체 패키지는 High I/O 배선 구현을 위하여 별도의 더미(Dummy) 소재에 하부 반도체 패키지용 기판(Bottom PKG Substrate)에 구비된 입출력 패드를 상부로 노출시키는 홀을 형성(가공)하는 제1 공정과 상기 홀이 형성된 더미 소재를 상기 하부 반도체 패키지용 기판에 접착하는 제2 공정으로 제조됨으로써, 상부 반도체 패키지와 하부 반도체 패키지 간의 High I/O 배선 구현이 가능해지고, 고밀도/고집적 PoP 패키지의 제조가 가능하다.
이상에서와 같이 본 발명은 상기한 바와 같이 설명된 실시 예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 실시 예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.

Claims (13)

  1. 더미(dummy) 소재를 준비하는 단계;
    상기 더미 소재에 기판의 입출력 패드를 상부로 노출시키는 홀(hole) 및 상기 기판 상에서 반도체 칩이 실장되는 영역을 상부로 노출시키는 캐비티(cavity)를 가공하는 단계;
    상기 홀 및 캐비티가 형성된 더미 소재를 기판상에 부착하는 단계;
    상기 캐비티에 의해 상부로 노출되는 상기 반도체 칩이 실장되는 영역 상에 상기 반도체 칩을 부착하는 단계;
    상기 캐비티의 내부에 몰딩재를 충진하여 상기 반도체 칩을 상기 몰딩재로 몰딩하는 단계;
    상기 홀의 내부에 금속 포스트(metal post)를 형성하는 단계;
    상기 더미 소재와 상기 금속 포스트(metal post) 상에 금속층을 도금하는 단계; 및
    식각 공정으로 상기 도금된 금속층을 제거하여, 상기 더미 소재와 상기 금속 포스트(metal post)를 균일한 높이로 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  2. 제1항에서, 상기 더미 소재를 준비하는 단계는,
    절연층과, 상기 절연층의 하면 상에 부착되어 상기 절연층을 상기 기판상에 부착시키는 접착층을 포함하는 상기 더미 소재를 준비하는 단계임을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제2항에서, 상기 절연층은,
    폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 이들의 조합임을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제1항에서, 상기 가공하는 단계는,
    레이저 드릴링 공정, 기계적 드릴링 공정 및 펀칭 공정 중 어느 하나의 공정을 이용하여 상기 더미 소재에 상기 홀 및 상기 캐비티를 가공하는 단계임을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제1항에 있어서, 상기 금속 포스트를 형성하는 단계는,
    전해 도금 또는 무전해 도금 공정을 이용하여 상기 홀에 상기 금속 포스트를 형성하는 단계임을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제5항에 있어서, 상기 전해 도금 공정을 이용하여 상기 금속 포스트를 형성하는 단계는,
    상기 홀에 의해 상부로 노출되는 입출력 패드 및 상기 몰딩재 상에 금속 시드층을 형성하는 단계;
    상기 금속 시드층 상에 상기 홀의 내측벽 및 상기 입출력 패드 상에 형성된 상기 금속 시드층을 노출하도록 패터닝 드라이 필름층을 형성하는 단계; 및
    상기 금속 시드층을 시드로 하여, 상기 홀 내부에 상기 금속 포스트를 형성하는 단계
    를 포함함을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 삭제
  8. 더미(dummy) 소재를 준비하는 단계;
    상기 더미 소재에 기판의 입출력 패드를 상부로 노출시키는 홀(hole) 및 상기 기판 상에서 반도체 칩이 실장되는 영역을 상부로 노출하는 캐비티(cavity)를 가공하는 단계;
    상기 홀 및 캐비티가 형성된 더미 소재를 기판상에 부착하는 단계;
    상기 캐비티의 내부를 제1 절연 물질로 충진하는 단계;
    상기 홀의 내부에 금속 포스트를 형성하는 단계;
    상기 캐비티의 내부에 충진된 상기 제1 절연 물질을 제거하는 단계;
    상기 제1 절연 물질의 제거에 따라 상부로 노출되는 상기 기판의 실장 영역 상에 상기 반도체 칩을 부착하는 단계; 및
    상기 캐비티의 내부를 제2 절연 물질로 충진하여 상기 반도체 칩을 상기 제2 절연 물질로 몰딩하는 단계
    를 포함하는 반도체 패키지의 제조 방법.
  9. 제8항에서, 상기 가공하는 단계는,
    레이저 드릴링 공정, 기계적 드릴링 공정 및 펀칭 공정 중 어느 하나의 공정을 이용하여 상기 더미 소재에 상기 홀 및 상기 캐비티를 가공하는 단계임을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제8항에서, 상기 더미 소재를 준비하는 단계는,
    절연층과, 상기 절연층의 하면 상에 부착되어 상기 절연층을 상기 기판상에 부착시키는 접착층을 포함하는 상기 더미 소재를 준비하는 단계임을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제8항에 있어서, 상기 제1 절연 물질은 포토레지스트이고, 상기 제2 절연 물질은 몰딩재임을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제8항에 있어서, 상기 금속 포스트를 형성하는 단계는,
    전해 도금 또는 무전해 도금 공정을 이용하여 상기 홀에 상기 금속 포스트를 형성하는 단계임을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 청구항 제1항 내지 제6항 및 제8항 내지 제12항 중 어느 하나의 제조 방법으로 제조된 적어도 2개의 반도체 패키지가 상하방향으로 적층된 구조를 포함하는 적층형 반도체 패키지.
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