KR100623015B1

KR100623015B1 - 스택 패키지 및 그 제조방법

Info

Publication number: KR100623015B1
Application number: KR1020030077814A
Authority: KR
Inventors: 차기본; 김동유; 권용태
Original assignee: 주식회사 유니세미콘
Priority date: 2003-11-05
Filing date: 2003-11-05
Publication date: 2006-09-18
Also published as: KR20050043057A

Abstract

본 발명의 목적은 적층되는 반도체칩 혹은 F-BGA패키지의 메모리 용량은 배가시킴과 아울러 그 크기는 최소화한 스택 패키지 및 그 제조방법을 제공함에 있다. 이러한 본 발명은 가요성(Flexibility)재질로 이루어지며 적층되는 F-BGA패키지들과 전기적으로 연결되며 양측은 하부에 위치되는 F-BGA패키지의 측벽을 따라 절곡된 제1기판; 제1기판과는 상이한 강성(Rigid)재질로 이루어지며 적층된 F-BGA패키지의 최하부에 위치되어 제1기판의 끝단부와 직각으로 만나고 그 만나는 부분이 솔더링되고 저부에는 전기적인 신호 연결용 솔더볼이 융착된 제2기판; 제1기판의 절곡된 형상을 보완 유지하도록 제1기판의 외측으로 씌워지게 설치되어 제1기판의 외부를 지지하는 케이스를 포함하는 것을 특징으로 한다.

반도체칩, F-BGA패키지, 스택 패키지, 가요성 기판, 지지기판, 케이스

Description

스택 패키지 및 그 제조방법{a stack package and it's manufacture method}

도 1은 일반적인 F-BGA패키지의 구조를 나타낸 도면이고,

도 2는 종래의 스택 패키지를 나타낸 도면이고,

도 3은 종래의 다른 스택 패키지를 나타낸 도면이고,

도 4는 종래의 또 다른 스택 패키지를 나타낸 도면이고,

도 5는 본 발명의 제1실시예에 따른 스택 패키지를 나타낸 도면이고,

도 6a와 도 6b는 제1실시예에 따른 스택 패키지에 구비되는 제2기판의 단부를 나타낸 도면이고,

도 7은 본 발명의 제1실시예에 따른 스택 패키지에 구비되는 케이스와 제2기판의 고정 예를 설명하기 위한 사시도이고,

도 8a ~ 도 8e는 본 발명의 제1실시예에 따른 스택 패키지의 제조 공정을 설명하기 위한 도면이고,

도 9는 본 발명의 제2실시예에 따른 스택 패키지를 나타낸 도면이고,

도 10a와 도 10b는 본 발명의 제2실시예에 따른 스택 패키지에 구비되는 제2기판의 단부를 나타낸 도면이고,

도 11은 본 발명의 제3실시예에 따른 스택 패키지를 나타낸 도면이고,

도 12는 본 발명의 제4실시예에 따른 스택 패키지를 나타낸 도면이다.

* 도면의 주요 부분에 대한 부호의 설명 *

400,500 - 스택 패키지 410,510 - 제1기판

412,512 - 금속패드 420,520 - 제2기판

430,530 - 솔더링부 440, 540 - 케이스

450,550 - 솔더볼 560 - 몰드부

본 발명은 고밀도, 고집적화에 적당한 스택 패키지(Stack Package) 및 그 제조방법에 관한 것으로, 특히 강성의 인쇄회로기판(PCB) 및 유연성이 있는 회로기판(FPC)에 파인 피치 볼 그리드 어레이 반도체 패키지(Fine-Pitch Ball Grid Array Semiconductor Package; 이하, "F-BGA패키지"라 함) 또는 반도체칩(Chip)을 적층하여 메모리의 용량을 배가시킴과 아울러 적층된 패키지의 크기를 최소화 할 수 있도록 한 것이다.

일반적으로 반도체 패키지는 그 종류에 따라 수지밀봉 패키지, TCP(Tape Carrier Package)패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다.

이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grid Array) 등이 있다. 최근에는 상술한 반도체 패키지의 제조기술이 발전하여 초박형, 초소형의 반도체 패키지를 구현하고자 다양한 기술이 시도되고 있다. 이처럼 반도체 소자와 그에 대한 패키지 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭해 왔다. 특히, 패키지 구조에 있어서 핀 삽입형에서 표면 실장형(SMT)으로 급격히 진행되어 인쇄회로기판에 대한 실장밀도를 높여 왔다. 또한, 최근에는 베어 칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서도 취급이 용이하고 패키지 크기가 크게 줄어든 CSP패키지(Chip Scale Package)가 개발되어 있다. 이러한 CSP패키지 가운데 현재 가장 주목받고 있는 것이 F-BGA패키지이다. 이에 대해서는 도 1에 도시하였다. 도 1은 일반적인 F-BGA패키지의 구조를 나타낸 도면이다.

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도 1에는 F-BGA패키지(1)가 도시되어 있는데, 상기 F-BGA패키지(1)는, 전자회로(IC)가 집적되어 있는 반도체칩(2)과, 이 반도체칩(2)이 실장됨과 아울러 상기 반도체칩(2)의 신호를 외부로 전달하기 위한 인쇄회로기판(3)과, 상기 인쇄회로기판(3)과 상기 반도체칩(2)을 전기적으로 연결하는 와이어(4)와, 상기 와이어(4)를 보호하기 위해 몰딩한 수지재의 절연물질(6) 및 상기 인쇄회로기판(3)의 저면에 융착되어 신호를 외부로 입출력하는 솔더볼(Solder Ball)(5)로 이루어진다. 이와 같은 F-BGA패키지(1)를 이용하여 용량과 실장밀도를 증가시킨 스택 패키지가 최근에 주목을 받고 있는데, 이러한 스택 패키지는 반도체칩 또는 F-BGA가 탑재된 두 개의 멀티 레이어 인쇄회로기판을 아래 위로 적층하고, 상부인쇄 회로기판의 아래 면과 하부인쇄 회로기판의 윗면 사이에 또 다른 멀티 레이어 인쇄회로기판 또는 솔더볼을 삽입 실장하여 전기 신호의 경로를 형성하는 방법과, 폴리이미드 계열의 필름(Film) 윗면에 하나의 반도체칩 또는 F-BGA를 탑재하고 필름의 양쪽 측면을 말아 올려서 탑재된 반도체칩 또는 F-BGA의 윗면에 부착 고정시킨 후, 그 위에 또 다른 F-BGA를 탑재하여 적층하는 방법이 있는 것으로, 이러한 스택 패키지에 대한 종래의 여러 실시예들을 도 2 ~ 도 4에 도시하였다.

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도 2는 종래의 스택 패키지를 나타낸 도면이다.

도 2에 나타낸 스택 패키지(10)는, 한 개의 F-BGA패키지(10B)를 멀티 레이어 필름(12)위에 탑재한 다음 솔더볼의 움직임이 없도록 언더 필(11)을 실시한 후, 필름(12)의 양쪽을 탑재된 F-BGA패키지(10B)의 위면에 접착제를 이용하여 부착 고정하고, 그 필름(12)의 반대면에 또 다른 F-BGA패키지(10A)를 탑재하여 구성한 것이다. 또한 상기 필름(12)의 저면으로는 외부로 신호전달을 위한 솔더볼(15)들이 융착되어 있다. 여기서 이용된 F-BGA패키지(10A,10B)들은 위에서 설명한 도 1의 F-BGA패키지(1)를 이용한 것이다. 이와 같은 스택 패키지(10)는, 상기 필름(12)과 적층된 F-BGA패키지(10A,10B)들의 재질이 상이한 관계로 표면 실장시 열팽창계수의 편차가 심하여 접합력이 약화되는 문제로 인한 신뢰성 문제가 있었다. 또한, 상기 필름(12)이 절곡하기 위한 공정 등으로 인해 조립상 가공이 어려워 제조 원가가 상승하는 단점도 있다.

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도 3은 종래의 다른 스택 패키지를 나타낸 도면이다.

도 3에 나타낸 스택 패키지(20)는, 한 개의 F-BGA(20B)를 인쇄회로기판(22B) 위에 탑재 한 후, 언더 필(21)을 하여 솔더볼의 움직임이 없도록 고정한 다음, 인쇄회로기판(22B)의 양측면에 댐(DAM)용 다층기판(22C)을 실장하고, 그 위에 다시 새로운 인쇄회로기판(22A)을 탑재하여 아래 쪽 인쇄회로기판(22B)과 위쪽 인쇄회로기판(22A)의 전기적 신호 경로를 형성한다. 그리고 위쪽 인쇄회로기판(22A)의 상면에 또 다른 F-BGA패키지(20A)를 탑재하여 구성한 것이다. 또한 아래의 인쇄회로기판(22B)의 저면으로는 외부로 신호전달을 위한 솔더볼(25)들이 융착되어 있다. 여기서 이용된 F-BGA패키지들(20A,20B)역시 위에서 설명한 도 1의 F-BGA패키지(1)를 이용한 것이다.

이와 같은 스택 패키지(20)는 다수개의 인쇄회로기판들(22A,22B)과 다층기판(22C)을 이용함에 따라 많은 비용이 소요됨은 물론, 전체적인 패키지의 높이가 높게되는 문제점이 있다. 즉, 상기 F-BGA패키지(20A,10B)들과 인쇄회로기판 들(22A,22B)을 열 접착해야 함으로 조립 단가가 올라가는 단점이 있으며, 상기 상하부인쇄회로기판들(22A,22B)의 외측으로 댐용 다층기판(22C)을 추가적으로 더 설치해야만 함으로서 최종적인 스택 패키지의 크기가 커지게 되는 결점이 있다. 또한, 상기 하부에 탑재되는 F-BGA패키지(20B)는 상기 인쇄회로기판들(22A,22B) 및 댐용 다층기판(22C)에 의해 완전히 밀봉되게 제작됨으로 불량이 발생되었을 경우 추가적인 수리나 재작업 혹은 부품 교체 등이 불가능하다는 단점이 지적되어 왔다.

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도 4는 종래의 또 다른 스택 패키지를 나타낸 도면이다.

도 4에 나타낸 스택 패키지(30)는, 상위 인쇄회로기판(32A)과 하위 인쇄회로기판(32B)의 상면에 각각의 반도체칩(30A,30B)을 부착한 다음, 와이어 본딩하고, 그 와이어 본딩 부분을 코팅을 하고, 상위 인쇄회로기판(32A)의 배면에는 솔더볼(33)을 부착하여 그 솔더볼이 하위 인쇄회로기판(32B)과의 전기적 신호 경로가 되도록 상위 인쇄회로기판(32A)을 하위 인쇄회로기판(32B)의 상면에 탑재한 것이다. 또한, 상기 하위 인쇄회로기판(32B)의 저면으로는 외부로 신호전달을 위한 또 다른 솔더볼(35)들이 융착되어 있다. 여기서 이용된 반도체칩(30A,30B)들은 패키징 되지 않은 반도체칩을 그대로 이용한 것이다.

이와 같이 종래에 개발된 스택 패키지들의 경우에는 패키지의 폭이 넓어지는 것이 가장 문제점으로 부각되고 있다. 즉, 패키지들을 적층하면서 패키지 보디(BODY)가 넓어진다는 것은 적층시 신호 전달을 위한 패턴이 길어지는 것을 의미하며 이것은 곧 신호 지연을 의미한다. 따라서, 최근의 연구 과제는 얼마나 시그널(Signal)들을 짧게 설계하고 패키지를 작게 만들 것인가가 집중되어 있다.

이들의 해결책은 기존 패키지 보다 스택 패키지를 구현했을 때 패키지의 폭이 약 3~5mm이상 커지는 문제가 있어 신호 지연은 물론 다양한 적용이 불가능하였다. 이런 문제점들은 특히 하이 스피드(High Speed)가 요구되는 제품일수록 심해져서 스택을 통한 대용량화가 어렵게 된다. 즉, 시그널들의 패턴 길이가 길어져 전기적인 실행(작업성)이 떨어지는 문제가 발생한다.

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본 발명의 목적은 상기 제반 결점들을 해소하고, 한개는 유연성있는 재질로 된 기판을 사용하고 다른 하나는 단단한 강성의 기판을 사용하여 반도체칩 혹은 F-BGA패키지를 적층함에 의해, 메모리의 용량을 배가시킴과 아울러 적층된 패키지의 크기를 최소화 할 수 있는 스택 패키지 및 그 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 스택 패키지는, 한 개 이상의 F-BGA패키지를 적층하여 구성된 스택 패키지에 있어서, 가요성을 갖는 재질로 이루어지며 적층되는 F-BGA패키지의 사이에 위치되게 설치되어 상기 F-BGA패키지들의 신호를 전기적으로 연결함과 아울러 하부에 위치되는 F-BGA패키지의 측벽을 따라 절곡된 제1기판; 상기 제1기판과는 상이한 강성을 갖는 재질로 이루어지며 적층되는 FBGA패키지의 최하부에 위치되어 그 척층된 FBGA패키지들을 지지하고 상기 제1기판의 끝단부가 접촉됨과 아울러 그 접촉 부분이 솔더링되는 것에 의해 전기적으로 신호가 연결되며 그 연결된 신호를 외부로 전달하기 위한 솔더볼들이 저부에 융착된 제2기판; 및 상기 제1기판의 외측으로 씌워지게 설치되어 상기 제1기판의 절곡된 형상을 보완 유지하도록 제1기판의 외부를 지지하는 케이스를 포함하는 것을 특징으로 한다.

상기 제1기판의 끝단부에는 홀 또는 반홀 중에서 선택된 어느 하나가 형성된 금속패드가 더 노출되게 형성된 것을 특징으로 한다.

상기 제1기판의 끝단부는 상기 제2기판의 상면에 위치되게 교차되어 접촉된 것을 특징으로 한다.

상기 제1기판의 끝단부는 상기 제2기판의 측면에 위치되게 교차되어 접촉된 것을 특징으로 한다.

또한, 본 발명에 따른 실시예의 스택 패티지는, 한 개 이상의 반도체칩을 적층하여 구성된 스택 패키지에 있어서, 반도체칩이 실장됨과 아울러 와이어로 본딩되어 반도체칩의 신호가 연결된 가요성을 갖는 재질로 이루어진 제1기판; 반도체칩이 실장됨과 아울러 와이어로 본딩되어 반도체칩의 신호가 연결된 강성을 갖는 재질로 이루어진 제2기판; 및 상기 제2기판이 하부에 위치되고 제1기판이 상부에 위치되게 적층되고 상기 제1기판의 양측부가 제2기판에 실장된 반도체칩의 측면을 따라 절곡 형성되어 상기 제2기판의 상면에 접촉되며 그 접촉 부분을 솔더링하는 것에 의해 두 기판의 신호를 전기적으로 연결함과 아울러 그 연결된 신호를 외부로 전달하기 위한 솔더볼들이 제2기판의 저부에 융착되고 상기 제2기판의 상면을 포함하여 제1기판과 반도칩들을 보호하기 위해 그 외부를 감싼 몰드를 포함하는 것을 특징으로 한다.

상기 제1기판의 외측으로 씌워지게 설치되어 제1기판의 절곡된 형상을 보완 유지함과 아울러 상기 몰드에 의해 감싸진 케이스를 포함하는 것을 특징으로 한다.

이와 같은 본 발명에 따른 스택 패키지의 제조방법은, 한 개 이상의 F-BGA패키지를 적층하여 스택 패키지를 제조하는 방법에 있어서, 강성을 갖는 재질로 이루 어지며 회로패턴이 구비된 제2기판을 구비하여 그 제2기판의 상면에 한 개의 F-BGA패키지를 실장하는 단계; 회로패턴이 구비된 가요성을 갖는 재질로 이루어지며 회로패턴을 구비한 제1기판을 구비하여 상기 제2기판에 실장된 F-BGA패키지의 상면에 부착하는 단계; 상기 제1기판의 양쪽 측면을 F-BGA패키지의 측면을 따라 절곡하여 상기 제2기판과 접촉되게 하여 그 접촉부분을 솔더링하는 것에 의해 두 기판을 전기적으로 연결하는 단계; 상기 제1기판의 절곡된 형상을 보완 유지할 수 있는 케이스를 구비하여 상기 제1기판의 외측에 씌우는 단계; 상기 케이스의 상부에 구비된 설치공을 통해 상기 제1기판의 상면에 새로운 F-BGA패키지를 실장하는 단계; 및 상기 제2기판의 하면에 융착되어 상기 두 기판이 연결된 신호를 외부로 입출력하도록 된 솔더볼을 융착하는 단계를 포함하는 것을 특징으로 한다.

상기 두 기판을 전기적으로 연결하는 단계는, 상기 제1기판의 끝단부가 상기 제2기판의 상면에 접촉되게 절곡하는 것을 특징으로 한다.

상기 두 기판을 전기적으로 연결하는 단계는, 상기 재1기판의 끝단부가 상기 제2기판의 측면에 접촉되게 절곡하는 것을 특징으로 한다.

또한, 본 발명의 실시예에 따른 스택 패키지의 제조방법은, 한 개 이상의 반도체칩을 적층하여 스택 패키지를 제조하는 방법에 있어서, 강성을 갖는 재질로 이루어지며 회로패턴이 구비된 제2기판을 구비하여 그 제2기판의 상면에 한 개의 반도체칩을 탑재함과 아울러 상기 반도체칩의 신호를 연결하기 위해 와이어로 본딩하고 본딩된 부위를 코팅하여 상기 제2기판의 상면에 한 개의 반도체칩을 실장하는 단계; 가요성을 갖는 재질로 이루어지며 회로패턴이 구비된 제1기판을 구비하여 그 제1기판의 상면에 새로운 반도체칩을 탑재함과 아울러 상기 반도체칩의 신호를 연결하기 위해 와이어로 본딩하고 본딩된 부위를 코팅하여 제1기판의 상면에 새로운 반도체칩을 실장하는 단계; 상기 제2기판이 하부에 위치되고 상기 제1기판이 상부에 위치되게 적층함과 아울러 상기 제1기판의 양측부를 제2기판에 탑재된 반도체칩의 측벽을 따라 절곡 형성하여 제2기판의 상면에 만나도록 하고, 그 만나는 부분을 솔더링하는 것에 의해 두 기판의 신호를 전기적으로 연결하는 단계; 상기 제2기판의 상면을 포함하여 제1기판과 반도체칩들을 감싸 보호하는 몰딩 단계; 및 상기 적층된 반도체칩들의 신호가 각 기판들을 통해 외부로 전달되게 하기 위해 상기 제2기판의 저부로 솔더볼들을 융착하는 단계를 포함하는 것을 특징으로 한다.

상기 두 기판의 신호를 전기적으로 연결하는 단계에서, 상기 제1기판의 절곡된 형상을 보완 유지할 수 있는 케이스를 구비하여 상기 제1기판의 외측에서 씌우는 공정을 포함함과 아울러 몰딩단계에서 케이스가 함몰되게 몰딩하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다.

도 5는 본 발명의 제1실시예에 따른 스택 패키지를 나타낸 도면이고, 도 6a와 도 6b는 본 발명의 제1실시예에 따른 스택 패키지에 구비되는 제1기판의 단부를 나타낸 도면이고, 도7은 본 발명의 제1실시예에 따른 스택 패키지에 구비되는 케이스와 제2기판의 고정 예를 설명하기 위한 사시도이다.

도면에는 본 발명에 따른 제1실시예가 도시되어 있는데, 이러한 제1실시예에 따른 본 발명의 스택 패키지는, 한 개 이상의 F-BGA패키지를 적층하여 구성된 것이다.이러한 제1실시예에 따른 스택 패키지(400)는, 가요성 소재로 이루어진 제1기판(410)을 구비하고 있다. 이 제1기판(410)은 적층되는 F-BGA패키지들(400A,400B)의 사이에 위치되게 설치되며, F-BGA패키지들(400A,400B)의 신호를 전기적으로 연결함과 아울러 하부에 위치되는 F-BGA패키지(400B)의 측벽을 따라 절곡될 수 있게 유연성을 갖는 재질로 이루어진다.

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또한, 본 발명의 제1실시예에 따른 스택 패키지(400)는, 강성을 갖는 소재로 이루어진 제2기판(420)을 구비하고 있다.이 제2기판(420)은 제1기판(410)의 끝단부가 직각으로 접촉되어 그 직각으로 접촉되는 부분(430)을 솔더링 하는 것에 의해 전기적으로 신호가 연결된다. 또한 제2기판(420)의 저면에는 전기적 신호를 외부로 전달하기 위한 솔더볼(450)이 융착되어 있다. 이러한 제2기판(420)은 적층된 F-BGA패키지들의 최하부에 위치되어 F-BGA패키지들(400A,400B)을 지지할 수 있도록 딱딱하고 단단한 재질로 이루어진다.

도시된 바와 같이 본 발명의 제1실시예에 따른 스택 패키지(400)는, 케이스(440)를 구비하고 있다. 이 케이스(440)는 제1기판(410)의 절곡된 형상을 그대로 유지하기 위한 것으로, 이 때문에 제1기판(410)의 외측에서 씌워지게 설치되어 제1기판(410)의 외부를 지지한다. 제1기판(410)의 끝단부는 제2기판(420)의 상면에 직각으로 위치되어 접촉되며, 그 직각으로 접촉된 부분(430)을 솔더링 함으로써 전기적으로 신호가 연결된다. 이렇게 솔더링되는 제1기판(410)과 제2기판(420)의 접촉 부분(430)은 솔더링 공정 및 검사 공정을 용이하게 하기 위해 외부로 노출되게 함이 바람직하다. 또한 제1기판(410)의 끝단부에는 도 6a와 도 6b에 나타낸 바와 같이, 금속패드(412)가 노출되게 형성됨과 아울러 그 노출된 금속패드(412)에 홀(414) 또는 반홀이 형성되어 도금됨에 의해 솔더링 시에 금속의 표면적을 증가시킬 수 있다. 또한 케이스(440)를 제2기판(420)에 고정하기 위해, 도 7에 나타낸 바와 같이 케이스(440)에는 결합돌기(442)를 형성하고, 그 결합돌기(442)와 대응되게 제2기판(420)에는 결합홈(422)을 형성함이 좋다. 그리고 케이스(440)의 상부에는 상부에 위치되는 F-BGA패키지(400A)를 제1기판(410)에 실장할 수 있도록 하기 위해 설치공(444)이 형성되어 있다.

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이와 같은 본 발명의 제1실시예에 따른 스택 패키지의 제조공정을 도 8a ~ 도 8e에 나타내었다. 도 8a ~ 도 8e는 본 발명의 제1실시예에 따른 스택 패키지의 제조 공정을 설명하기 위한 도면이다.

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도면에 나타낸 바와 같이, 먼저 회로패턴이 구비된 단단한 재질로 이루어진 제2기판(420)의 상면에 한 개의 F-BGA패키지(400B)를 실장한다(도 8a 참조). 이후, 실장된 F-BGA패키지(400B)의 상면에 회로패턴이 구비되며 유연하게 절곡되는 소재로 이루어진 새로운 제1기판(410)을 부착한다(도8b 참조).

그 다음 제1기판(410)의 양쪽 측면을 F-BGA패키지(400B)의 측면을 따라 절곡하여 제2기판(420)의 상면과 직각으로 접촉되도록 한 후(도 8b의 가상선으로 도시된 부분 참조), 제1기판(410)의 절곡된 형상을 보완 유지할 수 있게 케이스(440)를 씌우고, 제1기판(410)과 제2기판(420)의 직각으로 접촉되는 부분(430)을 솔더링하여 두 기판들(410,420)이 전기적 연결되게 한다(도 8c 참조).

이와 같이 두 기판(410,420)을 전기적으로 연결한 후에는 케이스(440)에 구비된 설치공(440)을 통해 제1기판(410)의 상면에 또 하나의 F-BGA패키지(400A)를 실장하고(도 8d 참조), 제2기판(420)의 하면에 솔더볼(450)을 융착하여 스택 패키지를 완성한다(도 8e 참조).

여기서, 두 기판들(410,420)을 전기적으로 연결하는 단계는, 상기 제1기판(410)의 단부가 제2기판(420)의 상면에 직각으로 만나도록 하고, 그 직각으로 만나면서 형성되는 제1기판(410)의 단부와 제2기판(420)의 상면 접촉 부분(430)을 솔더링하는 것에 의해 전기적으로 연결된다.

또한,제1기판(410)의 단부에는 금속패드(412)가 노출되게 하고, 그 노출된 금속패드(412)에 홀(414) 또는 반홀을 형성한 후 도금하여 솔더링 시에 접촉 표면적을 넓히도록 함이 바람직하다. 이때 금속패드(412)는 제1기판(410)의 단부에 양측면으로 노출되게 하여 솔더링을 양측면에 할 수 있도록 하는 것도 좋다.

도 9는 본 발명의 제2실시예에 따른 스택 패키지를 나타낸 도면이고, 도 10a 와 도 10b는 본 발명의 제2실시예에 따른 스택 패키지에 구비되는 제1기판의 단부를 나타낸 도면이다.

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제2실시예에 따른 본 발명의 스택 패키지 역시, 한 개 이상의 F-BGA패키지를 적층하여 구성된 것이다. 스택 패키지(400)는, 위에서 설명한 제1실시예와 비교 할 때 스택 패키지의 크기를 더욱 작게 할 수 있는 것으로, 위 제1실시예와 동일한 부분에 대해서는 동일부호로서 표시하고, 중복 부분에 대해서는 그 설명을 생략한다.

제2실시예에 따르면, 제1기판(410)의 단부는 제2기판(420)의 측면에 위치되어 직각으로 접촉될 수 있도록 하고, 그 직각으로 접촉되는 부분(430)에 솔더링을 하는 것에 의해 전기적 신호가 연결된다. 즉, 제1실시예에서는 제1기판(410)의 단부가 제2기판(420)의 상면에 접촉되었는데, 제2실시예서는 제1기판(410)의 단부가 제2기판(420)의 측면과 접촉되므로, 제2기판(420)의 크기를 작게 할 수 있어 전체적인 스택 패키지의 크기를 줄일 수 있다.

또한 제1기판(410)의 단부에는 도 10a와 도 10b에 나타낸 바와 같이, 금속패드(412)가 노출되게 형성되는데, 그 노출되는 금속패드(412)에 제1기판(410)의 일면으로만 노출되게 형성되어도 된다.

그리고, 본 발명의 제2실시예 역시 제1기판(410)과 제2기판(420)의 접촉 부위는 솔더링 공정 및 검사 공정을 용이하게 할 수 있게 외부로 노출됨이 바람직하다. 이와 같은 본 발명의 제2실시예에 따른 스택 패키지의 제조방법 역시 제1실시예의 제조방법과 동일함으로, 중복 설명을 피하기 위해 그 설명은 생략한다.
다만, 제1실시예와 차이점에 대해서만 간단하게 설명하면, 두 기판들(410,420)을 전기적으로 연결하는 단계에서, 제1기판(410)의 단부가 제2기판(420)의 측면에 직각으로 만나도록 하고, 그 직각으로 만나면서 형성되는 제1기판(410)의 단부와 제2기판(420)의 상면 혹은 측면 접촉 부분(430)을 솔더링하는 것에 의해 전기적으로 연결하는 것이 제1실시예와 상이하다. 이때 제1기판(410)의 단부에 노출되는 금속패드(412)는 제1기판(410)의 단부에 일측면으로 노출되게 한 것도 상이하다.

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도 11은 본 발명의 제3실시예에 따른 스택 패키지를 나타낸 도면이다.

본 발명의 제3실시예에서는, F-BGA패키지를 적층하지 않고 반도체칩(502,504)을 적층하여 스택 패키지(500)를 구성한 것이 도시되어 있다. 이러한 제3실시예 역시 위 실시예들과 동일 부분에 대한 설명은 중복설명을 피하기 위해 생략한다. 본 발명의 제3실시예에 따르면, 제1기판(510)과 제2기판(520)에 각각 반도체칩(502,504)을 실장한 후, 그 반체도칩(502,504)의 신호를 각 기판(510,520)에 연결하기 위해 와이어로 본딩 한 후, 제2기판(520)이 하부에 위치되고 제1기판(510)이 상부에 위치되게 적층하여 상하부 반도체칩들(502,504)을 부착한 다음, 제1기판(510)의 양측부를 절곡 형성하여 제2기판(520)의 상면에 직각으로 만나도록 한다. 이 상태에서 그 만나는 부분(530)을 솔더링하여 두 기판들(510,520)을 전기적으로 연결하고, 외부를 몰딩부(560)로 덮어 보호하고, 제2기판(520)의 저부로 솔더볼(550)을 융착하는 것에 의해 스택 패키지를 완성한다.

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이러한 스택 패키지(500)는 반도체칩(502,504)을 직접 이용함에 따라 위에서 설명한 스택 패키지들보다 그 크기를 현저히 작게 할 수 있으며, 반도체칩으로부터 연결되는 신호선들이 두 기판(510,520)을 통해 직접 솔더볼(550)로 전달되어 시그널이 매우 짧게되어 성능 향상을 기대할 수 있다.

본 발명의 제4실시예에서는, 위에서 설명한 제3실시예에서 케이스(540)를 구비한 것으로, 제4실시예 역시 위 실시예들과 동일 부분에 대해서는 동일 부호로서 표시하였고, 또한 동일 부분에 대한 설명은 중복설명을 피하기 위해 생략하였다.

제4실시예에 따르면, 위 제3실시예에서 절곡 형성된 제1기판(510)을 보완 유지되게 하기 위하여 케이스(540)를 덮어 씌운 구성에서 차이가 있다. 이러한 제4실시예는 케이스(540)에 의해 제1기판(510)의 절곡된 부분을 보완 유지시켜 줌에 따라 신뢰성 향상을 기대할 수 있다. 또한, 제4실시예에 따르면, 상기 반도체칩들(502,504)의 신호를 연결하기 위해 와이어로 본딩된 반대면의 반도체칩을 서로 접촉되게 하여 부착한 것도 위 제3실시예와 다른 점인데, 이때는 제1기판(510)이 적층되는 반도체칩들(502,504)의 사이에 위치되지 않고 상부에 위치되는 반도체칩(502)의 상부로 위치된다.

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이상 설명에서 알 수 있는 바와 같이 본 발명에 위하면, 적층되는 반도체칩 혹은 F-BGA패키지들을 제1기판과 제2기판을 이용함과 아울러 각 기판들을 솔더링에 의해 신호가 연결되게 함에 따라 스택 패키지의 크기를 줄일 수 있는 효과가 있으며, 가요성 재질의 제1기판을 이용하는 것에 의해 스택 패키지의 전체 두께를 낮출 수 있는 효과가 있다. 또한, 본 발명에 따른 스택 패키지는 외부에서 솔더링(Soldering)됨으로 육안에 의해 그 단락여부를 쉽게 확인할 수 있어 솔더링 공정 및 검사 공정을 쉽게 할 수 있는 효과가 있다.

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Claims

한 개 이상 적층되는 F-BGA패키지, 적층된 F-BGA패키지에 각각 솔더링되어 전기적인 신호를 전달하기 위한 솔더볼들을 구비하여 된 스택 패키지에 있어서,

F-BGA 패키지의 사이에 위치되게 설치되어 상기 F-BGA 패키지들의 신호를 전기적으로 연결함과 아울러 하부에 위치되는 F-BGA패키지의 측벽을 따라 절곡된 가요성을 갖는 재질로 이루어진 제1기판;

상기 제1기판과는 상이한 강성을 갖는 재질로 이루어지며, 상기 F-BGA패키지의 최하부에 위치되게 설치되어 적층된 F-BGA패키지들을 지지함과 아울러 상기 제1기판의 단부와 직각으로 만나서 솔더링되며 저부에는 상기 솔더볼들이 융착되는 제2기판; 및

상기 제1기판의 외측으로 씌워져서 상기 제2기판에 결합되어 상기 제1기판의 절곡된 형상을 보완 유지하도록 상기 제1기판의 외부를 지지하는 케이스를 포함하는 스택 패키지.
제1항에 있어서, 상기 제1기판의 단부에는 홀 또는 반홀 중 어느 하나의 형상을 이루는 금속패드가 노출되게 더 형성된 것을 특징으로 하는 스택 패키지.
제1항에 있어서, 상기 제1기판의 단부는 상기 제2기판의 상면에 직각으로 접촉된 것을 특징으로 하는 스택 패키지.
제1항에 있어서, 상기 제1기판의 단부는 상기 제2기판의 측면에 직각으로 접촉된 것을 특징으로 하는 스택 패키지.
한 개 이상 적층되는 반도체칩, 반도체칩과 본딩되어 전기적인 신호를 연락하는 와이어 및 상기 와이어와 전기 신호가 연락되게 설치되는 솔더볼을 구비하여 된 스택 패키지에 있어서,

상기 와이어에 의해 실장되는 상기 반도체칩과 전기적으로 연결함과 아울러 상기 반도체칩의 측벽을 따라 절곡된 가요성을 갖는 재질로 이루어진 제1기판;

상기 제1기판과는 상이한 강성을 갖는 재질로 이루어지며, 상기 반도체칩의 최하부에 위치되게 설치되어 적층된 상기 반도체칩들을 지지하면서 상기 와이어와 연결됨과 아울러 상기 제1기판의 끝단부와 직각으로 만나서 솔더링되며 상기 솔더볼이 하부에 융착되는 제2기판; 및

상기 제2기판의 상면을 포함하여 상기 제1기판과 상기 반도체칩들을 보호하기 위해 그 외부를 감싸게 몰딩된 몰딩부를 포함하는 스택 패키지.
제5항에 있어서, 상기 제1기판의 절곡된 형상을 보완 유지하도록 상기 제1기판의 외측으로 씌워지게 설치되어 상기 몰딩부에 의해 몰딩된 케이스를 더 포함하는 것을 특징으로 하는 스택 패키지.
한 개 이상의 F-BGA패키지를 적층하고, 적층되는 상기 F-BGA패키지에 각각 융착되어 전기적인 신호를 입출력하도록 된 솔더볼을 융착하여 스택 패키지를 제조하는 방법에 있어서,

강성 재질로 이루어진 회로패턴이 구비된 제2기판의 상면에 한 개의 상기 F-BGA패키지를 실장하는 단계;

회로패턴이 구비된 가요성을 갖는 재질로 이루어진 제1기판을 상기 제2기판에 실장된 상기 F-BGA패키지의 상면에 부착하는 단계;

상기 제1기판의 양쪽 측면을 상기 F-BGA패키지의 측면을 따라 절곡하여 상기 제2기판과 직각으로 접촉되게 하고 그 접촉부분을 솔더링하여 상기 제1기판과 상기 제2기판을 전기적으로 연결하는 단계;

상기 제1기판의 절곡된 형상을 보완 유지할 수 있도록 상부에 설치공을 갖는 케이스를 상기 제1기판의 외측에 씌우는 단계;

상기 케이스에 구비된 설치공을 통해 상기 제1기판의 상면에 상기 F-BGA패키지를 실장하는 단계; 및

상기 제1,제2기판들과 그 기판들에 실장되는 상기 F-BGA패키지와의 전기 신호의 입출력을 위해 상기 제2기판의 하면에 상기 솔더볼을 융착하는 단계를 포함하는 스택 패키지의 제조방법.
제7항에 있어서, 상기 제1기판과 제2기판을 전기적으로 연결하는 단계는, 상기 제1기판의 단부가 상기 제2기판의 상면에 직각으로 접촉되게 하여 솔더링하는 것임을 특징으로 하는 스택 패키지의 제조방법.
제7항에 있어서, 상기 제1기판과 제2기판을 전기적으로 연결하는 단계는, 상기 제1기판의 단부가 상기 제2기판의 측면에 직각으로 접촉되게 하여 솔더링하는 것임을 특징으로 하는 스택 패키지의 제조방법.
한 개 이상의 반도체칩을 적층하여 스택 패키지를 제조하는 방법에 있어서,

강성을 갖는 재질로 이루어지며 회로패턴이 구비된 제2기판의 상면에 한 개의 반도체칩을 탑재함과 아울러 상기 반도체칩의 신호를 연결하기 위해 와이어로 본딩하고 본딩된 부위를 코팅하여 상기 제2기판의 상면에 한 개의 반도체칩을 실장하는 단계;

가요성을 갖는 재질로 이루어지며 회로패턴이 구비된 제1기판의 상면에 반도체칩을 탑재함과 아울러 상기 반도체칩과의 신호를 연결하기 위해 와이어로 본딩하고 본딩된 부위를 코팅하여 제1기판의 상면에 반도체칩을 실장하는 단계;

상기 제1기판의 양측부를 상기 제2기판에 탑재된 반도체칩의 측벽을 따라 절곡 형성하여 상기 제2기판의 상면과 직각으로 만나도록 하고, 그 만나는 부분을 솔더링하여 상기 제1기판과 제2기판의 신호를 전기적으로 연결하는 단계;

상기 제2기판의 상면을 포함하여 제1기판과 반도체칩들을 감싸면서 보호하기 위한 몰딩부를 형성하는 몰딩단계; 및

몰딩된 상기 반도체칩들의 신호가 각 기판들을 통해 외부로 전달되게 하기 위해 상기 제2기판의 저부로 솔더볼들을 융착하는 단계를 포함하는 스택 패키지의 제조방법.
제10항에 있어서, 상기 두 기판의 신호를 전기적으로 연결하는 단계에는 상기 제1기판의 절곡된 형상을 보완 유지하기 위하여 상기 제1기판의 외측으로는 케이스를 씌우는 단계를 더 포함하고, 상기 케이스는 상기 몰딩 단계에서 몰딩되어 감싸지게 한 것을 특징으로 하는 스택 패키지의 제조방법.