KR19980083259A - 칩 싸이즈 반도체 패키지의 구조 및 그 제조 방법 - Google Patents

Abstract

본 발명은 칩 싸이즈 반도체 패키지의 구조 및 그 제조 방법에 관한 것으로, 전자회로 소자가 집적되어 있고 표면에는 다수의 입/출력 패드가 형성된 반도체 칩과, 상기 반도체 칩의 입/출력 패드에 각각 융착된 전도성의 범프와, 상기 범프가 형성된 반도체 칩의 표면 전체에 접착된 접착 수단과, 상기 범프에 일단이 연결되어 있고 상기 접착 수단에 접착된 채 다른 일단에는 입/출력 수단으로서 돌출부가 형성된 어레이형의 리드와, 상기 리드의 돌출부를 제외한 리드, 접착제의 표면에 도포된 봉지재를 포함하여 이루어진 것을 특징으로 하여 반도체 패키지의 부피를 반도체 칩의 부피만큼 축소하여 메인 보드에서의 실장 밀도를 높이고 또한 입/출력 수단을 반도체 칩 표면의 일면에 전체에 형성함으로서 그 입/출력 수단의 수를 극대화하며 회로 배선 등을 짧게 함으로서 전기적 성능을 향상시킬 수 있는 칩 싸이즈 반도체 패키지의 구조 및 그 제조 방법.

Description

칩 싸이즈 반도체 패키지의 구조 및 그 제조 방법

본 발명은 칩 싸이즈 반도체 패키지의 구조 및 그 제조 방법에 관한 것으로, 보다 상세하게 설명하면 반도체 패키지의 부피를 반도체 칩의 부피만큼 축소하여 메인 보드에서의 실장 밀도를 높이고 또한 입/출력 수단을 반도체 칩 표면의 일면 전체에 형성함으로서 그 입/출력 수단의 수를 극대화하며 회로 배선 등을 짧게 함으로서 전기적 성능을 향상시킬 수 있는 칩 싸이즈 반도체 패키지의 구조 및 그 제조 방법에 관한 것이다.

각종 전기적 회로 소자가 집적된 반도체 칩을 외부의 환경으로부터 보호하고 그 형태를 유지하며 상기 반도체 칩의 입/출력 패드를 메인 보드 등에 전기적으로 도통시키기 위한 수단으로서 반도체 패키지는 PLCC(Plastic Leaded Chip Carrier Type) 패키지, SOJ(Small Outline J Bend Type) 패키지 및 QFP(Quad Flat Package) 패키지 등 그 종류가 다양하다.

이러한 반도체 패키지 중에서도 종래 가장 일반적으로 사용되는 반도체 패키지는 QFP 패키지이며 이를 도 1A 및 도 1B에 도시하였다.

도시한 바와 같이 이러한 QFP형 패키지의 구조는 도 1A에서 처럼 표면에 다수의 입/출력 패드(2)가 형성된 반도체 칩(1)과, 상기 반도체 칩(1)이 접착제(6)에 의해 부착 고정된 반도체 칩 탑재판(5)과, 상기 반도체 칩 탑재판(5)을 지지 및 고정시키는 타이 바(9)와, 상기 반도체 칩(1)과 일정 거리를 두고 외측으로 향하도록 형성된 내부 리드(3)와, 상기 반도체 칩(1)의 입/출력 패드(2)와 내부 리드(3)를 전기적으로 연결하는 전도성 와이어(4)와, 상기 반도체 칩(1), 전도성 와이어(4), 내부 리드(3)를 봉지재로 감싸서 형성된 몸체(7)와, 상기 내부 리드(3)로부터 연장되어 몸체(7)의 외측면에 네 방향으로 뻗어 나와 메인 보드 등과의 입/출력 수단(핀) 구실을 하는 다수의 외부 리드(8)로 구성되어 있다.

이러한 QFP 반도체 패키지의 제조 방법은 대략적으로 다음과 같은 순서로 이루어진다.

1. 절단 공정으로서, 웨이퍼에서 양질의 반도체 칩을 선별하여 절단한다.

2. 반도체 칩 접착 공정으로서, 반도체 칩 탑재판 및 내·외부 리드 등으로 구성된 소정의 전도성 리드 프레임과 웨이퍼에서 절단되어 분리된 소정의 반도체 칩을 구비하여 상기 리드 프레임의 반도체 칩 탑재판 위에 접착제로서 반도체 칩을 붙인다.

3. 와이어 본딩 공정으로서, 상기 반도체 칩의 표면에 형성된 입/출력 패드와 리드 프레임의 내부 리드를 서로 연결하여 전기적으로 도통되도록 한다.

4. 봉지 공정으로서, 상기 반도체 칩, 전도성 와이어 및 내부 리드를 외부의 각종 악영향으로부터 보호하기 위해 봉지재를 이용하여 리드 프레임의 댐바 부분까지 봉지하여 몸체를 형성한다.

5. 트리밍 공정으로서, 상기 몸체 외측의 외부 리드 전체에 걸쳐 상호 연결된 댐바 부분을 제거하여 각각의 외부 리드가 전기적으로 절연되도록 한다.

6. 솔더 플레이팅 공정으로서, 상기 몸체의 외측에 위치된 다수의 외부 리드가 메인 보드에 양호하게 실장되도록 납과 주석 등으로 도금한다.

7. 포밍 공정으로서, 상기 도금이 완료된 외부의 리드를 소정의 형상으로 구부려서 목적에 맞는 반도체 패키지를 완성시킨다.

그러나 이러한 구조 및 제조 방법을 갖는 종래의 QFP형 패키지는 실제의 전기적 동작이 이루어지는 반도체 칩의 크기에 비해 그것을 감싸는 몸체 및 외측으로 뻗어나와 위치된 외부 리드의 크기가 길게 형성됨으로서 메인 보드에 실장되었을 경우 차지하는 부피가 커지게 된다. 이것은 메인 보드에 많은 수의 전자 부품을 실장할 수 없음을 의미하며 각종 전자 부품을 이용한 전자 기기의 소형화에 걸림돌이 되고 있는 형편이다. 또한 패키지의 입/출력 수단이 4변에만 위치된 외부 리드들로 이루어져 많은 수의 입/출력 수단을 수용하기에 물리적 한계가 있으며 그 수를 더할수록 그 패키지의 크기는 더욱 더 커지는 문제점이 있다. 한편 상기 반도체 칩에서부터 메인 보드에 이르기까지의 신호 라인이 전도성 와이어, 내부 리드 및 외부 리드로 이루어 짐으로서 그 길이가 길어지게 되고 이로서 인덕턴스 및 각종 노이즈 영향을 쉽게 받고 전기적 성능이 저하되는 문제점이 있었다.

한편 제조 공정상에서 반도체 칩의 입/출력 패드와 내부 리드가 서로 전기적으로 도통되도록 하는 와이어 본딩 공정은 대단한 정밀도를 가지고 작업을 수행해야 함으로서 그 불량률이 높게 발생하는 문제점이 있었다.

따라서 본 발명은 상기와 같은 종래의 문제점들을 해결하기 위해 안출한 것으로, 반도체 패키지의 부피를 반도체 칩의 부피만큼 축소하여 메인 보드에서의 실장 밀도를 높이고 또한 입/출력 수단을 반도체 칩 표면 전체에 형성함으로서 그 입/출력 수단의 수를 극대화시키며 회로 배선 등을 짧게 함으로서 전기적 성능을 향상시킬 수 있는 칩 싸이즈 반도체 패키지의 구조 및 그 제조 방법을 제공하는데 있다.

도 1A 및 도 1B는 종래의 일반적인 QFP형 패키지의 구조를 나타낸 단면도 및 부분 절개 사시도이다.

도 2A 및 도 2B는 본 발명의 일실시예를 나타낸 칩 싸이즈 반도체 패키지의 단면도 및 저면도이다.

도 3은 본 발명의 다른 실시예를 나타낸 칩 싸이즈 반도체 패키지의 단면도이다.

도 4A 내지 도 4F는 본 발명에 의한 칩 싸이즈 반도체 패키지의 제조 방법을 도시한 상태도이다.

도 5A 및 도 5B는 본 발명에 의한 칩 싸이즈 반도체 패키지가 메인 보드에 실장된 것을 나타낸 상태도이다.

*도면의 주요 부분에 대한 부호의 설명*

10:반도체 칩11:입/출력 패드

12:범프20:접착 수단

30:리드31:돌출부

40:봉지재50:전도성 볼

60:메인 보드

상기한 목적을 달성하기 위하여 본 발명에 의한 칩 싸이즈 반도체 패키지의 구조는 전자 회로 소자가 집적되어 있고 표면에는 다수의 입/출력 패드가 형성된 반도체 칩과, 상기 반도체 칩의 입/출력 패드에 각각 융착된 전도성의 범프와, 상기 범프가 형성된 반도체 칩의 표면 전체에 접착된 접착 수단과, 상기 범프에 일측이 연결되어 있고 상기 접착 수단에 접착된 채 타측에는 입/출력 수단으로서 돌출부가 형성된 어레이형의 리드와, 상기 리드의 돌출부를 제외한 리드 및 접착제의 표면에 도포된 봉지재를 포함하여 이루어진 것을 특징으로 한다.

또한 상기한 목적을 달성하기 위하여 본 발명에 의한 칩 싸이즈 반도체 패키지의 제조 방법은, 반도체 웨이퍼에서 전자 회로 소자가 집적되어 있고 표면에는 입/출력 패드가 형성된 양질의 반도체 칩을 선별하여 전달하는 단계와, 상기 반도체 칩의 입/출력 패드에 전도성의 범프를 형성하는 단계와, 상기 범프가 형성된 반도체 칩의 표면에 접착 수단을 접착시키는 단계와, 상기 접착 수단 하부의 범프에 위치를 정렬한 후 일측에는 입/출력 수단으로서 돌출부가 형성된 어레이형 리드의 타측을 접착시키는 단계와, 상기 리드의 돌출부를 제외한 리드 및 접착 수단을 봉지재로 봉지하는 단계를 포함하여 이루어진 것을 특징으로 한다.

또한 상기한 목적을 달성하기 위해 본 발명에 의한 칩 싸이즈 반도체 패키지의 또 다른 제조 방법은, 웨이퍼에 전자 회로 및 입/출력 패드를 갖는 다수의 반도체 칩을 가공하는 단계와, 상기 반도체 칩 표면의 입/출력 패드에 전도성 범프를 형성하는 단계와, 상기 전도성 범프의 상면에 접착 수단을 접착하는 단계와, 상기 접착 수단 하부의 범프에 위치를 정렬한 후 일측에는 입/출력 수단으로서 돌출부가 형성된 어레이형 리드의 타측을 접착시키는 단계와, 상기 돌출부를 제외한 반도체 칩의 상면을 각각 봉지하는 단계와, 상기 웨이퍼에서 봉지된 반도체 칩을 낱개로 절단하는 단계를 포함하여 이루어진 것을 특징으로 한다.

이하 예시된 도면을 참조하여 본 발명의 가장 바람직한 실시예를 설명하면 다음과 같다.

도 2A 및 도 2B는 본 발명의 일실시예를 나타낸 칩 싸이즈 반도체 패키지의 단면도 및 저면도다.

먼저 도 2A에 도시된 바와 같이 본 발명에 의한 칩 싸이즈 반도체 패키지의 구조는 각종 전기적 작용을 가능하게 하는 전자 회로 소자가 형성되어 있고 그 표면에는 전도성의 입/출력 패드(11)가 형성된 반도체 칩(10)이 위치되어 있다. 상기 입/출력 패드(11)에는 금(Au), 은(Ag), 은합금(Ag Alloy), 은이 함유된 전도성 에폭시(Epoxy), 납(Pb)과 주석(Sn)의 합금인 솔더(Solder)중 하나로 형성된 전도성 범프(12)가 융착되어 있으며, 상기 범프(12)가 형성된 반도체 칩(10)의 표면 전체에는 접착 수단(20)이 접착되어 있다. 한편 상기 접착 수단(20)의 표면에는 일측에 입/출력 수단으로서 돌출부(31)가 형성된 어레이(Array)형의 리드(30)의 타측이 상기 범프(12)에 연결된 채 접착 수단(20)에 의해 반도체 칩(10) 표면에 접착되어 있고, 상기 돌출부(31)를 제외한 리드(30) 및 접착 수단(20)의 전체에는 리드(30)간의 절연 및 오염 물질의 침투를 방지할 수 있도록 봉지재(40)로 봉지된 구조로 되어 있다.

여기서 상기 접착 수단(20)은 이방성 전도 필름(Anisotropic Conductive Film)을 사용할 수 있으며 이를 간단히 설명하면 다음과 같다.

이방성 전도 필름이란, 일반적인 접착 필름과 전도성 금속 알갱이가 혼합된 것으로 상기 접착 필름의 두께는 약 50㎛ 정도이고 전도성 금속 알갱이의 지름은 약 5㎛ 정도이다. 또한 상기 전도성 금속 알갱이의 표면은 얇은 폴리머(Polymer)로 코팅되어 있으며, 이러한 이방성 전도 필름의 소정 영역에 열 또는 압력을 가하게 되면 그 부분의 전도성 금속 알갱이를 감싸고 있는 폴리머가 녹게 되면서 그 전도성 금속 알갱이가 서로 연결되어 전도성을 갖게 되고 그 외의 부분은 확실한 절연성을 유지하는 특성을 가지고 있기 때문에 상호 접착될 물체의 얼라인먼트(Alignment) 위치 조절이 용이하다. 따라서, 이러한 이방성 전도 필름을 사이에 두고 범프(12)와 리드(30)간을 가압하여 접착하게 되면 서로 전기적으로 도통하게 되는 것이며 이러한 이방성 전도 필름은 현재 TAB(Tape Automated Bonding)의 OLB(Outer Lead Bonding)용이나 COG(Chip On Glass)용으로도 상업화되어 널리 사용중에 있는 물질이기도 하다.

또한 상기 접착 수단은 일반적인 접착 필름도 가능하다. 즉, 상기 범프와 맞닿은 부분의 접착 필름에 소정의 통공을 형성하여 범프와 위치를 정렬하고 접착시킴으로서 차후에 범프와 리드의 일측이 서로 도통될 수 있도록 하는 것이다.

한편, 상기 리드(30)의 돌출부(31)는 구리 또는 구리 합금제용 식각제로서 FeCl₂와 HCl을 혼합해서 사용하는 식각(Etching) 또는 스탬핑(Stamping)을 통하여 형성한 것이며 식각을 할때는 상기 돌출부(31)를 제외한 리드(30) 부분을 할프 에칭(Half Etching) 함으로서 그 두께가 달라지게 하여 메인 보드(60)에 용이하게 접촉될 수 있도록 한 것이다. 그리고 상기 돌출부(31)의 표면에는 메인 보드(60)와의 접촉을 더욱 용이하게 할 수 있도록 솔더 플레이팅(도면에 도시되지 않음)이 되어 있다. 여기서 상기 솔더 플레이팅이란 납과 주석의 합금을 얇게 도포시켜 놓은 것을 뜻한다.

도 1B를 참조하면 상기 리드(30)는 어레이형 리드(30)로서 메인 보드에 접촉되는 돌출부(31)가 메인 보드의 실장 밀도를 높이기 위해 모두 반도체 칩(10)의 표면 전체에 형성되었음을 알 수 있다.

도 3은 본 발명의 다른 실시예를 나타낸 칩 싸이즈 반도체 패키지의 단면도로서 리드(30)에 형성된 돌출부(31)의 표면에 전도성 볼(50)이 더 융착되어 있음으로서 메인 보드(60)에 실장시 더욱 용이한 실장 환경을 제공할 수 있도록 되어 있다. 여기서 상기 전도성 볼(50)은 녹는점이 약 150~200° 솔더 볼을 사용하여 상기 리드(30)의 돌출부(31) 및 메인 보드에 모두 쉽게 녹아서 붙을 수 있도록 하였다.

이와 같은 구조의 칩 싸이즈 반도체 패키지의 제조 방법을 도 4A 내지 도 4F를 참조하여 설명하면 다음과 같다.

1. 반도체 칩(10) 절단 단계로서 반도체 웨이퍼에서 전자 회로 소자가 집적되어 있고 표면에는 입/출력 패드(11)가 형성된 양질의 반도체 칩(10)을 선별하여 절단한다.(도 4A)

2. 범프(12) 형성 단계로서 상기 반도체 칩(10)의 입/출력 패드(11)에 전도성의 범프(12)를 녹여 붙인다.(도 4B)

3. 접착 수단(20) 접착 단계로서, 상기 범프(12)가 형성된 반도체 칩(10)의 표면 전체에 접착 수단(20)인 이방성 전도 필름을 접착시킨다.(도 4C)

4. 리드(30) 접착 단계로서, 상기 접착 수단(20)인 이방성 전도 필름 또는 일반 접착 필름 하부의 범프(12)에 위치를 정렬한 후 일측에 입/출력 수단으로서 돌출부(31)가 형성된 어레이형의 리드(30)의 타측에 압력 및 열을 가하여 리드(30)를 접착시킨다.(도 4D)

5. 봉지 단계로서, 상기 리드(30)의 돌출부(31)를 제외한 리드(30), 접착 수단(20)을 봉지재(40)로 봉지한다.(도 4F)

여기서 상기 리드(30)를 접착시킨 후에 리드(30)의 돌출부(31)에 솔더 플레이팅을 실시하거나 또는 봉지 단계 후에 상기 돌출부(31)의 표면에 전도성 볼(50)을 더 융착 시킬 수도 있다.(도 4F)

한편 상기 리드(30)는 전술한 바와 같이 어레이형 리드(30)로서 제작시에 돌출부(31)를 제외한 나머지의 리드(30) 부분에 할프 에칭을 가함으로서 소정의 부분이 돌출되도록 하는 방법을 사용한다. 또한 일반 접착 필름 사용시에는 범프와 맞닿는 부분에 소정의 통공을 형성하여 사용한다.

또한 본 발명에 의한 칩 싸이즈 반도체 패키지의 다른 제조 방법을 설명하면 아래와 같다.

1. 반도체 칩 가공 단계로서, 웨이퍼에 전자 회로 소자를 집적하고 표면에는 다수의 입/출력 패드를 형성한다.

2. 범프 형성 단계로서, 상기 반도체 칩 표면의 입/출력 패드에 전도성 범프를 녹여 붙인다.

3. 접착 수단 접착 단계로서, 상기 전도성 범프의 상면에 접착 수단 즉, 이방성 전도 필름이나 일반적인 접착 필름을 접착시킨다.

4. 리드 접착 단계로서, 상기 접착 수단 하부의 범프에 위치를 정렬한 후 일측에는 입/출력 수단으로서 돌출부가 형성된 어레이형 리드의 타측을 접착시킨다.

5. 봉지 단계로서, 상기 돌출부를 제외한 반도체 칩의 상면 즉 웨이퍼 상면을 각각의 반도체 칩 단위로 봉지재를 이용하여 봉지한다.

6. 절단 단계로서, 상기 웨이퍼에 각각 봉지된 반도체 칩을 낱개로 절단한다.

여기서 상기 리드를 접착 시킨 후에 리드의 돌출부 표면에 솔더 플레이팅을 실시하거나 또는 전도성 볼을 더 융착시킬 수도 있다.

도 5A 및 도 5B는 본 발명에 의한 칩 싸이즈 반도체 패키지가 메인 보드(60)에 실장된 것을 나타낸 상태도로서 리드(30)에 형성된 돌출부(31)를 직접 메인보드(60)에 실장시키거나 상기 돌출부(31)에 전도성 볼(50)을 더 붙인 다음 메인보드(60)에 실장할 수 있는 상태를 나타내고 있다.

본 발명은 비록 이상에서와 같은 실시예들에 관련하여 기술되었지만, 여기에만 한정되지 않으며 본 발명의 범주와 사상에서 벗어남이 없는 여러 가지의 변형과 수정이 이루어질 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 반도체 패키지의 부피를 반도체 칩의 부피만큼 축소시킴으로서 메인 보드에서 패키지의 실장 밀도가 극대화되고 또한 입/출력 수단이 반도체 칩의 표면 전체에 형성됨으로서 그 입/출력 수단의 수가 극대화되며 회로 배선 즉, 반도체 칩의 입/출력 패드에서 메인 보드까지의 리드가 짧아짐으로서 전기적 성능이 크게 개선되며 부가적으로 반도체 칩의 대부분이 직접 공기중에 노출됨으로서 열방출 효과도 크게 개선된다.

또한 제조 방법에 있어서 종래의 와이어 본딩 대신 반도체 칩의 입/출력 패드와 리드 사이에 접착 수단으로서 이방성 전도 필름 또는 일반적인 접착 필름을 개재한 뒤 압축 및 열을 가하여 전기적으로 접속될 수 있도록 함으로서 보다 간단하게 칩 싸이즈 반도체 패키지의 제조를 수행할 수 있는 이득이 있게 된다.

Claims (11)

1. 전자 회로 소자가 집적되어 있고 표면에는 다수의 입/출력 패드가 형성된 반도체 칩과; 상기 반도체 칩의 입/출력 패드에 각각 융착된 전도성의 범프와; 상기 범프가 형성된 반도체 칩의 표면 전체에 접착된 접착 수단과; 상기 범프에 일측이 연결되어 있고 상기 접착 수단에 접착된 채 타측에는 입/출력 수단으로서 돌출부가 형성된 어레이형의 리드와; 상기 리드의 돌출부를 제외한 리드 및 접착제의 표면에 도포된 봉지재를 포함하여 이루어진 것을 특징으로 하는 칩 싸이즈 반도체 패키지의 구조.
2. 청구항 1에 있어서, 상기 접착 수단은 리드와 범프가 접착된 부분만이 전도성이고 나머지 부분은 비전도성 상태의 이방성 전도 필름(Anisotropic Conductive Film)인 것을 특징으로 하는 칩 싸이즈 반도체 패키지의 구조.
3. 청구항 1에 있어서, 상기 접착 수단은 범프와 맞닿는 부분에 소정의 통공이 형성된 접착 필름인 것을 특징으로 하는 칩 싸이즈 반도체 패키지의 구조.
4. 청구항 1에 있어서, 상기 리드의 돌출부에는 입/출력 수단으로서 전도성 볼이 더 융착된 것을 특징으로 하는 칩 싸이즈 반도체 패키지의 구조.
5. 반도체 웨이퍼에서 전자 회로 소자가 집적되어 있고 표면에는 입/출력 패드가 형성된 양질의 반도체 칩을 선별하여 절단하는 단계와; 상기 반도체 칩의 입/출력 패드에 전도성의 범프를 형성하는 단계와; 상기 범프가 형성된 반도체 칩의 표면에 접착 수단을 접착시키는 단계와; 상기 접착 수단 하부의 범프에 위치를 정렬한 후 일측에는 입/출력 수단으로서 돌출부가 형성된 어레이형 리드의 타측을 접착시키는 단계와; 상기 리드의 돌출부를 제외한 리드 및 접착 수단을 봉지재로 봉지하는 단계를 포함하여 이루어진 것을 특징으로 하는 칩 싸이즈 반도체 패키지의 제조 방법.
6. 청구항 5에 있어서, 상기 리드의 돌출부에는 전도성 볼을 융착시키는 단계를 더 포함하여 이루어진 것을 특징으로 하는 칩 싸이즈 반도체 패키지의 제조 방법.
7. 청구항 5에 있어서, 상기 범프상의 접착 수단은 이방성 전도 필름으로서 그 상부에 접착되는 리드 부분에는 압력 및 열을 더 가하여 그 부분이 전도성을 갖도록 하는 칩 싸이즈 반도체 패키지의 제조 방법.
8. 청구항 5에 있어서, 상기 범프상의 접착 수단은 일반적인 접착 필름으로서 범프와 맞닿는 부분에 소정의 통공을 형성하여 접착시킨 것을 특징으로 하는 칩 싸이즈 반도체 패키지의 제조 방법.
9. 청구항 5에 있어서, 상기 어레이형 리드의 돌출부는 그 돌출부를 제외한 영역에 할프 에칭을 실시함으로서 형성된 것을 특징으로 하는 칩 싸이즈 반도체 패키지의 제조 방법.
10. 웨이퍼에 전자 회로 및 입/출력 패드를 갖는 다수의 반도체 칩을 가공하는 단계와; 상기 반도체 칩 표면의 입/출력 패드에 전도성 범프를 형성하는 단계와; 상기 전도성 범프의 상면에 접착 수단을 접착하는 단계와; 상기 접착 수단 하부의 범프에 위치를 정렬한 후 일측에는 입/출력 수단으로서 돌출부가 형성된 어레이형 리드의 타측을 접착시키는 단계와; 상기 돌출부를 제외한 반도체 칩의 상면을 각각 봉지하는 단계와; 상기 웨이퍼에서 봉지된 반도체 칩을 낱개로 절단하는 단계를 포함하여 이루어진 것을 특징으로 하는 칩 싸이즈 반도체 패키지의 제조 방법.
11. 청구항 1에 있어서, 상기 리드의 돌출부에는 전도성 볼을 융착시키는 단계를 더 포함하여 이루어진 것을 특징으로 하는 칩 싸이즈 반도체 패키지의 제조 방법.