JP2000236150A - 配線基板およびその製造方法 - Google Patents

配線基板およびその製造方法

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JP2000236150A
JP2000236150A JP3721299A JP3721299A JP2000236150A JP 2000236150 A JP2000236150 A JP 2000236150A JP 3721299 A JP3721299 A JP 3721299A JP 3721299 A JP3721299 A JP 3721299A JP 2000236150 A JP2000236150 A JP 2000236150A
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layer
conductive
hole
wiring board
insulating layer
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Kenzo Fujii
健三 藤井
Kikuo Oura
紀久男 大浦
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Kansai Nippon Electric Co Ltd
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Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

(57)【要約】 【課題】 絶縁層に形成した貫通孔の底部から露出する
導電層に接続されて貫通孔に充填された導電性物質を有
する配線基板において、導電層と導電層性物質が剥離を
生じない配線基板を提供する。 【解決手段】 絶縁層1の貫通孔5の底部から露出する
導電層2の表面2aと、絶縁層1の貫通孔5の内壁面5
aとに粗面を形成して、前記導電層2の表面2aに接続
されて貫通孔5に充填された導電性物質層6を有するこ
とにより、前記導電層2の表面2aと、絶縁層1の貫通
孔5の内壁面5aとの粗面を利用して、導電性物質層6
の固着強度を増大させた配線基板Aおよびその製造方
法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電子機器等に用い
られる配線基板およびその製造方法に関し、より詳細に
は、片面配線基板、両面配線基板、ビルドアップ配線基
板等のフィルムを多層に積層して形成した配線基板とそ
の製造方法に関する。
【0002】
【従来の技術】各種電子機器の組み立てに用いられる配
線基板として、従来はガラスエポキシ等の硬質基材に、
銅箔等の導電層を接着した後、導電層を所望の回路配線
パターン形状に加工したものが使用されてきたが、最近
では樹脂フィルムを用いた配線基板が賞用されている。
この種の配線基板としては、例えば特開平10−173
303号公報に開示されている。そのような配線基板に
ついて、以下説明する。図9は従来の配線基板と、それ
を用いた半導体装置の縦断面図である。図9において、
31はポリイミド樹脂等からなる絶縁層で、その上に銅
箔等の第一の導電層32、32がパターン形成されてい
る。33、33は前記導電層32、32の上に必要によ
り形成された第二の導電層である金めっき層、34は前
記金めっき層33、33を一部露出させて周囲部分を覆
っているソルダーレジスト層、35、35は前記絶縁層
31に穿設した貫通孔、36、36は貫通孔35、35
に露出する第一の導電層32、32上に接続して貫通孔
36、36に充填された導電性物質である。上記絶縁層
31ないし導電性物質36、36で配線基板を形成して
いる。図9には配線基板の応用例も併示されている。す
なわち、図中2点鎖線で示す37は前記配線基板のソル
ダーレジスト層34の上に組み付けられる電子部品、例
えば半導体チップ、同じく2点鎖線で示す38、38は
前記表面側の金めっき層33と半導体チップ37の電極
との間を接続するボンディングワイヤ、39、39は半
導体チップ37およびボンディングワイヤ39、39を
被覆する封止樹脂である。
【0003】ところが、上記の構成において、絶縁層3
1の貫通孔35,35から露出する第一の導電層32,
32とこれに接続されて貫通孔35、35に充填された
導電性物質36,36との固着強度が小さいと、以後の
工程で、あるいは完成した配線基板に半導体チップ等を
組み付ける工程等において、両者が剥離することがあっ
た。
【0004】そのため、絶縁層31の貫通孔35,35
から露出する第一の導電層32,32とこれに接続され
て貫通孔35、35に充填された導電性物質36,36
との剥離を防止するために、従来は次のような方法が採
用されていた。
【0005】すなわち、図10に示すように、絶縁層と
してその中に予め薬液処理によって除去が可能な絶縁物
成分41を混入した特殊の絶縁層40を用い、この絶縁
層40に貫通孔42を形成した後、薬液処理によって絶
縁層40の貫通孔42の内壁面42aから、前記絶縁物
成分41を溶解除去することによって、絶縁層40の貫
通孔42の内壁面42aを粗面化し、しかる後に導電性
物質43を形成する方法である。この方法は、絶縁層4
0の貫通孔42の内壁面42aを粗面化して、内壁面4
2aと導電性物質43との固着強度を増大することによ
って、第一の導電層32と導電性物質43との固着強度
の不足を補強するものである。しかしながら、この方法
は、第一の導電層32と導電性物質43との固着強度そ
のものを増大するものではなく、しかも、絶縁層40が
薬液処理によって除去が可能な絶縁物成分41を混入し
た特殊なものであるため、絶縁層40自体のコストが高
くなるのみならず、薬液処理が必要なため、薬液コスト
もかかり、さらには使用後の薬液の無害化処理も必要
で、やはりコスト高になるという問題点がある。
【0006】
【発明が解決しようとする課題】そこで、本発明は、絶
縁層の貫通孔から露出する第一の導電層とそれに接続さ
れて貫通孔に充填された導電物質との固着強度が大き
く、両者の剥離を生じない配線基板を低コストで提供す
ることを目的とする。本発明は、また、絶縁層の貫通孔
から露出する第一の導電層とそれにそれに接続されて貫
通孔に充填された導電物質との固着強度が大きく、両者
の剥離を生じない配線基板を低コストで製造できる製造
方法を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明の配線基板は、絶
縁層の一方の面に導電層を形成した基材の前記絶縁層が
一つ以上の貫通孔を有し、この貫通孔底部に露出した導
電層の表面と、貫通孔の内壁面とが粗面化され、前記粗
面化された貫通孔底部に露出した導電層の表面に接続さ
れて貫通孔に充填された導電性物質を有することを特徴
とする配線基板である。本発明の配線基板の製造方法
は、前記絶縁層の一方の面に導電層を形成した基材の前
記絶縁層に一つ以上の貫通孔を形成する工程と、この貫
通孔底部に露出した導電層の表面と、貫通孔の内壁面と
を同時に粗面化する工程と、前記貫通孔底部に露出し粗
面化された導電層の表面に直接またはめっき層を介して
貫通孔に導電性物質を充填することを特徴とする配線基
板の製造方法である。
【0008】
【発明の実施の形態】本発明の請求項1記載の発明は、
絶縁層の一方の面に導電層を形成した基材の前記絶縁層
が一つ以上の貫通孔を有し、この貫通孔底部に露出した
導電層の表面と、貫通孔の内壁面とが粗面化され、前記
粗面化された貫通孔底部に露出した導電層の表面に接続
されて貫通孔に充填された導電性物質を有することを特
徴とする配線基板である。
【0009】本発明の請求項2記載の発明は、前記基材
が、絶縁層に導電層を接着剤を介することなく形成され
ていることを特徴とする請求項1記載の配線基板であ
る。
【0010】本発明の請求項3記載の発明は、前記基材
が、絶縁層にめっき法で導電層が形成されたものである
ことを特徴とする請求項1記載の配線基板である。
【0011】本発明の請求項4記載の発明は、前記導電
層が、無電解めっき法、および無電解めっき層上に電解
めっき法のいずれかで形成されている請求項3記載の配
線基板である。
【0012】本発明の請求項5記載の発明は、前記導電
層が、ドライめっき法,ウェットめっき法,およびドラ
イめっき法とウェットめっき法の積層方法のいずれかで
形成されている請求項3記載の配線基板である。
【0013】本発明の請求項6記載の発明は、前記導電
性物質がめっきで形成されていることを特徴とする請求
項1ないし5記載の配線基板である。
【0014】本発明の請求項7記載の発明は、前記導電
性物質が導電性ペーストで形成されていることを特徴と
する請求項1ないし6記載の配線基板である。
【0015】本発明の請求項8記載の発明は、前記導電
性物質がめっき層の上に導電性ペーストを充填して形成
されていることを特徴とする請求項1ないし7記載の配
線基板である。
【0016】本発明の請求項9記載の発明は、前記絶縁
層の一方の面に導電層を形成した基材の前記絶縁層に一
つ以上の貫通孔を形成する工程と、この貫通孔底部に露
出した導電層の表面と、貫通孔の内壁面とを同時に粗面
化する工程と、前記貫通孔底部に露出し粗面化された導
電層の表面に直接またはめっき層を介して貫通孔に導電
性物質を充填することを特徴とする配線基板の製造方法
である。
【0017】本発明の請求項10記載の発明は、前記絶
縁層の貫通孔底部に露出した導電層の表面と、貫通孔の
内壁面とを同時に粗面化する工程を、ウェットブラスト
法または液体ホーニング法で実施することを特徴とする
請求項9記載の配線基板の製造方法である。
【0018】
【実施例】本発明の実施例について、以下、図面を参照
して説明する。図2は本発明の第1実施例の配線基板A
の縦断面図である。図2において、1は絶縁層で、たと
えば熱膨張係数が5〜20×10-6/℃、水蒸気透過率
が1g・20μ/m2・day以下、吸水率が0.1%
以下、融点が260℃以上である厚さが25〜50μm
程度の樹脂フィルム、例えば全芳香族ポリエステル液晶
ポリマフィルムが用いられる。全芳香族ポリエステル液
晶ポリマフィルムは、例えば、K社製のNP/CTで、
熱膨張係数が15〜20×10-6/℃、水蒸気透過率が
0.13g・20μ/m2・day(40℃,90%R
H)、吸水率が0.04%(23℃,24H )、融点
が280℃(NPタイプ)および325℃(CTタイ
プ)の諸特性を有する。なお、本発明においては、絶縁
層1として、上記の全芳香族ポリエステル液晶ポリマフ
ィルムを用いれば、後述するような各種の優れた特長が
得られるが、それ以外にポリイミド、エポキシ、ポリエ
ステル等の可撓性を有する樹脂フィルムを用いることが
できる。2は絶縁層1の表面を粗面化することによっ
て、その上に接着剤層を介することなく直接形成された
銅等よりなる厚さが18μm程度の第一の導電層であ
る。3は前記第一の導電層2の上に必要により形成され
た第二の導電層で、例えば厚さが1.0〜2μm程度の
金めっき層単独層または厚さが2μm程度のニッケルめ
っき層の上に厚さが0.5〜1.0μm程度の金めっき
層3を積層形成したものである。4は前記金めっき層3
を一部露出させて周囲部分を覆っているソルダーレジス
ト層、5は前記絶縁層1に穿設した貫通孔、6は貫通孔
5に露出する第一の導電層2に接続されて貫通孔5に充
填された銅等の導電ペースト等よりなる導電性物質で、
厚さ25〜50μm程度の絶縁層1に対して例えば高さ
が25〜60μm程度に形成されて、その頂部が絶縁層
1の上面と面一かあるいは絶縁層1の上面から若干突出
するようにしたものである。
【0019】図3は前記配線基板Aの上下を逆転した要
部拡大縦断面図で、図1は図3のさらに要部拡大縦断面
図である。すなわち、前記絶縁層1の貫通孔5から露出
する第一の導電層2の表面2aと、絶縁層1の貫通孔5
の内壁面5aは、表面粗度が0.1〜10μm程度、望
ましくは0.5〜5μm程度の粗面に形成されている。
このような構成であると、第一の導電層2と導電性物質
6、絶縁層1の貫通孔5の内壁面5aと導電性物質6と
のそれぞれの固着強度は、前記粗面によって著しく大き
くなり、したがって前記第一の導電層2と導電性物質
6、絶縁層1の貫通孔5の内壁面5aと導電性物質6と
のそれぞれの界面での剥離は生じない。なお、図1には
示していないが、第一の導電層2の反対側(図3の下方
側)の表面も粗面化しておくことにより、この粗面の上
に第二の導電層である金めっき層3を形成した場合、第
一の導電層2と金めっき層3との固着強度をも増大させ
ることができることは、いうまでもない。
【0020】なお、上記実施例は、絶縁層1の表面に接
着剤を介することなく導電層2を形成したものについて
説明したが、従来と同様に絶縁層1に銅等の金属箔を接
着剤を介して積層一体化した基材においても、同様に実
施できる。以上が本発明の配線基板Aの実施例である。
【0021】図2には、上記配線基板Aの応用例も併示
している。すなわち、図2中2点鎖線で示す7は、前記
配線基板A上に組み付けられる電子部品、例えば半導体
チップ、同じく2点鎖線で示す8、8は前記表面側の金
めっき層3と半導体チップ7の電極との間を接続するボ
ンディングワイヤ、9は前記半導体チップ7およびボン
ディングワイヤ8、8を被覆している封止樹脂である。
【0022】次に、本発明の配線基板Aおよびそれを用
いた半導体装置の製造方法について説明する。図4
(a)〜(m)は本発明の配線基板Aおよびそれを用い
た半導体装置の製造方法の工程ブロック図で、図5
(a)〜(g)および図6(h)〜(m)は前記各工程
における絶縁層等の状態を示す縦断面図である。以下、
上記図4(a)〜(m)、図5(a)〜(g)および図
6(h)〜(m)を用いて本発明の配線基板Aおよびそ
れを用いた半導体装置の製造方法について説明する。ま
ず、熱膨張係数が5〜20×10-6/℃、水蒸気透過率
が1g・20μ/m2・day以下、吸水率が0.1%
以下、融点が260℃以上である厚さが25〜50μm
程度の液晶ポリマからなる絶縁層1を用意する[図4
(a)、図5(a)]。この絶縁層1の表面は、図5
(a)中の円内に一部拡大して示すように平滑であるた
め、この表面に直接無電解めっき法で導電層2を形成す
ることはできない。そこで、前記絶縁層1の表面をウェ
ットブラスト処理または液体ホーニング処理して、表面
粗度が0.1〜10μm程度、好ましくは1〜5μm程
度に粗面化する[図4(b)、図5(b)]。このウェ
ットブラスト処理または液体ホーニング処理は、例えば
粒径が10〜300μm程度で硬度がヌープ硬度で13
00〜2500の範囲(またはモース硬度で7〜15の
範囲)の多角状の砥粒を用いて、ポンプ圧力1〜5kg
/cm2、砥粒と液体との比率は5〜40vol%程度
の条件で実施する。上記の粗面化した絶縁層1は、粗面
化によって活性化されているために、直接無電解めっき
が可能である。そのため、絶縁層1の全面に例えば無電
解銅めっきを施して、あるいは無電解銅めっきを施した
後この無電解銅めっき層上に電解銅めっきを施して、厚
さ15〜20μm程度の第一の導電層20を形成する
[図4(c)、図5(c)]。次に、この第一の導電層
20の上に所望パターンのフォトレジスト層11、11
を形成し[図4(d)、図5(d)]、フォトレジスト
層11、11に覆われていない導電層20をドライまた
はウェットプロセスにより選択的にエッチング除去し
て、所望のパターンの回路配線となる第一の導電層2、
2を形成し[図4(e)、図5(e)]、フォトレジス
ト層11、11を除去する[図4(f)、図5
(f)]。次に、絶縁層1の表面および裏面に所望パタ
ーンのフォトレジスト層12、13を形成してから[図
4(g)、図5(g)]、絶縁層1をドライまたはウェ
ットプロセスで選択エツチングして、貫通孔5、5を形
成して、この貫通孔5、5から第一の導電層2、2の一
部を露出させる[図4(h)、図6(h)]。次に、前
記貫通孔5、5から露出する第一の導電層2、2の表面
2aおよび貫通孔5の内壁面5aを、前記絶縁層1の粗
面化と同様のウェットブラスト法または液体ホーニング
法によって、同時に粗面化する[図4(i)、図6
(i)]。このとき、表面側のフォトレジスト層12の
窓孔12aから露出している第一の導電層2、2の表面
2bも粗面化しておく。次に、表面のフォトレジスト層
12を利用して、フォトレジスト層12の窓孔12aか
ら露出する第一の導電層2、2に、無電解めっき法によ
り、または無電解めっき層の上に電解めっき法により第
二の金属層、例えば金めっき層3、3を形成する[図4
(j)、図6(j)]。このとき、絶縁層1の貫通孔
5、5から第一の導電層2、2の表面2a、2aが露出
している状態にしておくと、この第一の導電層2、2の
表面2a、2aにも、同様に無電解めっき法により、ま
たは無電解めっき層の上に電解めっき法により第二の金
属層、例えば金めっき層が形成される。次に、表面のフ
ォトレジスト層12、13を除去して、表面に金めっき
層3,3が一部露出するように、ソルダージスト層4を
形成する[図4(k)、図6(k)]。次に、絶縁層1
の貫通孔5、5から露出している導電層2、2の表面2
a、2aに接続して貫通孔5、5内に銅等よりなる導電
ペースト等を充填して、導電性物質6、6をその一部が
絶縁層1の表面から突出するように形成する[図4
(l)、図6(l)]。なお、導電性物質6、6は、上
記説明のように導電ペーストを用いるのが便利である
が、めっき法で形成するようにしてもよい。以上で、本
発明の配線基板Aが製作される。
【0023】なお、上記実施例に示した材料よりなる絶
縁層1を用いる配線基板Aによれば、絶縁層1の吸水率
が0.04%(23℃,24H )と、従来のポリイミ
ド樹脂フィルムの吸水率2.9%(23℃,24H )
に比較して約70分の1であり、これに伴って、第一の
導電層20の形成前の絶縁層1の粗面化のためや、貫通
孔5から露出する第一の導電層2、2の表面2aや、貫
通孔5の内壁面5aの粗面化のためのウェットブラスト
処理または液体ホーニング処理工程や、その後のフォト
レジストのパターン化やウェットめっき処理工程等にお
ける吸湿寸法変化率は4×10-6/℃(RH)と、従来
のポリイミド樹脂フィルムの吸湿寸法変化率22×10
-6/℃(RH)と比較して約5分の1に低減でき、回路
配線パターンの変形等が生じない配線基板Aが提供でき
るという特長がある。
【0024】次に、上記の配線基板Aを応用例について
説明する。上記の配線基板Aの表面のソルダレジスト層
4の上に、電子部品の一例として、例えば半導体チップ
7をマウントし、表面の金めっき層3、3と半導体チッ
プ7の電極との間を、ボンディングワイヤ8、8でボン
ディングし、半導体チップ7およびボンディングワイヤ
8、8部分を封止樹脂9で封止する[図4(m)、図6
(m)]。以上により、図2に示した本発明の配線基板
Aを用いた半導体装置が得られる。
【0025】以上の諸製造工程のうち、[図4(b)、
図5(b)]および[図4(i)、図6(i)]のウェ
ットブラスト処理または液体ホーニング処理工程を始
め、各種エッチング工程やめっき工程等のウェット処理
工程において、絶縁層1として前述の特性のものを用い
ているため、処理液の吸収が少なく、絶縁層1の膨潤に
よる寸法精度の劣化等の不都合は生じない。
【0026】また、上記[図4(i)、図6(i)]の
粗面化工程において、絶縁層1の貫通孔5、5から露出
する第一の導電層2、2の表面および貫通孔5の内壁面
5aの粗面化は、ウェットブラスト法または液体ホーニ
ング法によって実施できるため、絶縁層1として、図1
0に示した薬液処理で除去可能な絶縁物成分を混入した
特殊なものではなく一般的なものが利用でき、絶縁層1
のコストが低くて済むのみならず、粗面化のために特殊
な薬液を必要としないため、資材コストが著しく低くて
済む。しかも、絶縁層1の貫通孔5、5から露出する第
一の導電層2、2表面および貫通孔5の内壁面5aの粗
面化が、ウェットブラスト法または液体ホーニング法に
よって同時に実施できるため、製造コストが著しく低く
て済む特長がある。
【0027】なお、上記実施例においては、前記[(図
4(c)、図5(c)]ないし[(図4(f)、図5
(f)]の所望パターンの第一の導電層2、2の形成工
程は、絶縁層1の表面全面に無電解めっき法により、ま
たは無電解めっき層上に電解めっき法により第一の導電
層20を形成した後、これをエッチングにより所望形状
にパターン化する、いわゆるエッチング法を採用する場
合について説明したが、所望パターンの窓孔を有するフ
ォトレジスト層形成後に、その上から無電解めっき法に
より、または無電解めっき層上に電解めっき法により第
一の導電層20を形成し、その後フォトレジスト層をそ
の上の導電層20とともに除去する方法で、所望パター
ンの導電層2,2を形成する、いわゆるリフトオフ法を
採用するようにしてもよい。
【0028】また、上記実施例においては、前記[図4
(g)、図5(g)]において、フォトレジスト層12
に窓孔12a、12aを形成した状態で貫通孔5、5を
形成する場合について説明したが、貫通孔5、5の形成
に用いる処理液等で導電層2、2がダメージを受けるよ
うな場合は、フォトレジスト層12に窓孔12a、12
aを形成する前に、貫通孔5、5を穿設し、その後にフ
ォトレジスト層12に窓孔12a、12aを形成するよ
うにしてもよい。
【0029】図7(a)〜(d)は、本発明の配線基板
Aにおける導電層の形成方法の別の実施例を示す各工程
の縦断面図である。まず、絶縁層1を用意し[図7
(a)]、その表面をウェットブラスト法または液体ホ
ーニング法により粗面化した後、表面全面にフォトレジ
スト層21を形成し、このフォトレジスト層21を所望
の回路配線パターンの形状に除去して窓孔を形成する
[図7(b)]。次に、前記フォトレジスト層21を除
去した窓孔から露出している絶縁層1の粗面に、無電解
銅めっき単独で、または無電解銅めっき層の上に電解銅
めっきを積層形成して、導電層220を形成する[図7
(c)]。次に、前記フォトレジスト層21をその上の
導電層220とともに除去すると、所望パターンの導電
層22が形成される[図7(d)]。
【0030】図8(a)〜(f)は、本発明の配線基板
Aにおける第一の導電層の形成方法のさらに別の実施例
を示す各工程の縦断面図である。まず、絶縁層1を用意
し[図8(a)]し、その表面を粗面化した後、表面全
面に例えば無電解銅めっき法により厚さ0.1〜0.5
μmの銅薄膜230を形成する[図8(b)]。次に、
前記銅薄膜230の上にフォトレジスト層24を形成
し、このフォトレジスト層24を所望の回路配線パター
ンに除去する[図8(c)]。次に、前記フォトレジス
ト層24を除去した窓孔から露出している銅薄膜230
の上に、例えば電解銅めっき法により銅層231を積層
形成する[図8(d)]。次に、前記フォトレジスト層
24を除去すると、所望パターンの銅層231と、それ
以外の部分に不所望の銅薄膜230が露出する[図8
(e)]。次に、前記不所望の銅薄膜230をドライま
たはウェットプロセスによるエッチングで除去すると、
所望パターンの導電層23が形成される[図8
(f)]。
【0030】
【発明の効果】本発明は以上のように、絶縁層の一方の
面に導電層を形成した基材の前記絶縁層が一つ以上の貫
通孔を有し、この貫通孔底部に露出した導電層の表面
と、貫通孔の内壁面とが粗面化され、前記粗面化された
貫通孔底部に露出した導電層に接続されて貫通孔に充填
された導電性物質を有することを特徴とする配線基板で
あるから、絶縁層の貫通孔底部に露出した導電層とこの
導電層に接続されて形成された導電性物質、絶縁層の貫
通孔の内壁面とこの上に形成された導電性物質とのそれ
ぞれの固着強度は、前記それぞれの粗面によって著しく
大きくなり、それぞれの界面において両者が剥離しない
配線基板が提供できる。本発明はまた、絶縁層の一方の
面に導電層を形成した基材の前記絶縁層に一つ以上の貫
通孔を形成する工程と、この貫通孔底部に露出した導電
層の表面と、貫通孔の内壁面とを同時に粗面化する工程
と、前記粗面化された貫通孔底部に露出した導電層の表
面に接続されて貫通孔に充填された導電性物質を形成す
ることを特徴とする配線基板の製造方法であるから、絶
縁層として薬液処理で除去可能な絶縁物成分を含む特殊
なものを用いる必要がなく、したがって、前記絶縁物成
分を除去するための特殊な薬液も必要ではない。さら
に、絶縁層の貫通孔に露出した導電層の表面と、貫通孔
の内壁面とを同時に粗面化でき、著しく低い製造コスト
で、絶縁層の貫通孔底部に露出した導電層とこの導電層
に接続して形成された導電性物質、絶縁層の貫通孔の内
壁面とこの上に形成された導電性物質とのそれぞれの固
着強度が、前記粗面化によって著しく大きくなり、それ
ぞれの界面において両者が剥離しない配線基板を低コス
トで製造できる製造方法が提供できる。
【図面の簡単な説明】
【図1】 本発明の一実施例の配線基板Aの要部拡大縦
断面図
【図2】 本発明の一実施例の配線基板Aとそれを用い
た半導体装置の縦断面図
【図3】 本発明の一実施例の配線基板Aの要部拡大縦
断面図
【図4】 図1の配線基板Aとそれを用いた半導体装置
の製造方法について説明する工程ブロック図
【図5】 図2の配線基板Aとそれを用いた半導体装置
の製造方法について説明する一連の工程の内、前半の各
工程における絶縁層等の状態を示す縦断面図
【図6】 図2の配線基板Aとそれを用いた半導体装置
の製造方法について説明する一連の工程の内、後半の各
工程における絶縁層等の状態を示す縦断面図
【図7】 本発明の配線基板Aの別の製造方法について
説明する各工程における絶縁層等の縦断面図
【図8】 本発明の配線基板のさらに別の製造方法につ
いて説明する各工程における絶縁層等の縦断面図
【図9】 従来の配線基板とそれを用いた半導体装置の
縦断面図
【図10】 従来の配線基板において導電性物質の固着
強度を増大する方法を説明するための要部拡大縦断面図
【符号の説明】
1 絶縁層 2、22、23 導電層(銅層) 2a 貫通孔から露出する(第一の)導電層の表面 3 金めっき層 4 ソルダーレジスト層 5 貫通孔 5a 貫通孔の内壁面 6 導電性物質(導電性ペースト) 7 半導体チップ 8 ボンディングワイヤ 9 封止樹脂 11、12、13、21、24、 フォトレジスト層 20、220、230 導電層(パターン化前)
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5E317 AA25 BB02 BB03 BB12 BB13 BB15 CC25 CC31 CC32 CC33 CC52 CD05 CD32 CD34 GG03 GG09 GG16 5E319 AA03 AA07 AB05 AC03 BB05 BB20 CC11 CC70 CD60 GG15 GG20

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】絶縁層の一方の面に導電層を形成した基材
    の前記絶縁層が一つ以上の貫通孔を有し、この貫通孔底
    部に露出した導電層の表面と、貫通孔の内壁面とが粗面
    化され、前記粗面化された貫通孔底部に露出した導電層
    の表面に接続されて貫通孔に充填された導電性物質を有
    することを特徴とする配線基板。
  2. 【請求項2】前記基材が、絶縁層に導電層を接着剤を介
    することなく形成されていることを特徴とする請求項1
    記載の配線基板。
  3. 【請求項3】前記基材が、絶縁層にめっき法で導電層が
    形成されたものであることを特徴とする請求項1記載の
    配線基板。
  4. 【請求項4】前記導電層が、無電解めっき法、および無
    電解めっき層上に電解めっき法のいずれかで形成されて
    いる請求項3記載の配線基板。
  5. 【請求項5】前記導電層が、ドライめっき法,ウェット
    めっき法,およびドライめっき法とウェットめっき法の
    積層方法のいずれかで形成されている請求項3記載の配
    線基板。
  6. 【請求項6】前記導電性物質がめっきで形成されている
    ことを特徴とする請求項1ないし5記載の配線基板。
  7. 【請求項7】前記導電性物質が導電性ペーストで形成さ
    れていることを特徴とする請求項1ないし6記載の配線
    基板。
  8. 【請求項8】前記導電性物質がめっき層の上に導電性ペ
    ーストを充填して形成されていることを特徴とする請求
    項1ないし7記載の配線基板。
  9. 【請求項9】前記絶縁層の一方の面に導電層を形成した
    基材の前記絶縁層に一つ以上の貫通孔を形成する工程
    と、この貫通孔底部に露出した導電層の表面と、貫通孔
    の内壁面とを同時に粗面化する工程と、前記貫通孔底部
    に露出し粗面化された導電層の表面に直接またはめっき
    層を介して貫通孔に導電性物質を充填することを特徴と
    する配線基板の製造方法。
  10. 【請求項10】前記絶縁層の貫通孔底部に露出した導電
    層の表面と、貫通孔の内壁面とを同時に粗面化する工程
    を、ウェットブラスト法または液体ホーニング法で実施
    することを特徴とする請求項9記載の配線基板の製造方
    法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726922B1 (ko) * 2000-12-19 2007-06-14 히다찌 케이블 리미티드 Lga형 반도체장치용 배선기판, lga형 반도체장치 및 lga형 반도체장치용 배선기판의 제조방법
WO2010024233A1 (ja) * 2008-08-27 2010-03-04 日本電気株式会社 機能素子を内蔵可能な配線基板及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726922B1 (ko) * 2000-12-19 2007-06-14 히다찌 케이블 리미티드 Lga형 반도체장치용 배선기판, lga형 반도체장치 및 lga형 반도체장치용 배선기판의 제조방법
WO2010024233A1 (ja) * 2008-08-27 2010-03-04 日本電気株式会社 機能素子を内蔵可能な配線基板及びその製造方法
JPWO2010024233A1 (ja) * 2008-08-27 2012-01-26 日本電気株式会社 機能素子を内蔵可能な配線基板及びその製造方法
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