KR100725942B1 - 적층형 수직 인-라인 패키지 - Google Patents

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Abstract

본 발명은 적층형 수직 인-라인 패키지(Stacked Vertical In-line Package)에 관한 것으로, 더욱 구체적으로는 기존의 적층 패키지가 수직으로 적층된 다수의 단위 패키지들(Unit package)로 구성될 때 적층되는 단위 패키지들의 개수가 일정한 범위 내로 제한되는 것을 해소할 수 있는 적층형 수직 인-라인 패키지의 구조에 관한 것이며, 이를 위하여 기준 패키지(Base package)와 마감 패키지(Ending package) 및 적어도 하나의 중간 패키지(Middle package)들을 포함하는 단위 패키지들이 각각 수직으로 배열되어 수평으로 적층된 것을 구조적 특징으로 하는 적층형 수직 인-라인 패키지의 구조를 개시하고, 또한 마감 패키지에 형성되어 제2 접속단자들을 기판에 전기적으로 연결하는 배선리드를 갖는 적층형 수직 인-라인 패키지의 구조를 개시하며, 이러한 구조적 특징에 따라 본 발명에 따른 적층형 수직 인-라인 패키지는 적층되는 단위 패키지의 개수에 대한 제한을 해소할 수 있으며, 적층되는 단위 패키지의 개수가 변경될 때에도 동일한 구조의 단위 패키지들이 적용될 수 있어 적층형 수직 인-라인 패키지 제조상의 불편을 해소할 수 있다.
적층 패키지(Stacked package), 배선리드(Pattern lead), 칩선택단자(CSB), 수직 실장(Vertical mount), 접합물질(Bonding material)

Description

적층형 수직 인-라인 패키지 { Stacked Vertical In-line Package }
도 1은 기존의 적층 패키지의 일 예를 도시한 단면도,
도 2a 및 도 2d는 도 1의 각 단위 패키지를 선택적으로 연결하는 칩선택단자의 구현예를 도시한 사시도,
도 3은 본 발명의 일 실시예에 따른 적층형 수직 인-라인 패키지를 도시한 정면도,
도 4는 도 3의 적층형 수직 인-라인 패키지를 도시한 배면도,
도 5a 내지 도 5c는 도 2의 기준 패키지와 마감 패키지 및 중간 패키지를 각각 도시한 정면도,
도 6은 본 발명의 다른 실시예에 따른 적층형 수직 인-라인 패키지를 도시한 정면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 110, 210 : 단위 패키지 20 : 반도체 칩
22 : 본딩패드 30 : 접속단자
32 : 다이패드 40 : 본딩 와이어
50, 150, 250 : 몸체 60, 136, 236 : 칩선택단자
62 : 연결단자 64 : 더미단자
70, 170 : 기판 100 : 적층 패키지
110a, 210a : 기준 패키지 110b, 210b : 마감 패키지
110c, 210c : 중간 패키지 132, 232 : 제1 접속단자
134, 234 : 제2 접속단자 140, 240 : 배선리드
152 : 제1 측면 154 : 제2 측면
200, 300 : 수직 인-라인 패키지 260 : 접합물질
본 발명은 적층형 수직 인-라인 패키지(Stacked Vertical In-line Package)에 관한 것이며, 더욱 구체적으로는 기존의 적층 패키지(Stacked package)가 수직으로 적층된 다수의 단위 패키지(Unit package)로 구성될 때 단위 패키지의 적층되는 수가 일정한 범위 내로 제한되는 것을 해소하기 위하여 다수의 단위 패키지들이 수평으로 적층된 것을 특징으로 하는 적층형 수직 인-라인 패키지의 구조에 관한 것이다.
메모리 소자와 같은 반도체 소자는 기판에 실장될 때 실장 집적도를 높이기 위하여 다양한 방법이 개발·적용되고 있으며, 그 방법들 중의 한 가지는 단위 패키지들을 수직으로 적층하는 방식으로 동일한 실장 영역 내에서 실장 집적도를 2배 ∼4배 정도로 향상시킬 수 있는 특징을 갖는다.
이와 같은 특징을 갖는 기존의 적층 패키지의 일 예가 도 1에 단면도로 도시 되어 있으며, 도 1을 참고로 하여 기존의 적층 패키지(100)의 구조를 설명하면 다음과 같다.
기존의 적층 패키지(100)는 반도체 칩(20)을 포함하는 몸체(50)와, 몸체에서 돌출된 접속단자들(30)을 포함하는 다수의 단위 패키지들(10a, 10b, 10c, 10d)이 수직으로 적층된 구조이며, 각 단위 패키지의 접속단자들은 수직으로 대응되는 접속단자들에 각각 전기적으로 연결되고, 최하단의 단위 패키지(10a)의 접속단자(30)들이 기판(70 ; Substrate)에 실장된 것을 특징으로 한다.
도 1에 따르면, 각 단위 패키지(10)에서 반도체 칩(20)은 다이패드(32) 위에 실장되고 반도체 칩의 본딩패드(22)와 접속단자(30)들이 각각 본딩 와이어(40)와 같은 연결수단을 통해 전기적으로 연결되어 있다.
도 2a 내지 도 2d는 도 1의 적층 패키지에서 각 단위 패키지를 구동하기 위하여 필요한 칩선택단자(60a, 60b, 60c, 60d)의 구성예를 나타낸 것이며, 구체적으로는 네 개의 단위 패키지(10a, 10b, 10c, 10d)가 적층된 구조에서 한 개의 연결단자(62)와 세 개의 더미단자(64)로 구성되는 칩선택단자의 구성을 나타내고 있다.
도 2a 내지 도 2d에 따르면, 각 칩선택단자(60a, 60b, 60c, 60d)의 연결단자 (62)는 대응되는 반도체 칩(20a, 20b, 20c, 20d)의 본딩패드(22a, 22b, 22c, 22d)에 본딩 와이어(40)를 통해 전기적으로 연결되며, 더미단자(64)들은 본딩패드와 연결되지 않음을 알 수 있다. 도면에서 칩선택단자를 가로지르는 점선은 각 단위 패키지에서 몸체의 경계선을 나타내는 것으로, 이를 통하여 볼 때 연결단자와 더미단자들 모두 몸체에서 돌출되도록 구성됨을 알 수 있다.
이러한 칩선택단자의 구조는 적층되는 단위 패키지의 수에 따라 더미단자의 수가 결정되고, 결국 각 단위 패키지의 구조적 변경을 필요로 하는 문제점을 갖는다. 예를 들어 기존의 적층 패키지 구조에서 적층하려는 단위 패키지의 수가 8개라고 한다면, 칩선택단자는 한 개의 연결단자와 일곱 개의 더미단자로 구성되어야 한다.
한편, 각 단위 패키지의 구조를 변경하지 않고 적층 패키지를 구현하는 방법으로 칩선택단자가 구비된 매개기판(Interface substrate)을 이용하여 구성된 적층 패키지가 개발되고 있으나, 이러한 적층 패키지 역시 적층되는 단위 패키지의 수에 따라 해당 매개기판의 구조(구체적으로는 매개기판 내에 구비된 칩선택단자의 구조)가 변경되어야 하는 등 제조상의 어려움이 있다.
이처럼, 기존의 적층 패키지는 칩선택단자의 구성이 적층되는 단위 패키지의 수에 따라 변경되어야 하기 때문에 이를 구현하기가 어렵고, 추가적인 배선을 필요로 하는 등 어려움이 있어, 실제 적용에 있어서는 적층되는 단위 패키지의 수가 약 네 개 정도로 제한되는 문제점을 갖는다.
본 발명의 목적은 적층되는 단위 패키지의 수가 제한되는 것을 해소할 수 있는 구조의 수평 적층형 수직 인-라인 패키지를 제공하는 것이다.
본 발명의 다른 목적은 적층되는 수에 상관없이 동일한 구조의 단위 패키지들을 포함하는 것을 특징으로 하는 적층형 수직 인-라인 패키지를 제공하는 것이다.
이러한 목적들을 달성하기 위하여 본 발명은 반도체 칩을 포함하는 몸체와, 몸체의 제1 측면에 돌출되고 칩선택단자를 포함하는 제1 접속단자들과, 제1 접속단자들에 대응되어 몸체의 제2 측면에 돌출된 제2 접속단자들이 구비된 단위 패키지들이 다수 포함되고, 단위 패키지들은 제1 측면이 기판을 향하도록 몸체가 수직을 이루며 연속적으로 배열되고, 임의 번째의 단위 패키지와 임의 번째의 단위 패키지에 이웃한 단위 패키지는 칩선택단자를 제외한 제1/제2 접속단자들이 각각 접촉되어 전기적·물리적으로 연결되고, 각 칩선택단자는 기판에 직접 실장되며, 이때 단위 패키지들은 배열의 기준이 되고 제1 측면의 제1 접속단자들이 직접 기판에 실장되는 기준 패키지와; 배열의 마지막에 위치하여 제2 측면의 제2 접속단자들이 배선리드를 통하여 기판에 실장되는 마감 패키지; 및 기준 패키지와 마감 패키지 사이에 수평으로 적층되어 배열되는 적어도 하나의 중간 패키지;를 포함하는 것을 특징으로 하는 적층형 수직 인-라인 패키지를 제공한다.
본 발명에 따른 적층형 수직 인-라인 패키지에 있어서, 배선리드는 마감 패키지의 노출된 몸체를 따라 형성되고, 제2 접속단자들을 기판에 전기적으로 연결하는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 수직 인-라인 패키지에 있어서, 단위 패키지들의 사이에 소정의 두께를 갖는 접합물질이 개재됨으로써 각 단위 패키지에서 발생하는 열을 효과적으로 방출할 수 있는 특징을 갖는다.
이하, 첨부도면을 참고로 하여 본 발명에 따른 바람직한 실시예를 설명한다.
도 3은 본 발명의 일 실시예에 따른 적층형 수직 인-라인 패키지(200)를 도시한 정면도이고, 도 4는 도 3의 적층형 수직 인-라인 패키지를 도시한 배면도이다. 또한, 도 5a 내지 도 5c는 도 2의 기준 패키지(110a)와 마감 패키지(110b) 및 중간 패키지(110c)를 각각 도시한 정면도이다. 도 3 내지 도 5c를 참고로 하여 본 발명의 일 실시예에 따른 적층형 수직 인-라인 패키지의 구조를 설명한다.
본 발명에 따른 적층형 수직 인-라인 패키지(200)는 티에스오피(TSOP ; Thin Small Outline Package)와 같은 구조의 단위 패키지(110)들이 일 측면이 기판(170)을 향하도록 수직으로 세워져 배열된 것을 특징으로 하며, 기판 위에서 배열되는 위치에 따라 구분하면 배열의 기준이 되는 기준 패키지(110a ; Base package)와 배열의 마지막을 이루는 마감 패키지(110b ; Ending package) 및 기준 패키지와 마감 패키지 사이에 개재되는 적어도 하나의 중간 패키지(110c ; Middle package)들을 포함한다.
좀 더 상세히 설명한다면, 각 단위 패키지(110)는 반도체 칩(도시되지 않음)이 포함된 몸체(150)와 몸체의 양 측면(예컨대, 제1 측면(152)과 제2 측면(154))으로 돌출된 접속단자들(예컨대, 제1 접속단자(132)와 제2 접속단자(134))을 포함하고 있으며, 제1 측면(152)이 기판(170)을 향하도록 기판 위에 수직으로 세워져 배열된다. 각 단위 패키지(110)는 인접한 단위 패키지들과 칩선택단자(136)를 제외한 제1/제2 접속단자들(132/134)이 일대일 대응되어 접촉됨으로써 전기적으로 연결되어 있으며, 각 접속단자들 사이의 연결을 솔더링(Soldering) 등과 같은 접합을 통하여 수행될 수 있다.
각 단위 패키지(110)에서 칩선택단자(136)는 기판(170)에 직접 실장되며, 이에 따라 본 발명에 따른 적층형 수직 인-라인 패키지(200)는 적층되는 단위 패키지의 수에 상관없이 동일한 구조의 단위 패키지(기준 패키지와 마감 패키지 및 다수의 중간 패키지들)가 적용될 수 있다. 단, 이때 본 발명에 따른 수직 인-라인 패키지가 실장되는 기판은 적층되는 단위 패키지의 수에 대응되어 형성되어야 한다.
도 3에는 여덟 개의 단위 패키지들(110)이 연속적으로 배열된 모습이 도시되어 있으며, 도면을 참고로 할 때 오른쪽의 단위 패키지가 기준 패키지(110a), 왼쪽의 단위 패키지가 마감 패키지(110b), 그리고 기준 패키지와 마감 패키지 사이의 단위 패키지들이 모두 중간 패키지(110c)로 구분될 수 있다. 이와 같은 적층형 수직 인-라인 패키지(200)는 기준 패키지(110a)의 제1 접속단자들(132)과, 마감 패키지(110b)의 배선리드들(140) 및 각 단위 패키지(110)의 칩선택단자(136)들을 이용하여 기판(170) 위에 전기적으로 실장될 수 있다.
도 4에 도시된 바와 같이, 본 발명에 따른 적층형 수직 인-라인 패키지(200)가 실장된 모습을 하면에서 살펴보면, 제1 접속단자들(132)은 인접한 단위 패키지의 제1 접속단자들과 접촉되어 있으며, 각 단위 패키지(110)에서 칩선택단자(136)만이 직접 기판에 실장되는 것을 알 수 있다.
또한, 제2 접속단자들(134)은 배선리드(140)를 통하여 기판에 전기적으로 연결되며, 배선리드(140)는 다른 접속단자들과 같은 재질로 형성되는 것이 바람직하다.
기준 패키지(110a)는 제1 측면(152)이 기판을 향하도록 몸체(150)가 수직으 로 세워져 실장되며, 제1 접속단자들(132)과 칩선택단자(136)가 기판에 직접 실장될 수 있다. 마감 패키지(110b)는 제2 측면(154)의 제2 접속단자들(134)이 각각 몸체(150)의 표면을 따라 구성된 배선리드(140)에 의해 기판에 실장되고, 또한 칩선택단자(136)가 직접 기판에 실장될 수 있다. 마지막으로 중간 패키지들(110c)은 제1/제2 접속단자들(132/134)이 인접한 단위 패키지의 제1/제2 접속단자들에 각각 접촉되고, 칩선택단자(136)만이 기판에 직접 실장된 것을 특징으로 한다.
이와 같은 구조의 적층형 수직 인-라인 패키지는 기판에서 직접 각 단위 패키지의 칩선택단자로 연결되어 있기 때문에 각 단위 패키지를 쉽게 구동시킬 수 있으며, 수평으로 적층되는 단위 패키지들의 개수에 상관없이 각 단위 패키지의 구조는 동일하게 적용될 수 있다. 또한, 적층형 수직 인-라인 패키지가 실장되는 영역에 대응하여 기판의 배선을 변경함으로써 적층되는 단위 패키지의 개수를 자유롭게 설정할 수 있다.
예를 들어, 기존의 적층 패키지(도 1의 100)는 약 네 개의 단위 패키지로 적층되는 개수가 제한되던 것에 비하여, 본 발명에 따른 적층형 수직 인-라인 패키지는 수평으로 적층되는 개수에 제한이 없음을 알 수 있다. 또한, 기존의 적층 패키지의 경우 적층되는 개수에 따라 각 단위 패키지 등의 구조가 변경되어야 하지만, 본 발명에 따른 경우에는 적층되는 개수에 상관없이 동일한 구조(예컨대, 중간 패키지들)의 단위 패키지가 적용될 수 있다.
이처럼, 본 발명에 따른 적층형 수직 인-라인 패키지는 적층되는 개수에 상관없이 자유롭게 수평으로 적층·배열될 수 있으며, 보다 바람직하게는 일반적으로 모듈(Module) 등에 실장되는 단위 패키지의 개수와 같이 8 개, 16 개, 32 개 등으로 적층될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 적층형 수직 인-라인 패키지(300)를 도시한 정면도이며, 도 6을 참고로 하여 본 발명에 따른 적층형 수직 인-라인 패키지의 구조를 설명하면 다음과 같다.
본 발명의 다른 실시예에 따른 적층형 수직 인-라인 패키지(300)는 기본적으로 본 발명의 일 실시예(도 3의 200)와 유사한 구조를 가지며, 상이한 점으로는 각 단위 패키지들(210) 사이에 소정의 두께를 갖는 접합물질(260 ; Bonding material)이 개재된 것을 들 수 있다.
상세히 설명한다면, 본 발명의 다른 실시예에 따른 적층형 수직 인-라인 패키지(300)는 티에스오피(TSOP)와 같은 구조의 단위 패키지(210)들이 일 측면이 기판(270)을 향하도록 수직으로 세워져 배열된 것을 특징으로 하며, 기판 위에서 배열되는 위치에 따라 구분할 때 배열의 기준이 되는 기준 패키지(210a)와 배열의 마지막을 이루는 마감 패키지(210b) 및 기준 패키지와 마감 패키지 사이에 개재되는 적어도 하나의 중간 패키지(210c)들을 포함하고, 이때 각 단위 패키지들 사이에 소정의 두께를 갖는 접합물질(260)이 개재된 것을 특징으로 한다.
도 6에 도시된 실시예를 참고로 할 때, 각 단위 패키지의 두께가 약 1㎜ 인 것에 비추어 접합물질의 두께는 약 50㎛ 로 형성되는 것이 바람직하다. 이처럼 소정의 두께를 갖는 접합물질은 각 단위 패키지들을 물리적으로 접합시키는 기능에 더하여 각 단위 패키지들 사이에 공기(Air)가 흐르도록 함으로써 각 단위 패키지에 서 발생되는 열을 패키지 외부로 쉽게 방출시키는 기능을 담당할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 적층형 수직 인-라인 패키지는 각 단위 패키지를 수직으로 배열한 후 수평으로 적층시킨 것을 구조적 특징으로 하며, 이를 통하여 각 단위 패키지의 구조적 변경 없이 다양한 개수의 단위 패키지들을 하나의 적층형 수직 인-라인 패키지의 형태로 구성할 수 있다.
본 발명에 따른 적층형 수직 인-라인 패키지는 기준 패키지와 마감 패키지 및 적어도 하나의 중간 패키지들을 포함하는 단위 패키지들이 각각 수직으로 배열되어 수평으로 적층된 것을 구조적 특징으로 하며, 이러한 구조적 특징에 따라 본 발명에 따른 적층형 수직 인-라인 패키지는 적층되는 단위 패키지의 개수에 대한 제한을 해소할 수 있으며, 적층되는 단위 패키지의 개수가 변경될 때에도 동일한 구조의 단위 패키지들이 적용될 수 있어 적층형 수직 인-라인 패키지 제조상의 불편을 해소할 수 있다.

Claims (3)

  1. 반도체 칩을 포함하는 몸체와, 상기 몸체의 제1 측면에 돌출되고 칩선택단자를 포함하는 제1 접속단자들과, 상기 제1 접속단자들에 대응되어 상기 몸체의 제2 측면에 돌출된 제2 접속단자들이 구비된 단위 패키지들이 다수 포함되고,
    상기 단위 패키지들은 상기 제1 측면이 기판을 향하도록 상기 몸체가 수직을 이루며 연속적으로 배열되고, 임의 번째의 단위 패키지와 임의 번째의 단위 패키지에 이웃한 단위 패키지는 상기 칩선택단자를 제외한 제1/제2 접속단자들이 각각 접촉되어 전기적·물리적으로 연결되고, 각 칩 선택 단자는 상기 기판에 직접 실장되며,
    상기 단위 패키지들은 배열의 기준이 되고 제1 측면의 제1 접속단자들이 직접 기판에 실장되는 기준 패키지와; 배열의 마지막에 위치하여 제2 측면의 제2 접속단자들이 배선리드를 통하여 기판에 실장되는 마감 패키지; 및 상기 기준 패키지와 마감 패키지 사이에 수평으로 적층되어 배열되는 적어도 하나의 중간 패키지;를 포함하는 것을 특징으로 하는 적층형 수직 인-라인 패키지.
  2. 제 1 항에 있어서, 상기 배선리드는 상기 마감 패키지의 노출된 몸체를 따라 형성되고, 상기 제2 접속단자들을 상기 기판에 전기적으로 연결하는 것을 특징으로 하는 적층형 수직 인-라인 패키지.
  3. 제 1 항에 있어서, 상기 단위 패키지들의 사이에 접합물질이 개재된 것을 특징으로 하는 적층형 수직 인-라인 패키지.
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