WO2001023898A1 - Method of manufacturing semiconductor inspection - Google Patents

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Ryuji Kohno
Hideo Miura
Yoshishige Endo
Masatoshi Kanamaru
Atsushi Hosogane
Hideyuki Aoki
Naoto Ban
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Hitachi, Ltd.
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Abstract

[Problems to be Solved] By a probe of a conventional semiconductor inspection device, it is difficult due to accuracy of a probe or the like to inspect all of semiconductor devices at a time with a plurality of probes. [Solution] A method of manufacturing a semiconductor device comprising a step of forming a coating film on the surface of a silicon substrate and forming a plurality of pyramidal or conical probes by etching after patterning by photolithography (FR), a step of removing the coating film, forming another coating film on the surface of the silicon substrate again, and forming a beam or diaphragm for every probe by etching after patterning by FR, a step of removing the coating film, forming another coating film on the surface of the silicon substrate again, and forming through holes by etching after patterning by FR, and a step of removing the coating film, forming an insulating coating film on the surface of the silicon substrate, forming a metallic coating film on the surface of the insulating coating film, and forming interconnection by etching after patterning by FR.

Claims

1 明 細 書 半導体検査装置の製造方法 技術分野 本発明は半導体検査装置の製造方法に関する。 背景技術 I C (集積回路） や L S I (大規模集積回路） などの半導体素子では、 シ リコンウェハ表面に回路を形成するまでの前工程と、 このシリコンウェハを 個別のチップに切り離して樹脂ゃセラミック等で封止するまでの後工程とに 大別される。 これらの半導体装置では、 前工程中の所定の段階において各回路の電気的特 性検査が行われ、 チップ単位で良品、 不良品の判定が行われる。 上記の電気 的特性検査は各回路間の導通の良否を判別するプロ一ビング検査と、 1 5 o °c程度の高温中で熱的、 電気的ストレスを回路に付与して不良を加速選別 するバーンイン検査とに分別できる。 プロ一ビング検查、 バーンイン検査共、 被検ウェハと外部の検査システム との基本的な接続手段は略同じである。 すなわち、 被検ウェハ上に数十ない し数百 μ mピッチでパターニングされた、 数十ないし数百 μ πι角、 厚さ 1 μ m程度の個々のアルミニウム合金あるいはその他の合金の電極パッドに対し て、 個々に導電性の微細なプローブを機械的に押圧する方法が採用されてい る。 従来、 用いられていたプローブの構造を第 1 3図および第 1 4図に示す。 第 1 3図では個々のプローブ 1 4 1は主にタングステン製で先端径数十// m、 長さ数十. mmの細針であり、 先端位置が被検ウェハの各電極パッドに対 応するよう基板 1 4 2および絶縁治具 1 4 3に固定あるいは成形されている。 2 対応するよう基板 1 4 および絶縁治具 1 4 3に固定あるいは成形されて いる。 第 1 4図では個々のプローブ 1 5 1は主にめつきの積み上げにより成形 された半球状の金属突起あるいはシリコン基板の異方性エッチング穴をめ つき型として形成した角錐状の金属突起などであり、 ポリイミ ドなどの有機 薄膜 1 5 2の表面にこの集合体が形成されている。 また、 後述する上記二例の問題点を解決する手段として、 特開平 6 - 1 2 3 7 4 6号公報、 特開平 7 - 7 0 5 2号公報、 及び特開平 8— 5 0 1 4 6号 公報、 特開平 9 - 2 4 3 6 6 3号公報が公開されている。 特開平 6 - 1 2 3 7 4 6号公報では弾性変形可能なカードに切り込みを入 れて個別に弾性変形可能な複数のプローブ二一ドルを均一に形成し、 この複 数のプローブニー ドルのそれぞれの先端部に半導体素子の電極に接触可能 な複数の接触子を設けている。 また、 特開平 7 - 7 0 5 2号公報では単結晶シリコン、 酸化シリコン、 窒 ィ匕シリコン、 ポリシリコン、 あるいは金属層の少なく とも一層からなる片持 ち梁構造とし、 その表面に導通用の金属皮膜を形成した、 さらに， この片持 ち梁構造体を導通配線パターンを形成した絶縁基板で保持して電気特性測 定用プローブとしている。 一方、 特開平 9 - 2 4 3 6 6 3号公報ではシリコン基板をダイアフラム状 に加工し、 コンタク ト面に複数のコンタクトプローブを形成した構造のダイ ァフラム部に、 エラストマを充填して電気特性を測定するためのプローブを 形成している。 発明の開示 上記、 従来技術で述べたような半導体装置の検査方法では、 以下に示すよ うな問題点があった。 第 1 3図に示したプローブ構造では、 個々のプローブを高精度に位置決 3 め ·固定することに多大な時間を必要とし、 プローブ構造体を安価に量産す ることが困難であった。 また、 個々のプローブを位置決め .固定するための 領域を多く必要としたため、 基板内により多くのプローブを配置することが 困難であり、 一回に検査できる電極パッ ド数あるいはチップ数が限られてい た。 さらに、 個々のプローブ長が数十 m m程度と大きいため、 各プローブ内 の規制容量が大きく、 1 0 0 M H z程度以上の高速デバィスの検査が実質不 可能であった。 また、 個々のプローブ先端の曲率半径が大きく、 被検ウェハの電極パッ ド 表面に形成された絶縁性の自然酸化膜を破壊するために、 大きな押圧荷重お よび電極パッ ド表面をスクライブ （けがき） する動作を必要とするため、 プ ローブ先端の摩耗を早め、 プローブの寿命 （耐用検査回数） が短かったばか りカヽ スクライブにより発生する電極パッ ドの塵埃が、 半導体装置製造にお ける環境を汚染する問題があつた。 また、 第 1 4図に示したプローブ構造では、 ポリイミ ドなどの有機薄膜表 面に被検ウェハの電極パッ ドに対応して微細なピッチでプローブが配置さ れるため、 被検ウェハの反りやプローブの高さのばらつきにより生じるプロ 一ブと対応する電極パッ ドとの距離のばらっきを独立に吸収することが困 難であった。 また、 被検ウェハと大きく線膨張係数の異なるポリイミ ドなど の有機薄膜を基材としているため、 1 5 0 °C程度の高温中で行われるバーン イン検査では、 被検ウェハとの間に大きな熱膨張差が生じ、 中心から離れた 位置にあるプロ一ブでは電極パッ ドとプロ一ブとの位置ずれが生じる場合 があった。 また、 特開平 6 - 1 2 3 7 4 6号公報では、 カードが合成樹脂あるいは金 属で構成されるため、 被検ウェハの電極パッ ド位置に対応した微細なピッチ でのプロ—ブ配置、 すなわち個々に弾性変形が可能な複数のプロ一ブニ―ド ルの形成が困難であった。 特開平 7 - 7 0 5 2号公報ではシリコン系基材で形成した個々の片持ち梁 4 プローブを、 改めてそれとは別の絶縁基板表面に接合するために製造歩留ま りが低下し、 さらに個々のプローブの高さが不均一という問題があつた。 特開平 9 - 2 4 3 6 6 3号公報では、 エラストマ （弾性材） を利用して、 被検ウェハの歪みに沿ってシリ コン基板内に形成したダイアフラム部が変 形すると記載されている力'、 この方式ではダイァフラムの厚みのばらつきが 考慮されておらず、 うねりや厚みのばらつきを持ったダイアフラムを変形さ せた場合、 コンタク トプローブの高さの制御ができない。 そのため、 被検ゥ ェハの電気的特性測定用パッ ドの深さ方向を制御できないため、 押圧力が不 足する場合は被検ウェハの電気的特性測定用パッ ド部に接触しない部分が 出てくる。 また、 押圧力をかけ過ぎた場合は被検ウェハの電気的特性測定用 パッ ド部に深くめり込み、 被検ウェハを破壊する問題があった。 また、 上記のいずれのプローブ構造共、 プローブの先端と外部の検査シス テムとの電気的接続のための配線が、 基板中のプローブ形成面と同一表面に 形成されるため、 すべての外部接続端子を基材の外周近傍に集中して形成せ ざるを得ず、 同外部接続端子の形成可能領域が限定され、 多くのプローブを 外部と電気的に接続することが困難であり、 例えば被検ウェハの全電極パッ ドを一括して検査するというような大領域同時検査が困難であった。 本発明の目的は、 これまで述べた多くの問題点を解決し、 半導体装置の電 気的特性検査において、 例えば被検ウェハの全電極パッ ドを一括検査すると いうような大領域同時検査を可能とし、 それによつて製造歩留まりを向上さ せ、 製造コストを低減し、 安価で高信頼性を有する半導体装置を得ることに あ^ ) 上記目的を達成するために、 半導体素子と検査装置を直接接触させて、 電 気的に接続しながら半導体素子を検査する方法において、 プロ一ブが形成さ れた基板にプローブが押圧力によって変化することができる梁構造あるい はダイアフラム構造が形成され、 検査用半導体素子の電極パッ ドが形成され た被検ウェハを押圧または固定する機構あるいは前記基板のプローブまた 5 はプローブ周辺部を押圧する機構を設けることにより達成できる。 また、 上 記プロ一ブが形成された基板にシリコンを用い、 プロ一ブをシリコンまたは 金属あるいはそれらの複合材から構成し、 絶縁物を介して導電性材料を用い た配線によって、 プロ一ブ形成基板の裏面側まで配線されている構造を用い ると良い。 また、 該プローブの先端部に平面部を有することによ り、 プロ一 ブ高さを均一にし力 も高精度に形成することが可能である。 ブローブは個々に独立した両持ち梁に形成された構造が好ましく、 プロ一 ブを中心面内に形成し、 その周囲を卍型形状に梁を形成した構造を用いても 良い。 これらの梁を含めた構造体の加工には異方性ェッチングあるいはドラ ィエッチングを用いる。 上記ドライエッチングには I C P— R I E (I n d u c t i v e l y し o u p l e d P l a sma— R e a c t i v e I o n E t c h i n g) 装置を用いることにより、 梁と梁の間隔を狭く形成す ることが可能で、 デバイスの狭ピッチ化にも対応することができる。 配線は検査ウェハに異方性ェッチングあるレ まドライエッチングを用い て、 該基板を貫通させ、 スパッタ、 蒸着あるいはめっきを用いて該基板のプ ローブ形成面とその裏面とを電気的に配線する方法を用いる。 また、 検査ゥ ェハの貫通孔はドライエッチングを用いて形成する方式が良い。 さらに、 上 記の構造および方法を用いて検査した半導体素子あるいは電子部品は非常 に安価で提供することができる。 図面の簡単な説明 第 1図は、 本発明の一実施例に関する検査ウェハの断面図である。 第 2図は、 本発明の一実施例に関する検査体構造の断面図である。 第 3図は、 本発明の他の一実施例に関する検査体構造の断面図である。 第 4図は、 本発明の一実施例に関する検査ウェハ加工工程の断面図である ( 第 5図は、 本発明の一実施例に関するプローブの側面図および平面図であ る。 6 第 6図は、 半導体チップの電極パッ ドの配列を示す平面図である。 第 7図は、 本発明の一実施例に関する梁およびダイアフラムを示す平面図 である。 第 8図は、 本発明の一実施例に関する断面図および平面図である。 第 9図は、 本発明の一実施例に関する平面図および断面図である。 第 1 0図は、 本発明の一実施例に関する斜視図である。 第 1 1図は、 本発明の一実施例に関する断面図である。 第 1 2図は、 本発明の一実施例に関する断面図である。 第 1 3図は、 従来技術に関する断面図である。 第 1 4図は、 他の従来技術に関する断面図である。 第 1 5図は、 本発明の他の一実施例に関する断面図である。 第 1 6図は、 本発明のさらに他の一実施例に関する断面図である。 第 1 7図は、 本発明のさらに他の一実施例に関する平面図である。 第 1 8図は、 本発明のさらに他の一実施例に関する概略図である。 第 1 9図は、 本発明のさらに他の一実施例に関する概略図である。 発明を実施するための最良の形態 以下、 図面を用いて本発明の実施例を説明する。 第 1図は本発明による半 導体検査装置の検査ウェハの構造の一実施例を示す断面図である。 検査ウェハ 1 1は、 両持ち梁又はダイアフラム 1 2 (以後はダイアフラム で説明する） と、 プローブ 1 3と、 貫通孔 1 4とで構成されている。 ダイァ フラム 1 2部には、 プローブ 1 3が形成されており、 プローブ 1 3は検査ゥ ェハ 1 1の底面より数 から数十 m突き出している。 貫通孔 1 4はプロ ーブ 1 3と同数個形成されており、 検査ウェハ 1 1の全面は酸化シリコン膜 1 5で被覆されている。 プローブ 1 3と配線 1 6は、 酸化シリコン膜 1 5の上に形成してある。 配線 1 6は、 個々のプローブ 1 3からそれぞれの貫通孔 1 4を経て検査ウェハ 1 7 1の反対側面に形成した二次側電極パッ ド 1 7まで形成されている。 第 2図は本発明による半導体検査装置の構造の一実施例を示す断面図で ある。 被検ウェハ 2 1は、 図示していない、 X Y Z ^方向に移動が可能なウェハ 固定ステージ 2 2に真空吸着されている。 ウェハ固定ステージ 2 2は、 第 1 図で説明した検査ウェハ 1 1に形成されたプローブ 1 3と、 被検ウェハ 2 1 に形成された一次側電極パッ ド 2 3 とを高精度に位置合わせして接続する ことができる。 押圧機構支持基板 2 4には、 検査ウェハ 1 1に形成された二次側電極パッ ド 1 7と外部端子とを電気的に接続するため、 弾性構造の一般にポゴピン 2 5と呼ばれる接続端子と内部配線 2 6とが形成されている。 押圧機構支持基 板 2 4と検査ウェハ 1 1 とは、 ポゴピン 2 5と二次側電極パッ ド 2 3とを位 置合わせして接続した後に固定される。 次に、 押圧機構支持基板 2 4に固定 された検査ウェハ 1 1を、 ウェハ固定ステージ 2 2に吸着した被検ウェハ 2 1 に押し当てる。 これによ り、 一次側電極パッ ド 2 3とプローブ 1 3力 s接触し、 ダイアフラ ム 1 2が変形し、 一定の荷重がプローブ 1 3と一次側電極パッ ド 2 3間にか かり、 全プローブにおいて均一な電気的特性検査が可能になる。 なお、 ここ ではウェハ固定ステージ 2 2に X Y Z S方向の移動機構を備えている構成 で説明したが、 移動機構を押圧機構支持基板 2 4あるいはウェハ固定ステー ジ 2 2と押圧機構支持基板 2 4の両方に付加しても良い。 上記の説明では、 ポゴピン 2 5を用いて検査ウェハ 1 1に形成された二次 側電極パッ ド 1 7と外部電極を接続したが、 ポゴピン 2 5の代用としてはん だバンプを用いた構造としても良い。 第 3図は第 2図で説明した半導体検査装置にさらに押圧機構を付加した 構造の断面図である。 ポゴピン 2 5又ははんだバンプだけで、 ダイアフラム 1 2に十分な押圧力 8 が付加されない場合、 ダイアフラム 1 2さらにその他の部位を押圧するため にエラストマ 4 1、 4 2を設ける。 ただし、 エラストマ 4 1、 4 2以外の弾 性構造体を設けても良い。 なお、 第 2図、 第 3図では、 検査ウェハ 1 1の全 面を被覆する酸化シリコン膜 1 5を省略してある。 第 4図は本発明の検査ウェハの加工工程を示す断面図である。 ( a ) 基板となるシリコンウェハ 1 1は直径 8ィンチ、 厚さ 6 0 0 / mと し、 被検ウェハ 2 1 と同形状のものを使用する方が良い。 これにより、 製造 コストの低減や検査装置の省スペース化を図ることができる。 例えば、 被検 ウェハ 2 1が直径 8インチの場合は、 検査ウェハ 1 1 も直径 8インチが良い。 ( b ) シリコンウェハ 1 1の表面に厚さ 0 . 7 mの酸化シリコン膜 1 5 を形成する。 その後、 フォ トリソグラフィ工程によりシリコンエツチング用 のパターンを形成する。 すなわち、 酸化シリコン膜 1 5の表面にフォ トレジ ス トを塗布し、 パターンを描いたフォ トマスクを用いて露光、 現像、 エッチ ングすることにより、 酸化シリコン膜 1 5を部分的に除去し、 開口部分を有 するパターンを形成する。 次に 8 0 °Cの 3 5 %水酸化カリウム水溶液で異方 性ェッチングを行い、 酸化シリコンパ夕一ンの開口部からシリコンウェハ 1 1を侵食させて高さ 5 0 ju mのプローブ 1 3を形成する。 ここで、 シリコンウェハ 1 1をエッチングするためのパターンに酸化シリ コン膜 1 5を用いた力、 代わりに窒化シリコン膜を用いても良い。 また、 シ リコンウェハ 1 1のエッチング液に水酸化カリウム水溶液を用いた力?、 それ 以外の異方性ェッチング液、 例えばテトラメチルアンモニゥムハイ ドロォキ サイ ド、 エチレンジァミンピロカテコール、 ヒドラジン等を用いても良い。 ( c ) 酸化シリコン膜パターンを除まし、 再度シリコンウェハ 1 1の全面 に酸化シリ コン膜 1 5を 1 m形成する。 （b ) と同様にフォ トリソグラフ ィ工程によりシリコンエツチング用のパターンを形成し、 異方性ェッチング により厚さ 1 0 0 m、 長さ 2 m mのダイアフラム 1 2を形成する。 ( d ) 酸化シリコン膜パターンを除去し、 シリコンウェハ 1 1の全而に酸 9 化シリコン膜 1 5を形成する。 フォ トリソグラフィ工程によりシリコンエツ チング用のパターンを形成し、 R I E (R e a c r i v e I o n E t c h i n g) 装置により貫通孔 14を形成する。 この時の貫通孔 14は直径 1 0 である。 ただし、 貫通孔の大きさは個々の半導体チップの大きさの中 に電極パッ ド数分が形成できればこれ以外の大きさでも良い。 (e) 酸化シリコン膜パターンを除去し、 シリコンウェハ 1 1の全面に酸 化シリコン膜 1 5を 0. 形成する。 この酸化シリコン膜 1 5はプロ一 ブ 1 3と二次側電極パッ ド 1 7とをつなぐ配線 1 6を流れる電流の検査ゥ ェハ内部への漏電を防止するものであるため、 これ以外の厚さで形成しても 良い。 また、 酸化シリコン膜ではなく、 1 50°C以上で溶融しなければその 他の絶縁膜を形成しても良い。 (ί) フォトリソグラフイエ程により酸化シリコン膜 1 5の表面にフォ ト レジス トパターンを形成後、 シリコンウェハ 1 1の全面にスパッタリ ング装 置を用いて、 まずクロム膜を 0. 1 形成し、 続いてニッケル膜を 1 / m 形成する。 その後、 リフ トオフ法を用いてフォ トレジストとフォ トレジス ト 上のクロム膜とニッケル膜を除去し、 配線 1 6および二次側電極パッ ド 1 7 を形成する。 配線 1 6および二次側電極パッ ド 1 7の成膜装置はスパッタリング装置 に限らず、 蒸着装置や CVD (C h em i c a l V a p o r D e p o s i t i o n) 装置を用いても良い。 また、 配線 1 6および二次側電極パッ ド 1 7の形成方法はリフトオフ法に限らず、 検査ウェハ 1 1の全面に絶縁膜を形 成し、 さらに全面に配線用の薄膜を形成後、 フォ トリソグラフイエ程でエツ チングにより形成しても良い。 なお、 この時のエッチングはエッチング液を 用いたゥエツ トエッチングでも、 イオンミリング装置などを用いたドライエ ッチングでもどちらでも良い。 さらに、 配線材料は 1 50 °C以上で溶融せず、 導電性があり、 薄膜形成可能な材料、 例えば金、 銅、 白金、 チタン、 コノ レ ト、 モリブデン、 タングステンなどでも良い。 10 第 5図は本発明によるプロ一ブの形状を示す側面図および平面図である。 (a) は異方性ゥエツ トエッチングにおいてダイアフラム 1 2に形成され たプロ一ブ 1 3である。 異方性ゥエツ トエツチングは、 アルカリ系ェッチン グ液においてシリコンの結晶面の違いによってエツチング速度が異なるこ とを利用した加工方法である。 このため、 （1 00) 面のシリコンウェハの 場合、 （1 00) 面と （1 1 1 ) 面で囲まれた角錐状のプローブ 1 3が形成 される。 (b) は (a) よりさらにエッチングが進行した状態のプローブを示した ものである。 （1 0 0) 面と （1 00) 面及び （1 00) 面と （ 1 1 1 ) 面 が互いに交叉する稜には （1 00) 面および （1 1 1) 面以外にも多くの結 晶面が現れている。 このため、 （1 1 0) 面や （3 1 1) 面などの （1 00) 面や （1 1 1 ) 面よりエッチレートの速い結晶面が現れるような形状になる。 (c) は R I E装置などのドライエッチングにより円柱状に突起を形成し た後、 ダイアフラム 1 2の表面および円柱の先端部に酸化シリコンなどのマ スクパターンを形成し、 シリコンウェハを傾斜させてさらにイオンミリング 装置などでドライエツチングを行い円錐状に形成したプロ一ブである。 この とき、 傾斜させたシリコンウェハは自転および公転させながらドライエッチ ングを行った方が良い。 (d) は R I E装置などのドライエッチングにより先端部と同じ径の円柱 状に形成したプローブである。 （e) および （ f ) は異方性ウエッ トエッチ ングと ドライエッチングとの複合エッチングによるプローブである。 （e) は （a) と （d) の組み合わせ、 （ί ) は （c) と （d) の組み合わせであ る。 このように、 プローブ 1 3の形状に特に制限はないが、 プローブ 1 3の 高さが決まっているとき （a) から （c) の方法ではプローブ 1 3の先端部 面積と比較してダイアフラム 1 2に接するプローブ 1 3の面積が大きいた め、 プローブ間ピッチをあまり狭くできない。 プローブ間ピッチが狭い場合は （d) から （f ) のような形状が良いが、 11 強度的には （a ) から （c ) の形状より劣る。 従って、 プローブ 1 3の形状 は一次側電極パッ ドのピッチ、 押圧力、 梁又はダイアフラムのたわみ量、 プ 口一ブ高さなどを考慮しながら決定する方が良い。 一方、 （a ) から （f ) のプローブ 1 3には先端の一次側電極と接触する 部分に、 プローブ 1 3の形成時にエッチングしない平坦部を形成しておく と 良い。 異方性ゥエツ トエッチングによりプローブ 1 3の先端に平坦部を設け ずに尖った形状を形成すると、 尖った瞬間にマスクが消滅してしまう。 異方 性ゥエツ トエッチングとはいえ、 エッチング液温などを精密に管理しない限 り、 シリコンウェハ内では数0 /0のエッチングによるばらつきが生じるため、 プロ一ブ 1 3の先端部の高さが不均一になってしまう。 しかしな力 ら、 プローブ 1 3の先端に平坦部を形成すると、 プローブ 1 3 の高さは均一になる。 このため、 被検ウェハ 2 1の一次側電極パッ ド 2 3と 検査ウェハ 1 1のプロ一ブ 1 3を接続した場合に、 検査ウェハ 1 1の全ての ダイアフラム 1 2の変位量が一定になる。 従って、 検査ウェハ 1 1の全ての プロ—ブ 1 3の荷重が一定になるため、 被検ウェハ 2 1の全ての一次側電極 パッ ド 2 3に対して均一で高精度な検査が可能になる。 なお、 プローブ 1 3 の先端の平坦部 6 1の形状は四角形、 円形に限らず、 その他の多角形でも良 レ、 第 6図は半導体チップに形成される一次側電極ノ、°ッ ドの配列である。 パッ ド配列には （a ) 主に D R A M (読取専用記憶素子） のように半導体 チップ 7 1の中心線に沿つて電極パッ ド 7 2がほぼ一直線状に並んだもの と、 （b ) 主にマイコンのように半導体チップ 7 3の周辺部に電極パッ ド 7 4が直線状に並 んだものとに大別できる。 （a ) および （b ) とも個々の電極パッ ド 7 2、 7 3の寸法は数十/ m角から数百 m角であり、 パッ ド間ピッチも数十 m から数百 mである。 第 7図は本発明による梁あるいはダイァフラムの構造を示す平面図であ 12 る o (a) (b) (c) は中心部に一直線状に並んだ半導体チップ用である。 (a) は本発明による両持ち梁構造である。 検査ウェハ 1 1に形成された両 持ち梁 1 2のそれぞれに対してプローブ 1 3がー個ずつ形成されている。 プ 口一ブ間ピツチは、 一次側電極パッ ド間ピッチに対向させる力 ?、 梁幅、 梁長、 梁厚は全てのプローブで同寸法とし、 プローブにかかる荷重を一定にする。 (b) は本発明によるダイアフラム構造である。 プローブ 1 3の並ぶ方向 にスリッ ト 8 1を形成し、 ダイアフラム 1 2のたわみ量を均一にして個々の プローブ 1 3にかかる荷重を一定にしている。 一次側電極のパッ ド間ピッチ 力 ?狭い場合や、 両持ち梁構造と同スペースでプローブ荷重を増大させたい場 合に有効である。 (c) は四方向にスリッ ト 8 1を設けた構造である。 一次側電極のパッ ド間ピッチが狭く両持ち梁は形成できないがプロ—ブ荷重は減少させたい 場合に有効である。 （d) (e) (f ) は周辺部に直線状に並んだ半導体チッ プ用であり、 (d) は （a) の、 （e) は （b) の、 （ f ) は （c) の応用例である。 特に ( f ) はプローブ 1 3が配置された中心部と周辺部とを接続する両持ち梁 1 2を卍型に形成し、 プローブ 1 3の変位量を増大させる構造になっている。 卍型に限らず、 例えば、 渦巻型など梁長を長くするような構造にすればプロ ―ブの変位量をさらに増大させることができる。 第 8図は本発明による両持ち梁の構造を示す断面図と平面図である。 R I E装置などを用いたドライエッチングあるいは弗酸一硝酸一酢酸の 混合液などを用いた等方性エッチングによ り、 両持ち梁 1 2の付け根部分 9 1、 92に丸みを形成することで、 両持ち梁 1 2の剛性および耐久性を増大 させ、 繰り返し検査における信頼性を向上させることができる。 丸みを形成 することは両持ち梁に限らず、 ダイアフラムゃ片持ち梁においても有効な手 段である。 13 形成する。 (a) は異方性ウエットエッチングによって、 シリコンウェハ 1 01の片 側から貫通孔 1 02を形成したものである。 異方性ゥエツトエッチングにお いては約 54. 7° の斜面を持つ 4つの （1 1 1) 面 1 03に囲まれた逆四 角錐状の貫通孔 1 02が形成される。 この時、 D l = 2 Z/t a n 54. 7° + d = 949 m、 P 1 =D 1 +L= 1 049 ;umとなり、 □ 2 mmのシリ コンウェハ 101には 4個の貫通孔 102しか形成できない。 (b) は異方性ゥエツトエッチングによってシリコンウェハ 1 01の両側 から貫通孔 1 04を形成したもので、 逆四角錐状の貫通孔をつなぎ合せた鼓 状の形状をしている。 この時、 D 2 = ZZt a n 54. 7° + d = 524 m、 P 2=D2 + L=624 mとなり、 □ 2 mmのシリコンウェハ 1 01 には 9個の貫通孔 1 04形成できる。 (a)、 （b) とも貫通孔 102、 1 04の dの寸法を小さくしたところで □ 2 mmのシリコンウェハ 101に形成できる数量に変化はなく、 異方性ゥ エツトエッチングにおける加工限界がある。 一方、 （c) は R I E装置などのドライエッチングによってシリコンウェハ 1 0 1に貫通孔 1 05を形成したものである。 ドライエッチングのために貫 通孔 1 05はマスクパターンとほぼ同形状のほぼ垂直な形状になる。 このた め、 D 3 = d= 1 00 im、 Ρ 3=ϋ 3 + ί = 200 μπιとなり、 □ 2 mm のシリコンウェハ 101には 1 00個の貫通孔 1 05が形成されることにな る。 また、 R I E装置の加工限界をァスぺク ト比 （加工深さ/加工幅） で表す ことがある。 特に I C P— R I E装置の場合のァスぺク ト比は、 1 5から 2 0といわれている。 厚さ 60◦ zmのシリコンウェハ 1 01を片側から加工 する場合は、 貫通孔 1 05の最小加工寸法は 30 μπιから 40 μπιとなる。 さ らに、両側から加工する場合は、貫通孔 1 05の最小加工寸法は 1 5 /m力 ら 20 /xmとなる。 そのため、 □ 2 mmのシリコンウェハ 1 01には数千個形 14 成できる。 従って、 個々の半導体チップの真上に、 それぞれの半導体チップ に形成された電極パッドと同数の貫通孔を形成することができる。 これによ り配線を短くでき、 配線抵抗も低減できる。 第 1 0図は本発明による被検ゥェハと検査ゥェハの全体概要を示す斜視図 である。 被検ウェハ 2 1には半導体チップ 1 1 1が数百個形成されており、 それぞれの半導体チップ 1 1 1には電極パッド 2 3が数十個から百数十個形 成されている。 また、 検査ウェハ 1 1には両持ち梁あるいはダイアフラム 1 2が被検ウェハ 2 1の半導体チップ 1 1 1と同数あるいはそれ以上形成され ており、 それぞれの両持ち梁あるいはダイアフラム 1 2には半導体チップ 1 1 1に形成された電極パッド 2 3に対向してプローブが形成されている。 さ らに、 検査ウェハ 1 1にはそれぞれの両持ち梁あるいはダイアフラム 1 2の 周辺に貫通孔 1 4が形成され、 個々のプローブからの配線が貫通孔 1 4から 取り出される。 第 1 1図は本発明によるバーンイン検査用パックの構造を示す断面図であ る。 検査ウェハ 1 1には変形が容易な両持ち梁 1 2またはダイアフラム 1 2 が形成され、 両持ち梁 1 2あるいはダイアフラム 1 2にはプロ一ブ 1 3が形 成されている。 検査ウェハは第 5図で説明した加工工程を経て被検ウェハと 同サイズあるいはそれ以下のサイズに形成する。 また、 例えば、 径 8インチ の被検ウェハに対して径 6インチの検査ウェハを切断して組み合せ、 径 8ィ ンチの被検ウェハを一括検査することも可能である。 これは歩留まりなどを 考慮したもので、 例えば、 検査ウェハの一部が破損した場合でも容易に交換 することで製造コストを低減することが可能である。 また、 バーンィン検査では 1 5 0 °C前後という高温で長時間の電気的測定 を行うため、 被検ウェハ 2 1と同じ材質であるシリコンを検査ウェハ 1 1に 用いることで、 熱膨張によるプローブの位置ずれなども発生しない。 被検ゥ ェハ 2 1はウェハ固定ステージ 2 2に真空チャックで固定されている。 また、 検査ウェハ 1 1は押圧機構支持基板 2 4に固定される。 ウェハ固定ステージ 15 2 2は X Y Z Θ方向に移動が可能であり、 これにより被検ウェハ 2 1と検查 ウェハ 1 1は高精度に位置合わせできる。 位置合わせ後、 全体をバーンイン 検査用パック 1 2 1で固定する。 バーンイン検査用パック 1 2 1の材質は、 1 5 0 °C以上で熱変形が小さく、 窒化アルミニウムやインバ一などのシリコ ンとの熱膨張係数差が小さいものが良い。 但し、 バーンイン検査用パック 1 2 1には、 被検ウェハ 2 1に形成された 電極パッド 2 3と検查ウェハ 1 1に形成されたプローブ 1 3との電気的測定 用の配線 2 6を取り出すための端子 1 2 2が形成されている。 一般にバーン ィン検査においては、 被検ウェハに形成された数百個のチップに形成された 数万個の電極パッドの全てに検査ウェハに形成されたプローブを接続させる 必要があるが、 本発明のバーンィン検査用パックを用いることにより電気的 測定が容易にできる。 第 1 2図は本発明によるバ一ンィン検査用パックの周辺装置の概略を示す 断面図である。 バーンイン検査装置 1 3 1の中には恒温槽 1 3 2があり、 恒 温槽 1 3 2の中にバーンイン検査用パック 1 2 1が複数個配置されている。 恒温槽 1 3 2の温度管理は温度制御装置 1 3 3により制御されている。 バー ンイン検査用パック 1 2 1には数万本の配線 1 3 4がつながっており、 高速 スィツチング回路 1 3 5を介して、 テスタ回路 1 3 6に接続されている。 高 速スィツチング回路 1 3 5は配線 1 3 4を切替えるためのもので、 テスタ回 路 1 3 6の入力配線数を減少することができる。 また、 前記高速スイッチング回路 1 3 5はシリコン製であるため、 バーン イン検査用パック 1 2 1の中の検查ウェハ 1 1に高速スイッチング回路を作 り込み、 バーンイン検査用パック 1 2 1からの配線を大幅に減少させた構造 とすることもできる。 このバーンイン検査用パックの技術は、 プロ一ビング検查装置にも適用す ることが可能である。 このため、 ウェハレベルで検査することができ、 検査 時間の短縮化によるコス ト低減が図れる。 また、 検査ウェハ 1 1に形成され 16 る被検ウェハ 2 1に形成された個々の半導体チップ 1 1 1と同数だけ形成す るだけでなく、 それ以上でも良い。 これにより、 検査ウェハ 1 1に形成され たプローブ 1 3が寿命などにより使用できなくなった場合でも、 検査ウェハ 1 1と被検ウェハ 2 1の位置を変えるだけで、 再び被検ウェハー括検査が可 能になる。 以上のような本発明をプロ一ビング検査装置およびバーンィン検査装置に 適用し、 検査ウェハの配線 1 6の接触抵抗が 0 . 5 Ω以下、 テス ト周波数 2 0 O MH z以上という結果が得られた。 また、 その時のプローブ 1 3の寿命 は 3 0万回以上であった。 また、 本発明は被検ウェハの電極パッドの検査を 確実に行うことが可能であるため、 L S I用の電極および微細パターン引き 出し用あるいは接続用のコネクタなどに用いることができる。 さらに、 本発 明ではプローブ形成基板にシリコンを用いているため、 前記プローブ形成基 板加工時に抵抗あるいは回路などを組み込みまたは形成することが可能であ る。 第 1 5図は本発明の他の実施例を示し、 第 1図の検査ウェハにマルチプレ クス回路などの電子回路を集積化した例を示している。 この例では、 電子回 路を構成する通常 MO S F E Tで代表される絶縁ゲート型電界効果トランジ スタ （Insulated Gate Field Effect Transistor) NM0S、 PMOS力 プローブ が形成された面 BSとは逆の、 シリコン基板 SUBの上表面 USに形成されてい る。 同図 （a ) は、 Pチャンネル I G F E T (PM0S) と Nチャンネル I G F E T (蘭 OS) を多数個集積した相補型 （complementary) 集積回路 （通称 CMOS 一 IC)の例を示している。 この例は一対のトランジスタで構成した典型的な C MO Sインバータ回路を示している。 以下図面の （a ) から （e ) に対応してこの検査ウェハ 1 1の構造、 製造 方法を説明する。 第 1 5図 （ a ) ： P型単結晶シリコン基板 SUBの裏面 BSにはシリコン酸化膜 17 層 0X1が基板 BSを酸化性雰囲気中で熱的に酸化して形成されている。基板 SUB の表面 USは （1 0 0 ) 結晶面である。 表面 USには、 PM0Sを形成するための N型ゥエル領域而と NM0Sを形成するための P型ゥエル領域 PWが形成される。 この例では PM0Sと NM0Sは N型ゥエル爾と基板 SUB間で逆方向にバイアスさ れる P N接合によって電気的に分離される。 ゥエル形成後フィールド酸化物 層 SGが表面 USに埋め込まれる。層 SGはトランジスタ間を分離するためのも ので、 トランジスタ等を形成するァクチブ領域を囲むように形成される。 ト ランジスタ間等をまたぐようにそれらの上方に配線層が存在する場合、 配線 層に印加される最大電圧に対して寄生の M〇S トランジスタが発生しないに 十分な厚さで SGの層は形成される。 次に、 ゲート絶縁膜層 GIが熱酸化法に よって厚さ 3から 5 0 n mに形成される。 GTはゲート電極や配線として用い られるゲート層であり、ゲート絶縁膜 GIの上に形成される。 GTはボロンや燐 などがドープされた多結晶シリコン、 そのような多結晶シリコンを下層にし て上層に金属層又は金属のシリサイ ド層を積層した多層膜、 または金属の単 層膜が用いられる。 ゲート層 GTのパターニング後、 ソースやドレイン領域、 配線層として機能する NM0S用の N型高濃度層 SDNと PM0S用の P型高濃度層 SDPがイオン打ち込みや拡散法により、 ゲート電極 GTと整合して形成される。 層 SDN、 SDPは低濃度のゥエル層，、 PWと配線層 MT1 とを低抵抗で接続した り、 寄生効果を防止するためのゥエル周囲のガードバンドとしても用いられ る。 続いて、 ゲート層 GIとその上方に形成される配線層 MT1との絶縁分離を するための層間絶縁膜 IN1 が燐がドープされたシリコン酸化物の気相成長 (CVD) 法で形成される。 配線層 MT1がゲート層 GTや高濃度層 SDN、 SDP層と 接触すべき個所の絶縁膜 IN1に写真処理により穴があけられた後、配線層 ΜΠ がアルミなどの金属がスパッタ法ゃ蒸着法によりデポジットされ、 その後写 真処理によりパタ一ニングされる。 第 1 5図 （b ) ： O X 2は C V Dで形成された酸化 S i、 水分湿度等に対する 保護膜としても残るが （C ) 以降の処理でのマスク或は保護膜としても利用 18 される。 第 1 5図 （c) ： 1 3の形成は （a) の素子形成よりも後にし、 処理数の多い(a) における損傷の確率を減らす。 第 1 5図 （d) ： 〇X 2を写真処理で選択除去し第 4図で説明したように R I E技術により貫通孔 1 4を形成。 その後、 写真処理によりダイアフラム 1 2 に対応する箇所の OX 2を選択除去し異方性エッチングによりダイアフラム 1 2を形成する。 1 4の形成を 1 2のそれより前にしたのは〇X 2がマスク として両方に使えるようにしたためであり、 1 4は1 2の形成時エッチング 液にさらされ上方が広めにオーバエッチされる。 続いて貫通孔 1 4の内壁が 覆われるようシリ コン酸化物層を CVD法 （低温デポジション） によりデポ ジションする。 第 1 5図 （e) ： 1 7は電極でありテスターとの接続用の外部端子として機能 するが （C S 1等）、 後述の配線 CN 1等を接続する箇所の OX 2等は写真処 理で更に選択除去される。 その後、 前述した C rと N iの積層膜がスパッタ 法等により形成され、 続いて写真処理により積層膜がパターニングされる。 本願発明のさらに他の実施例を第 1 6図から第 1 8図を用いて説明する。 第 1 6図：前述した実施例ではプローブ 1 3が素子形成面 U Sとは反対側の 面に形成されていたが、 本実施例では同じ側に形成される。 この場合、 外部 接続端子 1 7は基板 SUBの裏面 B S側に形成される。 本実施例に従えば、 プローブ 1 3と MOS素子との接続が容易でまた、 後述するマルチプレタス 回路により貫通孔 1 4の数を減らすことができ、 その点での歩留まりを向上 させることができる。 プローバ 1 3はゥエル NW、 PWの形成前に形成され る。 第 1 7図： CHPはチップ区画を示し、 ウェハに形成された （やがては分離 される） 複数のチップに対応して格子状に配列される。 区画領域 CHPの間 には列に属するスペース G P Cと行に属するスぺーサ G PRが存在し、 これ は被検查ウェハのチップ切断領域に相当する。 GP C、 G PR領域は後述す 19 る CHPと GR 1等との間の配線領域として禾 ij用される。 複数のチップ区画 にはプローブ 1 3、 マルチプレタス回路 MP Xが設けられない区画 T EGが 2〜 3個設けられる。 区画 T E Gは被検查ウェハの仕様に併せパタ一ンゃテ ス ト素子の形成領域に対応し、 ここには被検査ウェハをテストするための回 路を内蔵させることができる。 その場合、 TEG内に形成されたテスト回路 は端子 GR 1やマルチプレタス回路 MP Xに結線される。 第 1 8図：列毎にマルチプレタス配線は列スペースに GP Cに沿って形成。 C S 1〜C SNは同一列における CHPを択一に選択するもので、 同一列の 各 CHPは異なる C S 1〜C SNに接続される。 CMは各列共通の端子であ る。 各列にはこのような構成の端子群 GR 1〜GR 3が対応して設けられる。 言 い換えれば、 列に対応してテスターと検査ウェハ 1 1との間では並列に信号 のやりとりが行われる。 太線の配線 C N Cは複数端子 CMと C H Pを接続する複数本の共通配線を示 す。 第 1 9図： SW1〜SWMは CMOSスィツチで、 PMOSと NMOSのソ ース.ドレン間電流通路が並列になるように接続され、 ほぼ同時に〇N、 OF Fするようそれらのゲートには逆相の制御信号 CN 1が印加される （MPX 内に CMOS反転回路が設けられる。） MPXはテスターとの接続数を減らすために有効である。 P l、 P 2， …… PMは CHP内のプローブ 1 3であり、 テスターや被検査ウェハとの間の入 力、 出力、 入出力となるべき信号、 クロック端子である共通配線 CNCは C N l、 CN 2…… CNM、 CNC Sからなる。 P Sはプラス、 マイナス等の 電源線である。 本発明によれば、 半導体装置製造工程の一工程である電気的特性検査工程 において、 被検体の電極パッドの大領域一括検査が可能となる。 20 請求の範囲  TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor inspection device. 2. Description of the Related Art In semiconductor devices such as ICs (integrated circuits) and LSIs (large-scale integrated circuits), the pre-process of forming circuits on the surface of a silicon wafer and the separation of the silicon wafer into individual chips using resin-ceramics, etc. It is roughly divided into the post-process until sealing. In these semiconductor devices, an electrical characteristic inspection of each circuit is performed at a predetermined stage in a previous process, and a good product and a defective product are determined for each chip. The electrical characteristics inspection described above includes a probing inspection to determine the continuity of each circuit and a thermal and electrical stress applied to the circuit at a high temperature of about 15 o ° c to accelerate and sort out defects. It can be separated from burn-in inspection. For both the probing inspection and the burn-in inspection, the basic connection means between the wafer to be inspected and an external inspection system is substantially the same. In other words, for an aluminum alloy or other alloy electrode pad of tens to hundreds of μπι angle and a thickness of about 1 μm, which is patterned at a pitch of tens or hundreds of μm on the test wafer. Thus, a method of mechanically pressing individual conductive fine probes has been adopted. FIGS. 13 and 14 show the structure of a conventionally used probe. In Fig. 13, each probe 1 4 1 is mainly made of tungsten and has a tip diameter of several tens // m and a length of several tens.  It is a fine needle of mm, and is fixed or molded to the substrate 144 and the insulating jig 144 so that the tip positions correspond to the respective electrode pads of the test wafer.  2 It is fixed or molded to the substrate 14 and the insulating jigs 144 to correspond. In FIG. 14, the individual probes 15 1 are mainly hemispherical metal projections formed by plating or pyramid-shaped metal projections formed by mounting anisotropically etched holes in the silicon substrate. This aggregate is formed on the surface of an organic thin film 152 such as polyimide. Further, as means for solving the problems of the above two examples described later, JP-A-6-123746, JP-A-7-7052, and JP-A-8-501046 And Japanese Unexamined Patent Publication No. 9-243636 are disclosed. In Japanese Patent Application Laid-Open No. 6-1232674, a plurality of elastically deformable probes are formed uniformly by making a cut in an elastically deformable card, and the plurality of probe needles are individually formed. A plurality of contacts capable of contacting the electrodes of the semiconductor element are provided at the respective tips. In Japanese Patent Application Laid-Open No. 7-75052, a cantilever structure composed of at least one layer of single crystal silicon, silicon oxide, silicon nitride, polysilicon, or a metal layer is provided. The metal film is formed, and the cantilever structure is held by an insulating substrate on which a conductive wiring pattern is formed to form a probe for measuring electrical characteristics. On the other hand, in Japanese Patent Application Laid-Open No. 9-243636, a silicon substrate is processed into a diaphragm shape, and a diaphragm portion having a structure in which a plurality of contact probes are formed on a contact surface is filled with an elastomer to improve electrical characteristics. A probe for measurement is formed. DISCLOSURE OF THE INVENTION The inspection method of a semiconductor device as described in the above prior art has the following problems. The probe structure shown in Fig. 13 accurately positions each probe.  3 · It took a lot of time to fix, and it was difficult to mass-produce the probe structure at low cost. Also position individual probes. Since many areas for fixing were required, it was difficult to arrange more probes on the substrate, and the number of electrode pads or chips that could be tested at one time was limited. Furthermore, since the length of each probe is as large as several tens of millimeters, the regulation capacity in each probe is large, and it is virtually impossible to inspect high-speed devices of about 100 MHz or more. In addition, the radius of curvature at the tip of each probe is large, and a large pressing load and scribing of the electrode pad surface are required to destroy the insulating natural oxide film formed on the electrode pad surface of the wafer under test. ), The wear of the probe tip is accelerated, and the life of the probe (the number of service tests) was short, so the dust on the electrode pad generated by the gas scribe contaminates the environment in semiconductor device manufacturing. There was a problem to do. In the probe structure shown in FIG. 14, the probes are arranged on the surface of the organic thin film such as polyimide at a fine pitch corresponding to the electrode pads of the wafer to be tested. It has been difficult to independently absorb variations in the distance between the probe and the corresponding electrode pad caused by variations in the height of the probe. In addition, since the base material is an organic thin film such as polyimide, which has a significantly different linear expansion coefficient from the test wafer, the burn-in test performed at a high temperature of about 150 ° C has a large gap between the test wafer and the test wafer. A difference in thermal expansion occurred, and a probe located at a position distant from the center sometimes caused a displacement between the electrode pad and the probe. Also, in Japanese Patent Application Laid-Open No. 6-123746, since the card is made of synthetic resin or metal, the probe arrangement at a fine pitch corresponding to the electrode pad position of the wafer under test, That is, it was difficult to form a plurality of probe needles that can be individually elastically deformed. Japanese Patent Application Laid-Open No. 7-7502 discloses an individual cantilever made of a silicon-based material.  4 Since the probe was bonded to another insulating substrate surface again, the manufacturing yield was reduced, and the height of each probe was uneven. Japanese Patent Application Laid-Open No. 9-243636 discloses that a diaphragm formed in a silicon substrate is deformed along with a distortion of a wafer under test by using an elastomer (elastic material). ', This method does not consider variations in the thickness of the diaphragm, and cannot control the height of the contact probe if the diaphragm with undulations or variations in thickness is deformed. For this reason, the depth direction of the electrical characteristic measurement pad of the test wafer cannot be controlled, and if the pressing force is insufficient, a portion that does not contact the electrical characteristic measurement pad portion of the test wafer appears. Come. In addition, when the pressing force is excessively applied, there is a problem that the wafer is deeply immersed in the pad for measuring the electrical characteristics of the test wafer and the test wafer is broken. Also, in any of the above probe structures, the wiring for electrical connection between the probe tip and the external inspection system is formed on the same surface as the probe forming surface in the board, so all external connection terminals Must be formed near the outer periphery of the base material, the area where the external connection terminals can be formed is limited, and it is difficult to electrically connect many probes to the outside. Large-area simultaneous inspection, such as inspecting all electrode pads at once, was difficult. An object of the present invention is to solve many of the problems described above, and to perform a large area simultaneous inspection, such as a batch inspection of all electrode pads of a wafer to be inspected, in an electrical characteristic inspection of a semiconductor device. Therefore, to improve the manufacturing yield, reduce the manufacturing cost, and obtain an inexpensive and highly reliable semiconductor device, the semiconductor device and the inspection device are directly contacted to achieve the above object. In the method of inspecting a semiconductor device while electrically connecting, a beam structure or a diaphragm structure in which a probe can be changed by pressing force is formed on a substrate on which a probe is formed. Mechanism for pressing or fixing the test wafer on which the electrode pads of the semiconductor element are formed, or a probe or  5 can be achieved by providing a mechanism that presses the periphery of the probe. In addition, silicon is used for the substrate on which the above-described probe is formed, and the probe is made of silicon or metal or a composite material thereof, and the probe is formed by wiring using a conductive material via an insulator. It is preferable to use a structure in which wiring is performed up to the back side of the formation substrate. Further, by having a flat portion at the tip of the probe, the probe height can be made uniform and the force can be formed with high precision. The probe preferably has a structure formed in an independent, double-supported beam. Alternatively, a structure in which the probe is formed in the center plane and the periphery thereof is formed in a swastika shape may be used. Anisotropic etching or dry etching is used to process the structure including these beams. The use of ICP-RIE (Inductively-Plasma-Reactive Ion Etching) equipment for the above dry etching makes it possible to narrow the gap between beams, and to narrow the pitch of devices. Can also be accommodated. Wiring is performed by using anisotropic etching on the inspection wafer and dry etching to penetrate the substrate, and electrically connecting the probe forming surface of the substrate and the back surface thereof by sputtering, vapor deposition or plating. Is used. Further, it is preferable to form the through hole of the inspection wafer by using dry etching. Furthermore, semiconductor devices or electronic components inspected using the above-described structure and method can be provided at very low cost. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view of an inspection wafer according to one embodiment of the present invention. FIG. 2 is a sectional view of a test object structure according to one embodiment of the present invention. FIG. 3 is a sectional view of a test object structure according to another embodiment of the present invention. FIG. 4 is a cross-sectional view of an inspection wafer processing step according to one embodiment of the present invention. (FIG. 5 is a side view and a plan view of a probe according to one embodiment of the present invention.  6 FIG. 6 is a plan view showing the arrangement of the electrode pads of the semiconductor chip. FIG. 7 is a plan view showing a beam and a diaphragm according to one embodiment of the present invention. FIG. 8 is a sectional view and a plan view of an embodiment of the present invention. FIG. 9 is a plan view and a sectional view relating to one embodiment of the present invention. FIG. 10 is a perspective view relating to one embodiment of the present invention. FIG. 11 is a sectional view relating to one embodiment of the present invention. FIG. 12 is a sectional view relating to one embodiment of the present invention. FIG. 13 is a cross-sectional view of the related art. FIG. 14 is a cross-sectional view of another related art. FIG. 15 is a sectional view of another embodiment of the present invention. FIG. 16 is a sectional view of still another embodiment of the present invention. FIG. 17 is a plan view of still another embodiment of the present invention. FIG. 18 is a schematic diagram relating to yet another embodiment of the present invention. FIG. 19 is a schematic view of still another embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a sectional view showing an embodiment of the structure of an inspection wafer of a semiconductor inspection apparatus according to the present invention. The inspection wafer 11 is composed of a doubly supported beam or a diaphragm 12 (hereinafter referred to as a diaphragm), a probe 13, and a through hole 14. A probe 13 is formed on the diaphragm 12, and the probe 13 protrudes from the bottom surface of the inspection wafer 11 by several to several tens of meters. The same number of the through holes 14 as the probe 13 are formed, and the entire surface of the inspection wafer 11 is covered with the silicon oxide film 15. The probe 13 and the wiring 16 are formed on the silicon oxide film 15. The wiring 16 is connected to the inspection wafer 1 from the individual probes 13 through the respective through holes 14.  The secondary side electrode pad 17 formed on the opposite side of 71 is formed. FIG. 2 is a sectional view showing one embodiment of the structure of the semiconductor inspection device according to the present invention. The test wafer 21 is vacuum-adsorbed to a wafer fixed stage 22 (not shown) that can move in the XYZ directions. The wafer fixing stage 22 aligns the probe 13 formed on the test wafer 11 described in FIG. 1 with the primary electrode pad 23 formed on the test wafer 21 with high precision. Can be connected. In order to electrically connect the secondary electrode pad 17 formed on the inspection wafer 11 and the external terminal, the pressing mechanism supporting substrate 24 has a connection terminal generally called a pogo pin 25 having an elastic structure and an internal terminal. Wiring 26 is formed. The pressing mechanism support substrate 24 and the inspection wafer 11 are fixed after the pogo pins 25 and the secondary electrode pads 23 are aligned and connected. Next, the test wafer 11 fixed to the pressing mechanism support substrate 24 is pressed against the test wafer 21 adsorbed on the wafer fixing stage 22. As a result, the primary electrode pad 23 comes into contact with the probe 13 for 3 seconds, the diaphragm 12 is deformed, and a constant load is applied between the probe 13 and the primary electrode pad 23. A uniform electrical characteristic test can be performed on the probe. Here, the description has been given of the configuration in which the wafer fixing stage 22 is provided with the moving mechanism in the XYZS direction. May be added. In the above description, the secondary electrode pads 17 formed on the inspection wafer 11 and the external electrodes were connected using the pogo pins 25, but the structure using solder bumps was used in place of the pogo pins 25. Is also good. FIG. 3 is a sectional view of a structure in which a pressing mechanism is further added to the semiconductor inspection device described in FIG. Pogo pin 25 or solder bumps alone, enough pressure on diaphragm 1 2  If 8 is not added, provide elastomers 41 and 42 to press the diaphragm 12 and other parts. However, an elastic structure other than the elastomers 41 and 42 may be provided. In FIGS. 2 and 3, the silicon oxide film 15 covering the entire surface of the inspection wafer 11 is omitted. FIG. 4 is a sectional view showing a processing step of the inspection wafer of the present invention. (a) It is better to use a silicon wafer 11 serving as a substrate having a diameter of 8 inches and a thickness of 600 / m, and having the same shape as the test wafer 21. As a result, it is possible to reduce the manufacturing cost and save the space for the inspection device. For example, when the test wafer 21 has a diameter of 8 inches, the test wafer 11 also preferably has a diameter of 8 inches. (b) Thickness 0 on the surface of silicon wafer 11  A 7 m silicon oxide film 15 is formed. Thereafter, a pattern for silicon etching is formed by a photolithography process. That is, a photo resist is applied to the surface of the silicon oxide film 15 and is exposed, developed, and etched using a photo mask on which a pattern is drawn, so that the silicon oxide film 15 is partially removed to form an opening. A pattern having a portion is formed. Next, anisotropic etching was performed with a 35% aqueous potassium hydroxide solution at 80 ° C, and the silicon wafer 11 was eroded from the opening of the silicon oxide substrate to move the probe 13 having a height of 50 jum. Form. Here, a force using the silicon oxide film 15 as a pattern for etching the silicon wafer 11 may be used, and a silicon nitride film may be used instead. In addition, a force using an aqueous solution of potassium hydroxide as an etching solution for the silicon wafer 11 and other anisotropic etching solutions such as tetramethylammonium hydroxide, ethylenediamine pyrocatechol, and hydrazine are used. May be used. (c) The silicon oxide film pattern is removed, and a silicon oxide film 15 is again formed on the entire surface of the silicon wafer 11 by 1 m. As in (b), a pattern for silicon etching is formed by a photolithographic process, and a diaphragm 12 having a thickness of 100 m and a length of 2 mm is formed by anisotropic etching. (d) The silicon oxide film pattern is removed, and the entire surface of the silicon wafer 11 is acidified.  A silicon nitride film 15 is formed. A pattern for silicon etching is formed by a photolithography process, and a through hole 14 is formed by a RIE (ReacrivineOnEtChing) device. At this time, the through hole 14 has a diameter of 10. However, the size of the through hole may be any other size as long as the number of electrode pads can be formed within the size of each semiconductor chip. (e) The silicon oxide film pattern is removed, and a silicon oxide film 15  Form. The silicon oxide film 15 prevents leakage of the current flowing through the wiring 16 connecting the probe 13 and the secondary electrode pad 17 to the inside of the inspection wafer. It may be formed with a thickness. Further, instead of a silicon oxide film, another insulating film may be formed if it does not melt at 150 ° C. or more. (ί) After forming a photoresist pattern on the surface of the silicon oxide film 15 by photolithography, a chromium film is first formed on the entire surface of the silicon wafer 11 using a sputtering device.  1 is formed, and then a nickel film is formed to 1 / m. After that, the photoresist and the chromium film and the nickel film on the photoresist are removed by a lift-off method to form the wiring 16 and the secondary electrode pad 17. The film forming device for the wiring 16 and the secondary electrode pad 17 is not limited to the sputtering device, but may be a vapor deposition device or a CVD (Chemical Vapor Depositio n) device. The method of forming the wiring 16 and the secondary electrode pad 17 is not limited to the lift-off method. An insulating film is formed on the entire surface of the inspection wafer 11, and a wiring thin film is formed on the entire surface. It may be formed by etching as in a trisograph. The etching at this time may be either wet etching using an etchant or dry etching using an ion milling device or the like. Further, the wiring material may be a material that does not melt at a temperature of 150 ° C. or higher, is conductive, and can form a thin film, such as gold, copper, platinum, titanium, conoret, molybdenum, and tungsten.  FIG. 5 is a side view and a plan view showing the shape of the probe according to the present invention. (a) is a probe 13 formed on the diaphragm 12 in anisotropic jet etching. Anisotropic etching is a processing method that utilizes the fact that the etching speed varies depending on the crystal face of silicon in an alkaline etching liquid. Therefore, in the case of a (100) plane silicon wafer, a pyramid-shaped probe 13 surrounded by the (100) plane and the (111) plane is formed. (b) shows the probe in a state where etching has progressed further than (a). The (100) and (110) planes and the (100) and (111) planes intersect each other at the ridge where they intersect each other. A crystal plane appears. Therefore, the shape is such that a crystal plane having a higher etch rate than the (100) plane or the (111) plane, such as the (110) plane or the (311) plane, appears. In (c), after a cylindrical projection is formed by dry etching using an RIE device or the like, a mask pattern of silicon oxide or the like is formed on the surface of the diaphragm 12 and the tip of the cylinder, and the silicon wafer is further tilted. It is a probe formed into a conical shape by dry etching with an ion milling device. At this time, it is better to perform dry etching while rotating and revolving the inclined silicon wafer. (d) is a probe formed into a cylindrical shape with the same diameter as the tip by dry etching such as a RIE device. (E) and (f) are probes formed by a combination of anisotropic wet etching and dry etching. (E) is the combination of (a) and (d), and (ί) is the combination of (c) and (d). As described above, the shape of the probe 13 is not particularly limited. However, when the height of the probe 13 is fixed, the methods (a) to (c) compare the area of the diaphragm 13 with the tip of the probe 13. Since the area of the probe 1 3 in contact with 2 is large, the pitch between the probes cannot be reduced too much. When the inter-probe pitch is narrow, shapes like (d) to (f) are good,  11 Strength is inferior to (a) to (c). Therefore, it is better to determine the shape of the probe 13 in consideration of the pitch of the primary electrode pad, the pressing force, the deflection of the beam or the diaphragm, the height of the opening, and the like. On the other hand, in the probe 13 of (a) to (f), a flat portion which is not etched at the time of forming the probe 13 is preferably formed in a portion in contact with the primary electrode at the tip. If a sharp shape is formed without providing a flat portion at the tip of the probe 13 by anisotropic jet etching, the mask disappears at the moment of the sharpness. Despite anisotropic etching, unless the temperature of the etching solution is precisely controlled, there will be variations due to several tenths of the etching within the silicon wafer. It will be uneven. However, if a flat portion is formed at the tip of the probe 13, the height of the probe 13 becomes uniform. For this reason, when the primary electrode pad 23 of the test wafer 21 is connected to the probe 13 of the test wafer 11, the displacement amount of all the diaphragms 12 of the test wafer 11 becomes constant. . Accordingly, since the load of all the probes 13 of the inspection wafer 11 is constant, uniform and high-precision inspection can be performed on all the primary electrode pads 23 of the wafer 2 1 to be inspected. . The shape of the flat portion 61 at the tip of the probe 13 is not limited to a square or a circle, but may be other polygons. FIG. 6 shows the arrangement of primary electrodes and heads formed on a semiconductor chip. It is. The pad arrangement includes (a) an electrode pad 72 arranged substantially in a straight line along the center line of a semiconductor chip 71, such as a DRAM (read only memory element); It can be broadly classified into those in which the electrode pads 74 are arranged in a line around the periphery of the semiconductor chip 73 like a microcomputer. In both (a) and (b), the dimensions of the individual electrode pads 72 and 73 are several tens / m square to several hundred m square, and the pitch between the pads is several tens m to several hundred m. FIG. 7 is a plan view showing the structure of a beam or a diaphragm according to the present invention.  12 o (a), (b), and (c) are for semiconductor chips aligned in the center. (a) is a doubly supported beam structure according to the present invention. One probe 13 is formed for each doubly supported beam 12 formed on the inspection wafer 11. The pitch between the mouth and the lobe should be the same as the force between the primary electrode pad pitch, beam width, beam length and beam thickness, and the load applied to the probes should be constant. (b) is a diaphragm structure according to the present invention. The slits 81 are formed in the direction in which the probes 13 are arranged, and the amount of deflection of the diaphragm 12 is made uniform to keep the load applied to each probe 13 constant. This is effective when the primary electrode pad-to-pad pitch force is small or when you want to increase the probe load in the same space as a doubly supported structure. (c) shows a structure in which slits 81 are provided in four directions. Although the pitch between the pads of the primary electrode is narrow and a doubly supported beam cannot be formed, it is effective when the probe load needs to be reduced. (D) (e) and (f) are for semiconductor chips linearly arranged in the periphery. (D) is for (a), (e) is for (b), and (f) is for (c). This is an application example of. In particular, (f) shows a structure in which a doubly supported beam 12 connecting the central portion where the probe 13 is arranged and the peripheral portion is formed in a swastika shape, and the displacement of the probe 13 is increased. The structure is not limited to the swastika type. For example, if the structure is such that the beam length is long, such as a spiral type, the displacement of the probe can be further increased. FIG. 8 is a sectional view and a plan view showing the structure of a doubly supported beam according to the present invention. By rounding the roots 91, 92 of the doubly supported beam 12 by dry etching using an RIE device or isotropic etching using a mixed solution of hydrofluoric acid, nitric acid and monoacetic acid, etc. The rigidity and durability of the doubly supported beam 12 can be increased, and the reliability in repeated inspection can be improved. Forming roundness is an effective means not only for cantilever beams but also for diaphragms and cantilever beams.  13 Form. (a) shows a through hole 102 formed from one side of a silicon wafer 101 by anisotropic wet etching. Approximately 54 for anisotropic etching.  An inverted pyramid-shaped through-hole 102 surrounded by four (1 1 1) planes 103 having a slope of 7 ° is formed. At this time, D l = 2 Z / t a n 54.  7 ° + d = 949 m, P 1 = D 1 + L = 1049; um, and only four through-holes 102 can be formed in a 2 mm silicon wafer 101. (b) shows through-holes 104 formed from both sides of the silicon wafer 101 by anisotropic jet etching, and has a drum-like shape formed by connecting inverted quadrangular pyramid-shaped through holes. At this time, D 2 = ZZt a n 54.  7 ° + d = 524 m, P 2 = D 2 + L = 624 m, and 9 through holes 104 can be formed in the 2 mm silicon wafer 101. In both cases (a) and (b), when the dimension d of the through holes 102 and 104 is reduced, the quantity that can be formed on the 2 mm silicon wafer 101 does not change, and there is a processing limit in anisotropic etching. On the other hand, (c) shows a through-hole 105 formed in the silicon wafer 101 by dry etching using a RIE apparatus or the like. Because of the dry etching, the through hole 105 has a substantially vertical shape that is substantially the same as the mask pattern. Therefore, D 3 = d = 100 im, 、 3 = ϋ 3 + ί = 200 μπι, and 100 through holes 105 are formed in the 2 mm silicon wafer 101. . Further, the processing limit of the RIE apparatus may be represented by an aspect ratio (processing depth / processing width). In particular, the aspect ratio in the case of an ICP-RIE device is said to be 15 to 20. When processing a silicon wafer 101 having a thickness of 60 ° zm from one side, the minimum processing dimension of the through hole 105 is from 30 μπι to 40 μπι. Further, when machining from both sides, the minimum machining dimension of the through hole 105 is 15 / m force to 20 / xm. Therefore, □ 2 mm silicon wafer 101 has several thousand pieces  14 Therefore, the same number of through holes as the electrode pads formed on each semiconductor chip can be formed directly above each semiconductor chip. As a result, the wiring can be shortened, and the wiring resistance can be reduced. FIG. 10 is a perspective view showing an overall outline of a test wafer and an inspection wafer according to the present invention. Hundreds of semiconductor chips 111 are formed on the test wafer 21, and tens to hundreds of tens of electrode pads 23 are formed on each semiconductor chip 111. In addition, the inspection wafer 11 has the same number of or more doubly supported beams or diaphragms 12 as the semiconductor chips 1 1 1 of the wafer 2 to be tested, and each doubly supported beam or diaphragm 12 has a semiconductor chip. A probe is formed so as to face the electrode pad 23 formed in 11. Further, a through hole 14 is formed in the inspection wafer 11 around each doubly supported beam or the diaphragm 12, and wiring from each probe is taken out from the through hole 14. FIG. 11 is a sectional view showing the structure of a burn-in inspection pack according to the present invention. The inspection wafer 11 is provided with a doubly supported beam 12 or a diaphragm 12 which is easily deformed, and the doubly supported beam 12 or the diaphragm 12 is provided with a probe 13. The inspection wafer is formed into the same size as or smaller than the wafer to be tested through the processing steps described in FIG. For example, it is also possible to cut and combine a 6-inch diameter test wafer with an 8-inch diameter test wafer and collectively inspect the 8-inch diameter test wafer. This takes into account yield and other factors. For example, if a part of an inspection wafer is damaged, it can be easily replaced to reduce manufacturing costs. In addition, in the burn-in inspection, electrical measurement is performed for a long time at a high temperature of about 150 ° C. Therefore, by using silicon, which is the same material as the wafer 21 to be inspected, for the inspection wafer 11, the probe due to thermal expansion is used. No misalignment occurs. The test wafer 21 is fixed to the wafer fixing stage 22 with a vacuum chuck. The inspection wafer 11 is fixed to the pressing mechanism support substrate 24. Wafer fixed stage  15 2 2 can be moved in the X, Y, Z directions, whereby the test wafer 21 and the test wafer 11 can be positioned with high accuracy. After positioning, fix the whole with burn-in inspection pack 1 2 1. The material of the burn-in inspection pack 122 is preferably a material that has a small thermal deformation at 150 ° C. or higher and a small difference in thermal expansion coefficient from silicon such as aluminum nitride and invar. However, the wiring 26 for electrical measurement between the electrode pad 23 formed on the test wafer 21 and the probe 13 formed on the test wafer 11 is taken out of the burn-in test pack 1 2 1. Terminals 122 are formed. In general, in burn-in inspection, it is necessary to connect probes formed on an inspection wafer to all tens of thousands of electrode pads formed on hundreds of chips formed on a test wafer. By using the Burnin inspection pack, electrical measurement can be easily performed. FIG. 12 is a cross-sectional view schematically showing a peripheral device of a vane inspection pack according to the present invention. The burn-in inspection device 1 31 includes a thermostat 1 32, and a plurality of burn-in test packs 1 2 1 are arranged in the thermostat 1 32. The temperature control of the thermostat 13 is controlled by a temperature controller 13. Tens of thousands of wires 13 4 are connected to the burn-in inspection pack 1 2 1, and are connected to a tester circuit 13 6 via a high-speed switching circuit 13 5. The high-speed switching circuit 135 is for switching the wiring 134, and can reduce the number of input wiring of the tester circuit 136. In addition, since the high-speed switching circuit 135 is made of silicon, a high-speed switching circuit is formed on the inspection wafer 11 in the burn-in inspection pack 121 so that the burn-in inspection A structure in which the number of wirings is greatly reduced can be adopted. The technology of the burn-in inspection pack can be applied to a probing inspection device. As a result, inspection can be performed at the wafer level, and cost can be reduced by shortening the inspection time. Also, formed on the inspection wafer 11  In addition to forming the same number as the individual semiconductor chips 111 formed on the test wafer 21, the number may be more. As a result, even if the probe 13 formed on the inspection wafer 11 becomes unusable due to its life or the like, the inspection wafer can be inspected again simply by changing the positions of the inspection wafer 11 and the inspection wafer 21. It will work. The present invention as described above is applied to a probing inspection apparatus and a burn-in inspection apparatus, and the contact resistance of the wiring 16 of the inspection wafer is set to 0.  The result was 5 Ω or less and the test frequency was 20 O MHz or more. The life of the probe 13 at that time was 300,000 times or more. Further, since the present invention can reliably perform inspection of an electrode pad of a wafer to be inspected, it can be used for an electrode for LSI and a connector for drawing out or connecting a fine pattern. Further, since silicon is used for the probe forming substrate in the present invention, it is possible to incorporate or form a resistor or a circuit at the time of processing the probe forming substrate. FIG. 15 shows another embodiment of the present invention, and shows an example in which electronic circuits such as a multiplex circuit are integrated on the inspection wafer of FIG. In this example, an insulated gate field effect transistor (NM0S) represented by a normal MOS FET, which constitutes an electronic circuit, and a silicon substrate SUB, which is opposite to the surface BS on which the PMOS force probe is formed, Formed on the upper surface US. FIG. 1A shows an example of a complementary integrated circuit (commonly called a CMOS IC) in which a large number of P-channel IGFETs (PM0S) and N-channel IGFETs (North OS) are integrated. This example shows a typical CMOS inverter circuit composed of a pair of transistors. The structure and manufacturing method of the inspection wafer 11 will be described below with reference to (a) to (e) of the drawings. Fig. 15 (a): P-type single-crystal silicon substrate Back surface of SUB Silicon oxide film on BS  17 Layer 0X1 is formed by thermally oxidizing the substrate BS in an oxidizing atmosphere. The surface US of the substrate SUB is a (100) crystal plane. On the surface US, an N-type plug region for forming PM0S and a P-type plug region PW for forming NM0S are formed. In this example, PM0S and NM0S are electrically isolated by a reverse biased PN junction between the N-type element and the substrate SUB. After the formation of the well, the field oxide layer SG is embedded in the surface US. The layer SG is for separating the transistors, and is formed so as to surround an active region for forming a transistor or the like. If there is a wiring layer above them so as to straddle between transistors, etc., the SG layer should be formed thick enough to prevent the occurrence of parasitic M〇S transistors for the maximum voltage applied to the wiring layer. Is done. Next, a gate insulating film layer GI is formed to a thickness of 3 to 50 nm by a thermal oxidation method. GT is a gate layer used as a gate electrode and a wiring, and is formed on the gate insulating film GI. The GT is made of polycrystalline silicon doped with boron, phosphorus, or the like, a multilayer film in which such polycrystalline silicon is formed as a lower layer, and a metal layer or a metal silicide layer is stacked as an upper layer, or a metal single-layer film. After patterning the gate layer GT, the N-type high-concentration layer SDN for NM0S and the P-type high-concentration layer SPM for PM0S, which function as source and drain regions and wiring layers, are aligned with the gate electrode GT by ion implantation or diffusion. Formed. The layers SDN and SDP are also used as a low-concentration peg layer, to connect the PW to the wiring layer MT1 with low resistance, and as a guard band around the peg to prevent parasitic effects. Subsequently, an interlayer insulating film IN1 for insulating and separating the gate layer GI and the wiring layer MT1 formed thereover is formed by a vapor deposition (CVD) method of phosphorus-doped silicon oxide. A hole is made in the insulating film IN1 where the wiring layer MT1 should come into contact with the gate layer GT, the high concentration layer SDN, and the SDP layer by photoprocessing, and then the wiring layer が is made of metal such as aluminum by sputtering or evaporation. It is deposited and then patterned by photo processing. Fig. 15 (b): OX2 remains as a protective film against oxidation Si, moisture and humidity formed by CVD, but is also used as a mask or protective film in the processing after (C)  18 Fig. 15 (c): The formation of 13 is performed after the device formation of (a), and the probability of damage in (a) with a large number of processes is reduced. Fig. 15 (d): 〇X2 is selectively removed by photographic processing, and through holes 14 are formed by RIE technology as described in Fig. 4. After that, OX 2 at a portion corresponding to the diaphragm 12 is selectively removed by a photographic process, and the diaphragm 12 is formed by anisotropic etching. The formation of 14 was made before that of 12 because 〇X 2 was used as a mask for both, and 14 was exposed to the etchant during the formation of 12 and the upper part was over-etched. You. Subsequently, the silicon oxide layer is deposited by CVD (low-temperature deposition) so that the inner wall of the through hole 14 is covered. Fig. 15 (e): 17 is an electrode, which functions as an external terminal for connection to the tester (CS 1 etc.), but OX 2 etc. at the point where the wiring CN 1 etc. to be described later is connected are processed Is further selectively removed. After that, the above-mentioned laminated film of Cr and Ni is formed by a sputtering method or the like, and subsequently, the laminated film is patterned by photographic processing. Still another embodiment of the present invention will be described with reference to FIGS. 16 to 18. FIG. 16: In the above-described embodiment, the probe 13 is formed on the surface opposite to the element formation surface U S, but is formed on the same side in this embodiment. In this case, the external connection terminal 17 is formed on the back surface BS side of the substrate SUB. According to this embodiment, the connection between the probe 13 and the MOS element is easy, and the number of the through holes 14 can be reduced by the multipletus circuit described later, and the yield in that respect can be improved. . The prober 13 is formed before the formation of the NW and PW. Fig. 17: CHP shows a chip section, which is arranged in a grid pattern corresponding to a plurality of chips formed on a wafer (and eventually separated). A space GPC belonging to a column and a spacer GPR belonging to a row exist between the partitioned areas CHP, and correspond to a chip cutting area of a wafer to be tested. GPC and GPR areas are described later.  It is used as a wiring area between CHP and GR 1 etc. A plurality of chip sections are provided with two or three sections TEG in which the probe 13 and the multipletus circuit MPX are not provided. The section TEG corresponds to a pattern test element formation region in accordance with the specification of the wafer to be inspected, and a circuit for testing the wafer to be inspected can be built therein. In such a case, the test circuit formed in the TEG is connected to the terminal GR1 and the multi-please circuit MPX. Fig. 18: For each column, multipletus wiring is formed along the GPC in the column space. C S1 to C SN select one of the CHPs in the same row, and each CHP in the same row is connected to a different C S1 to C SN. CM is a terminal common to each column. Each row is provided with a corresponding terminal group GR1 to GR3 having such a configuration. In other words, signals are exchanged between the tester and the inspection wafer 11 in parallel corresponding to the columns. Bold wiring C NC indicates a plurality of common wirings that connect multiple terminals CM and C HP. Fig. 19: SW1 to SWM are CMOS switches, PMOS and NMOS source. The drain-to-drain current paths are connected in parallel, and opposite-phase control signals CN 1 are applied to their gates so that the ΔN and OFF are almost simultaneously performed. (A CMOS inverting circuit is provided in MPX.) MPX is effective in reducing the number of connections with testers. Pl, P2, …… PM is a probe 13 in the CHP. Input, output, signals to be input / output between the tester and the wafer to be inspected, common wiring that is a clock terminal. , CN 2 …… Consists of CNM and CNC S. PS is a power line of plus, minus, etc. According to the present invention, a large area batch inspection of an electrode pad of a subject can be performed in an electrical characteristic inspection step which is a step of a semiconductor device manufacturing step.  20 Claims
1 . シリコン基板の一方側の面に形成された複数のプローブと、 前記シリコ ン基板の他方側の面に形成された複数の電極と、 前記複数のプローブと前記 複数の電極とを電気的に導通する配線を備えた半導体検査装置の製造方法に おいて、 . 1. A plurality of probes formed on one surface of the silicon substrate, a plurality of electrodes formed on the other surface of the silicon substrate, and the plurality of probes and the plurality of electrodes electrically connected to each other. In a method for manufacturing a semiconductor inspection device having conductive wiring,
シリコン基板の表面に被膜を形成し、 フォトリソグラフィによるパター二 ング後にエッチングにより角錐状あるいは円錐状の複数のプローブを形成す る工程と、 被膜を除去後、 再びシリコン基板の表面に被膜を形成し、 フォ ト リソグラフィによるパターニング後にエッチングにより梁あるいはダイァフ ラムを前記プロ一ブ毎に形成する工程と、  Forming a coating on the surface of the silicon substrate, forming a plurality of pyramidal or conical probes by etching after patterning by photolithography, and forming a coating on the surface of the silicon substrate again after removing the coating. Forming a beam or a diaphragm for each probe by etching after patterning by photolithography;
被膜を除去後、 再びシリコン基板の表面に被膜を形成し、 フォ トリソダラ フィによるパターニング後にエッチングにより前記プローブに対応して貫通 孔を形成する工程と、  Removing the coating, forming a coating again on the surface of the silicon substrate, forming a through hole corresponding to the probe by etching after patterning by photolithography, and
被膜を除去後、 再びシリコン基板の表面に絶縁被膜を形成し、 前記絶縁皮 膜の表面に金属被膜を形成し、 フォトリソグラフィによるパターユング後に エッチングにより配線を形成する工程を行うことを特徴とする半導体検査装 置の製造方法。  After the film is removed, an insulating film is formed again on the surface of the silicon substrate, a metal film is formed on the surface of the insulating film, and a step of forming wiring by etching after patterning by photolithography is performed. Manufacturing method of semiconductor inspection equipment.
2 . 請求項 1において、 前記シリコン基板に電子回路を設けたことを特徴と する半導体検査装置の製造方法。  2. The method for manufacturing a semiconductor inspection device according to claim 1, wherein an electronic circuit is provided on the silicon substrate.
3 . 請求項 2において、 前記電子回路がマルチプレタス回路であることを特 徴とする半導体検査装置の製造方法。  3. The method for manufacturing a semiconductor inspection device according to claim 2, wherein the electronic circuit is a multipletus circuit.
4 . 請求項 2において、 前記電子回路が前記シリコン基板の前記プローブ形 成側に設けられていることを特徴とする半導体検査装置の製造方法。  4. The method for manufacturing a semiconductor inspection device according to claim 2, wherein the electronic circuit is provided on the probe forming side of the silicon substrate.
5 . 請求項 2において、 前記電子回路が前記シリコン基板の前記プローブ形 成側とは反対側に設けられていることを特徴とする半導体検査装置の製造方 21 法。 5. The method according to claim 2, wherein the electronic circuit is provided on a side of the silicon substrate opposite to a side on which the probe is formed. 21 law.
6 . シリコン基板の一主面に形成されたプローブと、 前記シリコン基板の一 主面とは反対の面に形成された電極と、 前記プローブと前記電極とを電気的 に導通する手段を備えた検查ウェハを用いて、 記プローブを検査対象ゥェ ハの所定の位置に押圧基板により押圧し、 前記検査対象ウェハの電気的導通 検査を行う半導体検査装置において、  6. A probe formed on one main surface of the silicon substrate, an electrode formed on a surface opposite to the one main surface of the silicon substrate, and means for electrically connecting the probe to the electrode. In a semiconductor inspection apparatus for performing an electrical continuity inspection of the inspection target wafer by pressing the probe to a predetermined position of the inspection target wafer with a pressing substrate using the inspection wafer,
押圧基板による検査ウェハとの接続および押圧を被検ゥェハの電極数と同 数あるいはそれ以上のポゴピンを用いて行うことを特徴とする半導体検査装 置。  A semiconductor inspection apparatus characterized in that connection and pressing with a test wafer by a pressing substrate are performed using pogo pins of the same number or more as the number of electrodes of a wafer to be tested.
7 . 請求項 6において、 押圧基板による検査ウェハとの接続および押圧を被 検ウェハの電極数と同数あるいはそれ以上のはんだボールを用いて行うこと を特徴とする半導体検査装置。 7. The semiconductor inspection apparatus according to claim 6, wherein the connection with the inspection wafer by the pressing substrate and the pressing are performed using the same number or more solder balls as the number of electrodes of the inspection wafer.
8 . 請求項 6において、 前記シリコン基板に電子回路を設けたことを特徴と する半導体検査装置の製造方法。  8. The method according to claim 6, wherein an electronic circuit is provided on the silicon substrate.
9 . 請求項 8において、 前記電子回路がマルチプレタス回路であることを特 徴とする半導体検査装置の製造方法。 9. The method for manufacturing a semiconductor inspection device according to claim 8, wherein the electronic circuit is a multipletus circuit.
1 0 . 請求項 8において、 前記電子回路が前記シリコン基板の前記プローブ 形成側に設けられていることを特徴とする半導体検査装置の製造方法。 10. The method according to claim 8, wherein the electronic circuit is provided on a side of the silicon substrate on which the probe is formed.
1 1 . 請求項 8において、 前記電子回路が前記シリコン基板の前記プローブ 形成側とは反対側に設けられていることを特徴とする半導体検査装置の製造 方法。 11. The method according to claim 8, wherein the electronic circuit is provided on a side of the silicon substrate opposite to a side on which the probe is formed.
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