JPH0680714B2 - プローブカード - Google Patents
プローブカードInfo
- Publication number
- JPH0680714B2 JPH0680714B2 JP1267171A JP26717189A JPH0680714B2 JP H0680714 B2 JPH0680714 B2 JP H0680714B2 JP 1267171 A JP1267171 A JP 1267171A JP 26717189 A JP26717189 A JP 26717189A JP H0680714 B2 JPH0680714 B2 JP H0680714B2
- Authority
- JP
- Japan
- Prior art keywords
- probe card
- group
- chip
- bump
- bump group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/073—Multiple probes
- G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
- G01R1/07314—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Leads Or Probes (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、高密度化されるICチップの検査を対象にする
為に、ICの製造手法の一部を利用して、ICチップのパッ
ド群に対応するバンプ群及びテスター側に対応する接続
バンプ群を形成したプローブ・カードに関するものであ
る。
為に、ICの製造手法の一部を利用して、ICチップのパッ
ド群に対応するバンプ群及びテスター側に対応する接続
バンプ群を形成したプローブ・カードに関するものであ
る。
＜従来の技術＞ 半導体製品、例えばICチップ等の製作の際、前工程の最
終段階においてウェハー状態でのICチップの検査を行う
場合、第４図及び第５図にそれぞれ示す様な、触針ａを
主体とした検査針群と、これに連なる電送路ｂ群を主体
とするエポキシ樹脂糸等の基板ｃとから構成されている
プローブ・カードｄが使用されている。
終段階においてウェハー状態でのICチップの検査を行う
場合、第４図及び第５図にそれぞれ示す様な、触針ａを
主体とした検査針群と、これに連なる電送路ｂ群を主体
とするエポキシ樹脂糸等の基板ｃとから構成されている
プローブ・カードｄが使用されている。
このプローブ・カードｄは、基板ｃと、これを保持する
マザーボードｅ及び、それに接続されるコネクターｆに
よりテスターｇに接続されている。
マザーボードｅ及び、それに接続されるコネクターｆに
よりテスターｇに接続されている。
基板ｃの中心部は、複数の触針ａが設けられ、基板ｃの
下方へ突出して、エポキシ樹脂等の絶縁体ｈにより固定
され、触針ａは更に電線路ｂ及びピンｉ群によりマザー
ボードｅの電送路を通り、コネクターｆに導かれ、テス
ターｇへと導かれている。
下方へ突出して、エポキシ樹脂等の絶縁体ｈにより固定
され、触針ａは更に電線路ｂ及びピンｉ群によりマザー
ボードｅの電送路を通り、コネクターｆに導かれ、テス
ターｇへと導かれている。
ICチップｊは可動台の所定の位置に載置されており、こ
の可動台を移動させてICチップｊを順送りに、触針ａの
各々とICチップｊの各パッドを対応させて電気的測定を
行う。
の可動台を移動させてICチップｊを順送りに、触針ａの
各々とICチップｊの各パッドを対応させて電気的測定を
行う。
＜発明が解決しようとする課題＞ 近年ICチップの高密度化の傾向が増大し、従って多ピン
化（多パッド化）が進んでいる。これに対応して、ICチ
ップの検査をするには、プローブカードの触針の数を多
くする必要がある。
化（多パッド化）が進んでいる。これに対応して、ICチ
ップの検査をするには、プローブカードの触針の数を多
くする必要がある。
現在、触針の径とか、配列とかを工夫しているが、触針
の数を増すことにも限界があり、ICチップ等の製造上の
ネックとなっている。
の数を増すことにも限界があり、ICチップ等の製造上の
ネックとなっている。
又高密度になる程、触針の先端の問題は増大する。例え
ば、触針の径の細密化に伴い位置ずれ、耐摩耗性、針の
変形、アルミクズの付着による針間のショート、触針全
体の平面度の維持、触針によるICパッドの損傷、耐久
性、安定性等の問題が生起してくるものである。
ば、触針の径の細密化に伴い位置ずれ、耐摩耗性、針の
変形、アルミクズの付着による針間のショート、触針全
体の平面度の維持、触針によるICパッドの損傷、耐久
性、安定性等の問題が生起してくるものである。
更に最大の問題は、プローブカードのこれらの触針の組
立作業は、全て手作業を行い触針の針先のＸ・Ｙ・Ｚの
三次元の位置、全体の平面度、耐摩耗、電気的特性の維
持等、種々の精度を出すことが絶対条件であり、多大の
苦労を要している。又ICメーカーの作業現場において、
ICチップとプローブカードの位置合わせと、カード性能
の維持に多大の苦労を強いられるものである。
立作業は、全て手作業を行い触針の針先のＸ・Ｙ・Ｚの
三次元の位置、全体の平面度、耐摩耗、電気的特性の維
持等、種々の精度を出すことが絶対条件であり、多大の
苦労を要している。又ICメーカーの作業現場において、
ICチップとプローブカードの位置合わせと、カード性能
の維持に多大の苦労を強いられるものである。
本発明では、上記諸問題を解消する為に、触針を使用せ
ずに、ICチップの製造手法を利用して、半導体チップ上
に、パッドに対応するバンプ群と、測定端子に対応する
バンプ群を形成し、更に電送路及び補償回路を配線した
プローブカードを提供することを目的とするものであ
る。
ずに、ICチップの製造手法を利用して、半導体チップ上
に、パッドに対応するバンプ群と、測定端子に対応する
バンプ群を形成し、更に電送路及び補償回路を配線した
プローブカードを提供することを目的とするものであ
る。
＜課題を解決する為の手段＞ 本発明の上記目的は、次の如き構成のプローブカードに
よって達成できる。即ちその要旨はｐ型、又はｎ型のシ
リコン等の半導体基板上に、エッチングによりウェーハ
・チップのパッドに対応するバンプ群及びテスター端子
に対応するバンブ群をそれぞれ別個に突設形成せしめ、
該それぞれのバンプ群に原子価＋３、又は原子価＋５の
抵抗値低下用の不純物を注入せしめ、更に上記ウェーハ
・チップに対応するバンプ群とテスター端子に対応する
バンプ群との間に、適切な電送路を配し、それ以外の半
導体基板上表面を酸化皮膜等によって抵抗値を大とした
ことを特徴とするプローブカードであり、更に上記電送
路に高周波対策用の補償回路を、半導体基板上に配線す
るものである。
よって達成できる。即ちその要旨はｐ型、又はｎ型のシ
リコン等の半導体基板上に、エッチングによりウェーハ
・チップのパッドに対応するバンプ群及びテスター端子
に対応するバンブ群をそれぞれ別個に突設形成せしめ、
該それぞれのバンプ群に原子価＋３、又は原子価＋５の
抵抗値低下用の不純物を注入せしめ、更に上記ウェーハ
・チップに対応するバンプ群とテスター端子に対応する
バンプ群との間に、適切な電送路を配し、それ以外の半
導体基板上表面を酸化皮膜等によって抵抗値を大とした
ことを特徴とするプローブカードであり、更に上記電送
路に高周波対策用の補償回路を、半導体基板上に配線す
るものである。
＜実施例並びに作用＞ 以下本発明に係るプローブカードを、その実施例を示す
図面を参酌し乍ら詳述する。
図面を参酌し乍ら詳述する。
第１図（イ），（ロ），（ハ），（ニ）は、それぞれ本
発明の製作過程を示す端面説明図である。
発明の製作過程を示す端面説明図である。
即ち（１）は、ｐ型の不純物がドープされている単結晶
シリコン基板であり、同単結晶シリコン基板（１）下面
上に、ウェーハ・チップのパッド位置に同位置状となる
如く設計されるバンプ（２）群と、上記シリコン基板
（１）上面上に、テスター側端子と同位置状となる如く
設計されるバンプ（２）′群をエッチング方法によって
それぞれ形成するものである。このエッチング方法に
は、ウェットエッチングとドライエッチング方法があ
り、上記ウェットエッチング方法は主にふっ酸素を用い
て行い、又上記ドライエッチング方法は活性化させたガ
スを用いるものであり、本実施例にあってはウェットエ
ッチング方法によってバンプ群を、形成したが、バンプ
群を形成するに当たっては上記ドライエッチング方法で
もよい。
シリコン基板であり、同単結晶シリコン基板（１）下面
上に、ウェーハ・チップのパッド位置に同位置状となる
如く設計されるバンプ（２）群と、上記シリコン基板
（１）上面上に、テスター側端子と同位置状となる如く
設計されるバンプ（２）′群をエッチング方法によって
それぞれ形成するものである。このエッチング方法に
は、ウェットエッチングとドライエッチング方法があ
り、上記ウェットエッチング方法は主にふっ酸素を用い
て行い、又上記ドライエッチング方法は活性化させたガ
スを用いるものであり、本実施例にあってはウェットエ
ッチング方法によってバンプ群を、形成したが、バンプ
群を形成するに当たっては上記ドライエッチング方法で
もよい。
次に上記エッチングにより形成されたバンプ（２），
（２）′群に、抵抗値を下げる為に、原子価＋３のアク
セプター不純物又は、原子価＋５のドナー不純物を導入
するものである。この使用される原子価＋３の不純物の
典型的なものはホウ素、アルミニウム、インジウム、ガ
リウムがあり、原子価＋５の不純物としてはヒ素、アン
チモン、リンが用いられる。
（２）′群に、抵抗値を下げる為に、原子価＋３のアク
セプター不純物又は、原子価＋５のドナー不純物を導入
するものである。この使用される原子価＋３の不純物の
典型的なものはホウ素、アルミニウム、インジウム、ガ
リウムがあり、原子価＋５の不純物としてはヒ素、アン
チモン、リンが用いられる。
なお本実施例では、ｐ型のシリコン基板（１）を用いる
ことで、上記バンプ（２），（２）′群には、原子価＋
５のｎ型不純物（３）を導入するものである。更にｎ型
不純物（３）の導入方法としては、熱拡散法とイオン注
入法があり、どちらの方法でも導入できるものである。
ことで、上記バンプ（２），（２）′群には、原子価＋
５のｎ型不純物（３）を導入するものである。更にｎ型
不純物（３）の導入方法としては、熱拡散法とイオン注
入法があり、どちらの方法でも導入できるものである。
そして第１図（ニ）、第２図及び第３図にそれぞれ示す
ように、真空蒸着等によって上記ウェーハ・チップのパ
ッドに対応するバンプ（２）群と、テスター側の接続端
子ｈ対応するバンプ（２）′群との間に、相対応して適
切な電送路（４）を、シリコン基板（１）上，下面に形
成するものである。
ように、真空蒸着等によって上記ウェーハ・チップのパ
ッドに対応するバンプ（２）群と、テスター側の接続端
子ｈ対応するバンプ（２）′群との間に、相対応して適
切な電送路（４）を、シリコン基板（１）上，下面に形
成するものである。
更に上記電送路（４）には、高周波発生防止用（ノイ
ズ）としての補償回路（５）を配線するものであり、こ
の補償回路（５）によって他の電送路（４）への高周波
影響を解消することができる。即ち、上記補償回路
（５）としては、電送路（４），（４）間又は、電送路
（４）に等価回路をシリコン基板（１）上に配線するも
のである。
ズ）としての補償回路（５）を配線するものであり、こ
の補償回路（５）によって他の電送路（４）への高周波
影響を解消することができる。即ち、上記補償回路
（５）としては、電送路（４），（４）間又は、電送路
（４）に等価回路をシリコン基板（１）上に配線するも
のである。
又上記バンプ（２），（２）′群及び電送路（４）以外
のシリコン基板（１）上には、抵抗値上昇のための不純
物の導入を施して、線間の抵抗値を高めるようにする。
のシリコン基板（１）上には、抵抗値上昇のための不純
物の導入を施して、線間の抵抗値を高めるようにする。
なお、上記シリコン基板（１）以外の他の半導体素材を
用いることも可能であり、状況に応じて最も適した半導
体素材を用いることが望ましい。
用いることも可能であり、状況に応じて最も適した半導
体素材を用いることが望ましい。
以上の構成より成る本発明では、シリコン基板（１）の
バンプ（２）群を下向に、又はバンプ（２）′群を上向
きにテスター側の接続端子に導通される状態で間接的、
或いは直接的に保持されるものである。そしてICチップ
が載置される可動台の適切な位置決め（Ｘ・Ｙ及びθ角
度）がなされることによって、ICチップのパッド（図示
せず）と、上記バンプ（２）群との適切な押圧接触によ
り、導通状態となり、電送路（４）を通して、バンプ
（２）′群よりテスター側の接続端子へ導通され、ICチ
ップの電気特性試験が行われるものである。
バンプ（２）群を下向に、又はバンプ（２）′群を上向
きにテスター側の接続端子に導通される状態で間接的、
或いは直接的に保持されるものである。そしてICチップ
が載置される可動台の適切な位置決め（Ｘ・Ｙ及びθ角
度）がなされることによって、ICチップのパッド（図示
せず）と、上記バンプ（２）群との適切な押圧接触によ
り、導通状態となり、電送路（４）を通して、バンプ
（２）′群よりテスター側の接続端子へ導通され、ICチ
ップの電気特性試験が行われるものである。
＜発明の効果＞ 以上述べて来た如く本発明によれば、シリコン基板にバ
ンプ群と電送路を形成することによって、プローブカー
ド自体の大幅な小型化を達成することができ、かつ高密
度の多ピン化が可能となる。又Ｘ・Ｙ・Ｚの位置精度が
正確になり、バンプ群の平面度が高まり更に、ICパッド
に損傷を与えることがなく、耐久性及び安定性に優れる
ものである。
ンプ群と電送路を形成することによって、プローブカー
ド自体の大幅な小型化を達成することができ、かつ高密
度の多ピン化が可能となる。又Ｘ・Ｙ・Ｚの位置精度が
正確になり、バンプ群の平面度が高まり更に、ICパッド
に損傷を与えることがなく、耐久性及び安定性に優れる
ものである。
更にプローブカードの製造が非常に簡略化されることで
自動化の可能性が生じ、単一のチップのみならず同時に
多数のチップを場合によっては、１工程で１枚のウェハ
ーの全ての複数のチップを検査することも可能であり、
製造コストの低下及び検査効率の上昇等、種々の効果を
奏するものである。
自動化の可能性が生じ、単一のチップのみならず同時に
多数のチップを場合によっては、１工程で１枚のウェハ
ーの全ての複数のチップを検査することも可能であり、
製造コストの低下及び検査効率の上昇等、種々の効果を
奏するものである。
第１図（イ），（ロ），（ハ），（ニ）はそれぞれ本発
明のプローブカードの製作工程を示す説明図、第２図は
ウェーハチップ側のバンプ群を示す平面説明図、第３図
はテスター側のバンプ群を示す平面説明図、第４図及び
第５図はそれぞれ従来例を示す説明図である。 図中（１）：シリコン基板 （２），（２）′：バンプ群 （３）：抵抗値低下用不純物 （４）：電送路 （５）：補償回路
明のプローブカードの製作工程を示す説明図、第２図は
ウェーハチップ側のバンプ群を示す平面説明図、第３図
はテスター側のバンプ群を示す平面説明図、第４図及び
第５図はそれぞれ従来例を示す説明図である。 図中（１）：シリコン基板 （２），（２）′：バンプ群 （３）：抵抗値低下用不純物 （４）：電送路 （５）：補償回路
Claims (2)
- 【請求項１】ｐ型、又はｎ型のシリコン等の半導体基板
上に、エッチングによりウェーハ・チップのパッドに対
応するバンプ群及びテスター端子に対応するバンプ群を
それぞれ別個に突設形成せしめ、該それぞれのバンプ群
に原子価＋３、又は原子価＋５の抵抗値低下用の不純物
を注入せしめ、更に上記ウェーハ・チップに対応するバ
ンプ群とテスター端子に対応するバンプ群との間に、適
切な電送路を配し、それ以外の半導体基板上表面を酸化
皮膜等によって抵抗値を大としたことを特徴とするプロ
ーブカード。 - 【請求項２】上記電送路に高周波対策用の補償回路を、
半導体基板上に配線したことを特徴とする請求項１記載
のプローブカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267171A JPH0680714B2 (ja) | 1989-10-12 | 1989-10-12 | プローブカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267171A JPH0680714B2 (ja) | 1989-10-12 | 1989-10-12 | プローブカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03126240A JPH03126240A (ja) | 1991-05-29 |
| JPH0680714B2 true JPH0680714B2 (ja) | 1994-10-12 |
Family
ID=17441093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1267171A Expired - Lifetime JPH0680714B2 (ja) | 1989-10-12 | 1989-10-12 | プローブカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680714B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2830903B2 (ja) * | 1995-07-21 | 1998-12-02 | 日本電気株式会社 | 半導体デバイスの製造方法 |
| JP2001091544A (ja) * | 1999-09-27 | 2001-04-06 | Hitachi Ltd | 半導体検査装置の製造方法 |
| JP5618662B2 (ja) * | 2010-07-15 | 2014-11-05 | 三菱電機株式会社 | 半導体素子の特性測定方法および半導体装置の製造方法 |
-
1989
- 1989-10-12 JP JP1267171A patent/JPH0680714B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03126240A (ja) | 1991-05-29 |
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