KR20110081122A

KR20110081122A - 반도체 집적 회로 장치의 제조 방법

Info

Publication number: KR20110081122A
Application number: KR1020110051922A
Authority: KR
Inventors: 마사요시 오까모또; 요시아끼 하세가와; 야스히로 모또야마; 히데유끼 마쯔모또; 신고 요리사끼; 아끼오 하세베; 류지 시바따; 야스노리 나리즈까; 아끼라 야부시따; 도시유끼 마지마
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2003-10-31
Filing date: 2011-05-31
Publication date: 2011-07-13
Also published as: CN1612322A; KR101250167B1; US20050093565A1; TWI366238B; US20110136272A1; US20110175634A1; KR101157660B1; KR20120067977A; US20100304510A1; CN1612322B; KR20050041972A; JP2005136246A; TW200525665A; US7901958B2; US20080020498A1

Abstract

협피치화한 테스트 패드를 갖는 반도체 집적 회로 장치의 전기적 검사를 실현할 수 있는 기술을 제공한다. 로듐막 및 니켈막이 순차 적층되어 형성된 금속막(21A, 21B)의 일부를 4각추형 또는 4각추 사다리꼴형으로 형성된 프로브(7A, 7B)로 하고, 배선(23)과 금속막(21A, 21B) 사이의 폴리이미드막에 형성된 관통 홀(24)을 통하여 배선(23)과 금속막(21A, 21B)을 전기적으로 접속하고, 프로브(7B)가 형성된 금속막(21B) 및 관통 홀(24)의 평면 패턴은, 프로브(7A)가 형성된 금속막(21A) 및 관통 홀(24)의 평면 패턴을 180° 회전한 패턴으로 한다.

Description

반도체 집적 회로 장치의 제조 방법{FABRICATION METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히, 협피치로 다수개의 전극 패드가 배치된 반도체 집적 회로의 전기적 검사에 적용하기에 유효한 기술에 관한 것이다.

예를 들면, 돌기 전극을 갖는 반도체 디바이스의 통전 시험에 있어서, 반도체 디바이스를 향하여 돌출하는 복수의 각추 형상의 접촉자를 갖는 반도체 디바이스 검사 장치를 이용하여, 하나의 돌기 전극에 대하여 1개 이상의 접촉자의 능선 또는 사면을 접촉시킴으로써 반도체 디바이스와 반도체 디바이스 검사 장치를 전기적으로 접촉시키는 것에 의해, 돌기 전극과 접촉자의 접촉 시에 있어서의 돌기 전극의 손상을 방지하는 기술이 있다(예를 들면, 특허 문헌1 참조).

또한, 반도체 웨이퍼의 범프 전극에 탐침(探針)을 접촉시켜 전기적 특성을 검사할 때에 이용하는 유지체로 유지된 프로브에, 반도체 웨이퍼의 범프 전극에 전압을 인가하기 위한 제1 접촉 단자와, 제1 접촉 단자를 둘러싸는 제1 절연 부재와, 제1 절연 부재를 둘러싸고, 또한 범프 전극을 개재하여 전압을 검출하기 위한 제2 접촉 단자와, 제1 및 제2 접촉 단자 사이에 개재하는 제2 절연 부재를 구비하고, 제1 및 제2 접촉 단자에는, 각각 제1 및 제2 단자부와, 제1 및 제2 단자부 사이에 개재하는 제1 및 제2 코일 스프링을 설치함으로써, 범프 전극이 극소화한 경우라도 탐침이 범프 전극으로부터 벗어나는 것을 방지하는 기술이 있다(예를 들면, 특허 문헌2 참조).

또한, 반도체 웨이퍼 내에 형성된 각 집적 회로 장치의 범프 전극에 대하여 프로브 수단의 니들의 접속단을 접촉시켜 집적 회로 장치를 시험 측정 장치에 전기적으로 접속하고, 가압체에 의해서 웨이퍼 내의 이웃한 집적 회로 장치의 범프 전극을 눌러 그 선단부를 변형시켜 높이를 균일하게 함으로써, 범프 전극의 높이가 같아진 집적 회로 장치를 프로브 수단을 개재하여 균일한 접촉 저항으로 시험 측정 장치에 접속하여 시험 정밀도를 향상하고, 집적 회로 장치를 실장할 때에도 실장측과의 사이의 접속 저항의 변동을 감소하는 기술이 있다(예를 들면, 특허 문헌3 참조).

또한, 반도체 웨이퍼에 형성된 복수의 땜납 볼과 이들에 대응하는 복수의 프로브를 각각 상호 접촉시켜 테스터측과의 사이에서 신호를 송수신하여 웨이퍼의 전기적 특성 검사를 행할 때에 이용되는 컨택터에 있어서, 프로브에 볼 형상의 땜납 볼의 중심보다 외측에서 전기적으로 도통이 자유로운 상태에서 접촉하는 원통부를 접촉단으로서 마련함으로써, 프로브를 땜납 볼에 접촉시키더라도, 땜납 볼의 중앙 부분의 손상을 방지하고, 땜납 볼의 리플로우 공정을 생략할 수 있는 기술이 있다(예를 들면, 특허 문헌4 참조)

<특허 문헌1> 일본 특허 공개 2002-14137호 공보

<특허 문헌2> 일본 특허 공개 2002-228682호 공보

<특허 문헌3> 일본 특허 공개 평성 5-283490호 공보

<특허 문헌4> 일본 특허 공개 2001-108706호 공보

반도체 집적 회로 장치의 검사 기술로서, 예를 들면 프로브 검사가 있다. 이 프로브 검사는 소정의 기능대로 동작하는지 여부를 확인하는 기능 테스트나, DC 동작 특성 및 AC 동작 특성의 테스트를 행하여 양품/불량품을 판별하는 테스트 등을 포함한다.

최근, 반도체 집적 회로 장치의 다기능화가 진행되어, 하나의 반도체 칩(이하, 단순히 칩이라고 함)에 복수의 회로를 만들어 넣는 것이 진행되고 있다. 또한, 반도체 집적 회로 장치의 제조 비용을 저감하기 위해서, 반도체 소자 및 배선을 미세화하고, 반도체 칩(이하, 단순히 칩이라고 함)의 면적을 작게 하여, 웨이퍼 1 매당의 취득 칩 수를 증가시키는 것이 진행되고 있다. 그 때문에, 테스트 패드(본딩 패드) 수가 증가할 뿐만 아니라, 테스트 패드의 배치가 협피치화하고, 테스트 패드의 면적도 축소되어 가고 있다. 이러한 테스트 패드의 협피치화에 수반하여, 상기 프로브 검사에 캔틸레버 형상의 탐침을 갖는 프로버를 이용하고자 한 경우에는, 탐침을 테스트 패드의 배치 위치에 맞추어 마련하는 것이 곤란해진다고 하는 과제가 존재한다.

또한, 캔틸레버 형상의 탐침을 갖는 프로버를 이용하여 검사를 행하는 경우에는, 테스트 패드의 표면에 형성된 자연 산화막을 파괴하여 탐침과 테스트 패드를 접촉시키기 위해서, 탐침을 테스트 패드의 표면에서 와이핑시킨다. 탐침을 와이핑시킨 것에 의해, 테스트 패드 표면의 자연 산화막을 파괴할 뿐만 아니라, 테스트 패드 그 자체의 표면에 와이핑에 의한 압흔(壓痕)이 발생한다. 상술한 바와 같이 테스트 패드의 면적이 축소되어 가고 있기 때문에, 테스트 패드의 표면에서 그 압흔이 차지하는 영역은 커진다. 그 때문에, 후의 공정에서 그 테스트 패드에 접속된 본딩 와이어의 접착력이 저하하는 과제가 존재한다. 또한, 테스트 패드의 면적이 축소한 것에 의해, 와이핑에 의해서 탐침의 선단이 테스트 패드로부터 벗어나, 2개의 테스트 패드 사이를 단락하는 것도 우려된다.

또한, 탐침을 테스트 패드의 표면에서 와이핑시킨 것에 의해, 테스트 패드의 표면 일부가 깎여나가, 그에 의해 발생한 찌꺼기가 탐침의 선단에 부착되게 된다. 이 찌꺼기는 프로빙을 반복함으로써 점차 탐침의 선단에 부착해 가서, 최종적으로는 탐침과 테스트 패드가 전기적 접속을 확보할 수 없게 되게 된다. 그 때문에, 소정 횟수의 프로빙을 거친 후에는, 소정의 클리닝 시트에 탐침의 선단을 문질러서 클리닝할 필요가 있다. 이 클리닝 공정이 필수로 됨으로써, 프로브 검사 공정이 지연되는 과제가 존재한다. 프로브 검사 공정이 지연됨으로써, 반도체 집적 회로 장치의 공기(工期)도 지연되어, 반도체 집적 회로 장치의 제조 비용이 증가하는 과제도 존재한다.

상술한 바와 같이, 테스트 패드 수가 증가하고, 또한 테스트 패드가 협피치화함으로써, 프로브 검사의 실시가 곤란해지고 있다. 여기서, 본 발명자들은 도 79에 도시한 바와 같은 캔틸레버 형상의 탐침(101)이 마련된 배선 기판(102)을 포함하는 프로버를 이용하여, 칩 주면의 범프 전극에 그 탐침(101)을 접촉시켜 검사를 행하는 경우에 대해 검토했다.

도 80은 프로브 검사 공정 중에 있어서의 도 79 중의 영역 A를 확대하여 도시한 주요부 평면도이고, 도 81은 도 80 중의 C-C선을 따라서 자른 단면의 주요부를 도시한 주요부 단면도이다. 영역 A에서는 범프 전극(103)이 연장되는 방향과 탐침(101)이 연장되는 방향이 거의 동일한 방향으로 된다. 그 때문에, 탐침(101)은 범프 전극(103)과 접촉한 후에 범프 전극(103)이 연장되는 방향(도 80 및 도 81 중에서 화살표로 도시)으로 와이핑하게 된다(도 82 및 도 83 참조). 또한, 도 84는 프로브 검사 공정 중에 있어서의 도 79 중의 영역 B를 확대하여 도시한 주요부 평면도이고, 도 85는 도 84 중의 D-D선을 따라서 자른 단면의 주요부를 도시한 주요부 단면도이다. 영역 B에서는 범프 전극(103)이 연장되는 방향과 탐침(101)이 연장되는 방향이 교차하게 된다. 그 때문에, 탐침(101)은 범프 전극(103)과 접촉한 후에 범프 전극(103)이 연장되는 방향과 교차하는 방향(도 84 및 도 85 중에서 화살표로 도시)으로 와이핑(오버 드라이브)하게 된다(도 86 및 도 87 참조). 이에 의해, 탐침(101)의 와이핑 후에 있어서는, 탐침(101)의 선단이 범프 전극(103) 상으로부터 벗어나, 탐침(101)이 2개의 범프 전극(103) 사이를 단락하게 되는 것이 우려된다.

또한, DFT(Design For Testability) 기술이나 BIST(Built In Self Test) 기술을 이용하여, 실제로 탐침을 접촉시키는 테스트 패드의 수를 저감하는 수단이 검토되고 있다. 그러나, DFT(Design For Testability) 기술이나 BIST(Built In Self Test) 기술을 이용함으로써, 새로운 테스트 패드를 마련할 필요가 발생한다. 한편, 탐침이 테스트 패드에 접촉할 때의 충격에 의한 소자나 배선의 파괴를 방지하기 위해서, 테스트 패드는 하부에 소자나 배선이 형성되어 있지 않는 입출력 영역에 배치된다. 또한, 반도체 집적 회로 장치의 동작의 고속화에 수반하여, 노이즈를 저감(전원 임피던스를 저감)할 목적으로, 다수의 전원 패드를 그 입출력 영역에 배치할 필요성이 증대되고 있다. 한정된 사이즈의 칩 내에서는 그 입출력 영역의 사이즈도 한정되어 버리기 때문에, 전원 패드의 배치에 의해서, DFT 기술이나 BIST 기술에서 이용하는 상기 테스트 패드를 배치하는 영역을 확보하는 것이 곤란해지는 과제가 존재한다.

본 발명의 목적은, 협피치화한 테스트 패드를 갖는 반도체 집적 회로 장치에 대한 전기적 검사를 실현할 수 있는 기술을 제공하는 데에 있다.

또한, 본 발명의 다른 목적은, 반도체 집적 회로 장치의 검사 시에 있어서, 테스트 패드에 발생하는 손상을 저감할 수 있는 기술을 제공하는 데에 있다.

또한, 본 발명의 다른 목적은, 반도체 집적 회로 장치의 제조 공정에서의 전기적 검사 공정을 단축할 수 있는 기술을 제공하는 데에 있다.

본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면에서 분명해질 것이다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.

본 발명에 따른 반도체 집적 회로 장치의 제조 방법은,

(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

(b) 제1 배선이 형성된 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 배선 기판에 유지된 제1 시트와, 상기 제1 시트 내의 상기 복수의 접촉 단자가 형성된 영역을 이면으로부터 가압하는 가압 기구를 갖는 제1 카드를 준비하는 공정,

(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정을 포함하고,

상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되고,

상기 복수의 제1 전극은, 상기 칩 영역의 외주를 따라서 복수 열로 배열되고, 제1 열에 포함되는 상기 제1 전극과 제2 열에 포함되는 상기 제1 전극은, 상기 칩 영역의 외주를 따른 방향에서 서로 다르게 배치되어 있는 것이다.

또한, 본 발명에 따른 반도체 집적 회로 장치의 제조 방법은,

상기 제1 시트는,

(b1) 결정성을 갖는 제1 기판을 준비하는 공정,

(b2) 상기 제1 기판을 선택적이고 또한 이방적으로 에칭하여, 각추형 또는 각추 사다리꼴형의 복수의 제1 구멍부를 형성하는 공정,

(b3) 상기 복수의 제1 구멍부의 각각의 상부에, 상기 복수의 제1 구멍부를 매립하는 복수의 제1 금속막을 선택적으로 형성하는 공정,

(b4) 상기 제1 기판 및 상기 제1 금속막 상에 제1 폴리이미드막을 형성하는 공정,

(b5) 상기 제1 폴리이미드막을 선택적으로 에칭하여 상기 복수의 제1 금속막에 달하는 복수의 제1 개구부를 형성하는 공정,

(b6) 상기 제1 폴리이미드막 상에 상기 복수의 제1 개구부를 매립하는 제2 금속막을 형성하고, 상기 제2 금속막을 패터닝함으로써 상기 복수의 제1 금속막과 전기적으로 접속하는 복수의 상기 제2 배선을 형성하는 공정,

(b7) 복수의 상기 제2 배선 및 상기 제1 폴리이미드막 상에 제2 폴리이미드막을 형성하는 공정,

(b8) 제2 시트를 상기 제1 기판 상에 접착하고, 상기 제1 금속막 상의 상기 제2 시트에 제2 개구부를 형성하고, 상기 제1 기판 상에 있어서의 상기 제1 금속막이 형성되어 있지 않은 제1 영역 위의 상기 제2 시트에 제3 개구부를 형성하는 공정,

(b9) 상기 제2 시트가 상기 제1 기판 상에 접착된 상황 하에서, 상기 제2 개구부에 상기 제2 개구부를 매립하는 탄성재를 형성하는 공정,

(b10) 상기 제1 기판을 제거하고, 상기 복수의 상기 제1 금속막으로 상기 복수의 접촉 단자를 형성하는 공정,

(b11) 상기 제3 개구부 하의 상기 제2 폴리이미드막 및 상기 제1 폴리이미드막을 제거하는 공정을 포함하는 공정에 의해서 형성하고,

상기 제2 시트는, 상기 반도체 웨이퍼와 동일한 정도의 선 팽창율을 갖는 것이다.

상기 복수의 접촉 단자의 상기 선단은, 상기 반도체 집적 회로 장치의 제조 공정 중에 상기 반도체 웨이퍼에 부착하는 이물의 입경보다 큰 높이로 형성되어 있는 것이다.

상기 복수의 접촉 단자 중, 상기 전기적 검사 시에 상대적으로 큰 전류가 흐르는 제1 접촉 단자의 상기 선단과 상기 제1 전극과의 전기적 접촉면의 제1 면적은, 상기 전기적 검사 시에 상대적으로 작은 전류가 흐르는 제2 접촉 단자의 상기 선단과 상기 제1 전극과의 전기적 접촉면의 제2 면적보다 큰 것이다.

또한, 본원에 기재된 그 밖의 발명의 개요를 조목별로 하여 이하에 나타낸다. 즉

항 1; (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

상기 복수의 제1 전극 각각은, 돌기 전극인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 2; (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

(c) 상기 반도체 웨이퍼에 플라즈마 처리 및 세정 처리 중의 적어도 한쪽을 실시하는 공정,

(d) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정을 포함하고,

상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 3; 항 2에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 플라즈마 처리는, 애싱 처리 또는 불소계 가스를 이용한 에칭 처리인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 4; 항 2에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 세정 처리는 초음파 세정 처리인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 5; (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

상기 (c) 공정은,

(c1) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시킨 후, 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 대하여 상대적으로 제1 방향으로 왕복 동작 또는 편도 동작시키는 공정,

(c2) 상기 (c1) 공정 후, 상기 전기적 검사를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 6; 항 5에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 제1 방향은, 상기 반도체 웨이퍼의 상기 주면과 교차하는 방향인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 7; 항 5에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 복수의 제1 전극은, 알루미늄을 주성분으로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 8; (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

상기 복수의 칩 영역의 각각은, 복수의 회로 블록을 갖고,

상기 복수의 제1 전극은, 상기 복수의 회로 블록 각각과 각각 전기적으로 접속하는 복수의 전극군을 형성하고,

상기 (c) 공정은, 상기 복수의 회로 블록 중의 선택된 하나 이상과 전기적으로 접속하는 하나 이상의 상기 전극군에 상기 복수의 접촉 단자의 상기 선단을 접촉시켜, 상기 반도체 집적 회로의 상기 전기적 검사를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 9; 항 8에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 복수의 회로 블록 각각에는, 상기 복수의 회로 블록 각각의 동작 검사를 행하는 제1 회로가 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 10; (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

상기 복수의 칩 영역의 각각은, 복수의 회로 블록을 갖고,

상기 복수의 제1 전극은, 평면에서 상기 복수의 회로 블록 중의 제1 회로 블록과 전기적으로 접속하는 제1 전극군과, 상기 제1 회로 블록 이외의 상기 회로 블록과 전기적으로 접속하는 제2 전극군으로 나뉘고,

상기 제2 전극군은 상기 칩 영역의 외주를 따른 제2 영역에 배치되고, 상기 제1 전극군은 상기 제2 영역보다 내측의 제3 영역에 배치되고,

상기 (c) 공정은, 상기 제1 전극군에 상기 복수의 접촉 단자의 상기 선단을 접촉시켜, 상기 반도체 집적 회로의 상기 전기적 검사를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 11; (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 위에서 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

상기 복수의 제1 전극은, 상기 칩 영역의 외주를 따른 제2 영역에 배치되고, 상기 칩 영역의 각부에 배치된 제3 전극군과, 상기 제3 전극군 이외의 제2 전극군으로 나뉘어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 12; 항 11에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 복수의 칩 영역의 각각에는, 상기 반도체 집적 회로의 동작 검사를 행하여 상기 제3 전극군과 전기적으로 접속하는 제1 회로가 형성되고,

상기 (c) 공정은, 상기 제3 전극군에 상기 복수의 접촉 단자의 상기 선단을 접촉시켜, 상기 반도체 집적 회로의 상기 전기적 검사를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 13; 항 11에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 제2 전극군은, 상기 반도체 집적 회로와 전기적으로 접속하고,

상기 (c) 공정은, 상기 제2 전극군 및 상기 제3 전극군에 상기 복수의 접촉 단자의 상기 선단을 접촉시켜, 상기 반도체 집적 회로의 상기 전기적 검사를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 14;(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 칩 영역의 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정을 포함하고,

항 15;(a) 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 칩을 준비하는 공정,

상기 복수의 제1 전극은, 상기 반도체 칩의 외주를 따라서 복수 열로 배열되고, 제1 열에 포함되는 상기 제1 전극과 제2 열에 포함되는 상기 제1 전극은, 상기 반도체 칩의 외주를 따른 방향에서 서로 다르게 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 16; 항 15에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 제1 전극은, 금을 주성분으로 하는 돌기 전극이고, 평면에서 긴 변과 짧은 변을 갖는 직사각형이고, 상기 긴 변은 상기 반도체 칩의 외주를 향하여 연장되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 17; 항 15에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 반도체 집적 회로 장치는, LCD 드라이버를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 18; 항 15에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 제1 시트에서, 상기 제2 배선은 복수층의 배선층으로 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 19; (a) 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 칩을 준비하는 공정,

상기 제1 시트는,

(b1) 결정성을 갖는 제1 기판을 준비하는 공정,

상기 제2 시트는, 상기 반도체 칩과 같은 정도의 선 팽창율을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 20; 항 19에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 제2 시트는, 42 얼로이 또는 인바로 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 21; 항 19에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 제1 금속막은 제1 금속층 및 제2 금속층을 포함하고,

상기 (b3) 공정은, 상기 제1 기판 상에 상기 제1 금속층을 형성하는 공정과, 상기 제1 금속층 상에 상기 제2 금속층을 형성하는 공정을 포함하고,

상기 제1 금속층은, 상기 제2 금속층보다 경도가 높고, 내 산화성을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 22; 항 21에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 제1 금속층은, 로듐을 주성분으로 하고,

상기 제2 금속층은, 니켈 또는 구리를 주성분으로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 23; 항 22에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 제1 금속층의 두께는 1㎛ 내지 4㎛인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 24; (a) 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 칩을 준비하는 공정,

상기 복수의 접촉 단자의 상기 선단은, 상기 반도체 집적 회로 장치의 제조 공정 중에 상기 반도체 칩에 부착하는 이물의 입경보다 큰 높이로 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 25;(a) 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 칩을 준비하는 공정,

상기 복수의 접촉 단자 중, 상기 전기적 검사 시에 상대적으로 큰 전류가 흐르는 제1 접촉 단자의 상기 선단과 상기 제1 전극과의 전기적 접촉면의 제1 면적은, 상기 전기적 검사 시에 상대적으로 작은 전류가 흐르는 제2 접촉 단자의 상기 선단과 상기 제1 전극과의 전기적 접촉면의 제2 면적보다 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 26; 항 25에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 복수의 접촉 단자의 상기 선단에는, 각추형 또는 각추 사다리꼴형의 돌기가 마련되고,

상기 제1 접촉 단자의 상기 선단에 마련된 상기 돌기의 수는, 상기 제2 접촉 단자의 상기 선단에 마련된 상기 돌기의 수보다 많은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

항 27; 항 25에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 제1 접촉 단자의 상기 선단에 마련된 상기 돌기는, 상기 제2 접촉 단자의 상기 선단에 마련된 상기 돌기보다 평면에서의 치수가 크고, 높이가 동일한 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 이하와 같다.

협피치화한 테스트 패드를 갖는 반도체 집적 회로 장치에 대한 전기적 검사(프로브 검사)를 실시할 수 있다.

도 1은 본 발명의 제1 실시예인 프로브 카드의 하면의 주요부 평면도.
도 2는 도 1 중의 A-A선을 따라서 자른 단면도.
도 3은 본 발명의 제1 실시예인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩의 평면도.
도 4는 도 3에 도시한 반도체 칩에 형성된 패드의 사시도.
도 5는 도 4에 도시한 반도체 칩의 액정 패널에의 접속 방법을 도시하는 주요부 단면도.
도 6은 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 7은 도 6 중의 B-B선을 따라서 자른 단면도.
도 8은 도 6 중의 C-C선을 따라서 자른 단면도.
도 9는 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 10은 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 11은 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 12는 도 11 중의 D-D선을 따라서 자른 단면도.
도 13은 도 11 중의 E-E선을 따라서 자른 단면도.
도 14는 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트의 제조 공정을 설명하는 주요부 단면도.
도 15는 도 14에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도.
도 16은 도 15에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도.
도 17은 도 16에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도.
도 18은 도 17에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도.
도 19는 도 18에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도.
도 20은 도 19에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도.
도 21은 도 20에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도.
도 22는 도 21에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도.
도 23은 도 22에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도.
도 24는 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트가 갖는 프로브와 반도체 칩의 패드의 접촉을 설명하는 주요부 단면도.
도 25는 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트가 갖는 프로브와 반도체 칩의 패드의 접촉을 설명하는 주요부 단면도.
도 26은 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 27은 도 26 중의 F-F선을 따라서 자른 주요부 단면도.
도 28은 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 29는 도 28 중의 F-F선을 따라서 자른 주요부 단면도.
도 30은 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 31은 도 30 중의 F-F선을 따라서 자른 주요부 단면도.
도 32는 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 33은 도 32 중의 F-F선을 따라서 자른 주요부 단면도.
도 34는 본 발명의 제1 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 35는 도 34 중의 F-F선을 따라서 자른 주요부 단면도.
도 36은 본 발명의 제2 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 37은 본 발명의 제2 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 38은 본 발명의 제2 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.
도 39는 도 38 중의 G-G선을 따라서 자른 주요부 단면도.
도 40은 본 발명의 제3 실시예인 프로브 카드를 형성하는 박막 시트의 주요부 단면도.
도 41은 본 발명의 제4 실시예인 프로브 카드 및 그 프로브 카드에 의한 검사 대상의 반도체 칩의 주요부 단면도.
도 42는 본 발명의 제4 실시예인 프로브 카드 및 그 프로브 카드에 의한 검사 대상의 반도체 칩의 주요부 단면도.
도 43은 본 발명의 제4 실시예인 프로브 카드 및 그 프로브 카드에 의한 검사 대상의 반도체 칩의 주요부 단면도.
도 44는 캔틸레버 형상의 프로브를 갖는 프로브 카드에 의해서 프로브 검사가 행해지는 반도체 칩의 평면도.
도 45는 본 발명의 제4 실시예인 프로브 카드에 의해서 프로브 검사가 행해지는 반도체 칩의 평면도.
도 46은 본 발명의 제4 실시예인 프로브 카드에 의해서 프로브 검사가 행해지는 반도체 칩의 평면도.
도 47은 본 발명의 제5 실시예인 프로브 카드에 의한 프로브 검사 공정을 설명하는 주요부 단면도.
도 48은 도 47의 프로브 검사 공정에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 49는 도 48에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 50은 본 발명의 제5 실시예인 프로브 카드에 의한 프로브 검사 공정을 설명하는 주요부 단면도.
도 51은 도 50의 프로브 검사 공정에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 52는 도 51에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 53은 도 52에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 54는 도 50 중의 주요부를 확대하여 도시한 주요부 단면도.
도 55는 본 발명의 제5 실시예인 프로브 카드에 의한 프로브 검사 공정 후의 기초 전극을 도시하는 주요부 평면도.
도 56은 도 54의 프로브 검사 공정에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 57은 본 발명의 제6 실시예인 프로브 카드에 의한 프로브 검사 공정을 설명하는 주요부 단면도.
도 58은 본 발명의 제6 실시예인 프로브 카드에 의한 프로브 검사 공정 후의 패드를 도시하는 주요부 평면도.
도 59는 도 58의 프로브 검사 공정에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 60은 도 59 중의 와이어 볼과 패드의 공정면을 도시하는 주요부 단면도.
도 61은 본 발명의 제6 실시예인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 62는 도 61에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 63은 도 62에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 64는 본 발명의 제6 실시예인 반도체 집적 회로 장치의 제조 공정 중의 주요부 사시도.
도 65는 도 64에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 사시도.
도 66은 도 65에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 사시도.
도 67은 도 66에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 사시도.
도 68은 본 발명의 제7 실시예인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 69는 도 68에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 70은 도 69에 계속되는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 71은 본 발명의 제8 실시예인 프로브 카드에 의한 프로브 검사 공정을 설명하는 주요부 단면도.
도 72는 도 71에 계속되는 프로브 검사 공정 중의 주요부 단면도.
도 73은 도 72에 계속되는 프로브 검사 공정 중의 주요부 단면도.
도 74는 본 발명의 제9 실시예인 프로브 카드에 의해서 프로브 검사 공정이 행해지는 반도체 칩의 주요부 평면도.
도 75는 본 발명의 제10 실시예인 프로브 카드에 의해서 프로브 검사 공정이 행해지는 반도체 칩의 주요부 평면도.
도 76은 도 75에 도시한 반도체 칩의 리드 프레임에의 본딩 방법을 도시하는 주요부 평면도.
도 77은 본 발명의 제11 실시예인 프로브 카드에 의해서 프로브 검사 공정이 행해지는 반도체 칩의 주요부 평면도.
도 78은 본 발명의 제12 실시예인 프로브 카드에 의해서 프로브 검사 공정이 행해지는 반도체 칩의 주요부 평면도.
도 79는 본 발명자들이 검토한 프로버의 주요부 평면도.
도 80은 프로브 검사 공정 중에 있어서의 도 79 중의 일 영역을 확대하여 도시한 주요부 평면도.
도 81은 도 80 중의 C-C선을 따라서 자른 단면의 주요부를 도시한 주요부 단면도.
도 82는 도 80에 계속되는 프로브 검사 공정 중에 있어서의 도 79 중의 일 영역을 확대하여 도시한 주요부 평면도.
도 83은 도 82 중의 C-C선을 따라서 자른 단면의 주요부를 도시한 주요부 단면도.
도 84는 프로브 검사 공정 중에 있어서의 도 79 중의 일 영역을 확대하여 도시한 주요부 평면도.
도 85는 도 84 중의 D-D선을 따라서 자른 단면의 주요부를 도시한 주요부 단면도.
도 86은 도 84에 계속되는 프로브 검사 공정 중에 있어서의 도 79 중의 일 영역을 확대하여 도시한 주요부 평면도.
도 87은 도 86 중의 D-D선을 따라서 자른 단면의 주요부를 도시한 주요부 단면도.
도 88은 본 발명의 제1 실시예인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩 영역이 형성된 반도체 웨이퍼의 평면도.

본원 발명을 상세히 설명하기 전에, 본원에서의 용어의 의미를 설명하면 다음과 같다.

웨이퍼란, 집적 회로의 제조에 이용하는 단결정 실리콘 기판(일반적으로 거의 평면 원 형상), SOI(Silicon On Insulator) 기판, 사파이어 기판, 유리 기판, 그 밖의 절연, 반 절연 또는 반도체 기판 등 및 이들의 복합적 기판을 말한다. 또한, 본원에서 반도체 집적 회로 장치라고 할 때는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판 상에 만들어지는 것뿐만 아니라, 특별히, 그렇지 않다는 취지가 명시된 경우를 제외하고, TFT(Thin Film Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 유리 등의 다른 절연 기판 상에 만들어지는 것 등도 포함하는 것으로 한다.

디바이스면이란, 웨이퍼의 주면이며, 그 면에 리소그래피에 의해, 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면을 말한다.

접촉 단자란, 실리콘 웨이퍼를 반도체 집적 회로의 제조에 이용하는 것과 마찬가지의, 웨이퍼 프로세스, 즉 포토리소그래피 기술, CVD(Chemical Vapor Deposition) 기술, 스퍼터링 기술 및 에칭 기술 등을 조합한 패터닝 방법에 의해서, 배선층 및 그것에 전기적으로 접속된 선단부를 일체적으로 형성한 것을 말한다.

박막 프로브란, 검사 대상과 접촉하는 접촉 단자와 거기로부터 끌어낸 배선이 마련되고, 그 배선에 외부 접촉용의 전극이 형성된 박막을 말하며, 두께 10㎛ 내지 100㎛ 정도의 것을 말한다.

프로브 카드란, 검사 대상으로 되는 웨이퍼와 접촉하는 접촉 단자 및 다층 배선 기판 등을 갖는 구조체를 말하며, 반도체 검사 장치란, 프로브 카드 및 검사 대상으로 되는 웨이퍼를 탑재하는 시료 지지계를 갖는 검사 장치를 말한다.

프로브 검사란, 웨이퍼 공정이 완료된 웨이퍼에 대하여 프로버를 이용하여 행해지는 전기적 시험으로, 칩 영역의 주면 상에 형성된 전극에 상기 접촉 단자의 선단을 맞대어 반도체 집적 회로의 전기적 검사를 행하는 것을 말하며, 소정의 기능대로 동작하는지 여부를 확인하는 기능 테스트나 DC 동작 특성 및 AC 동작 특성의 테스트를 행하여 양품/불량품을 판별하는 것이다. 각 칩으로 분할하고 나서(또는 패키징 완료 후) 행해지는 선별 테스트(최종 테스트)와는 구별된다.

이하의 실시예에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시예로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관한 것이 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.

또한, 이하의 실시예에 있어서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정 수로 한정되는 경우 등을 제외하고, 그 특정 수에 한정되는 것이 아니고, 특정 수 이상이어도 이하여도 된다.

또한, 이하의 실시예에 있어서, 그 구성 요소(요소 단계 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 분명하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아님은 물론이다.

마찬가지로, 이하의 실시예에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등과 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지이다.

또한, 본 실시예를 설명하기 위한 전 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다.

또한, 본 실시예에서 이용하는 도면에서는, 평면도이더라도 도면을 보기 쉽게 하기 위해서 부분적으로 해칭을 가하는 경우가 있다.

또한 본 실시예에서는, 전계 효과 트랜지스터를 대표하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 MIS라고 한다.

이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다.

(제1 실시예)

도 1은 본 발명의 제1 실시예의 프로브 카드의 하면의 주요부 평면도이고, 도 2는 도 1 중의 A-A선을 따라서 자른 단면도이다.

도 1 및 도 2에 도시한 바와 같이, 본 발명의 제1 실시예의 프로브 카드(제1 카드)는, 예를 들면 다층 배선 기판(1), 박막 시트(박막 프로브(제1 시트))(2) 및 플런저(가압 기구)(3) 등으로 형성되어 있다. 박막 시트(2)는 압박 링(4)에 의해서 다층 배선 기판(1)의 하면에 고정되고, 플런저(3)는 다층 배선 기판(1)의 상면에 부착되어 있다. 다층 배선 기판(1)의 중앙부에는 개구부(5)가 마련되고, 이 개구부(5) 내에서, 박막 시트(2)와 플런저(3)는 접착 링(6)을 개재하여 접착되어 있다.

박막 시트(2)의 하면에는, 예를 들면 4각추형 또는 4각추 사다리꼴형의 복수의 프로브(접촉 단자)(7)가 형성되어 있다. 박막 시트(2) 내에는, 프로브(7) 각각과 전기적으로 접속하고, 각각의 프로브(7)로부터 박막 시트(2)의 탐부(探部)까지 연장되는 복수의 배선이 형성되어 있다. 다층 배선 기판(1)의 하면에는, 이 복수의 배선의 단부와 각각 전기적으로 접촉하는 복수의 수납부(도시는 생략)가 형성되어 있고, 이 복수의 수납부는 다층 배선 기판(1) 내에 형성된 배선(제1 배선)을 통하여 다층 배선 기판(1)의 상면에 마련된 복수의 포고(POGO) 자리(8)와 전기적으로 접속하고 있다. 이 포고 자리(8)는 테스터로부터의 신호를 프로브 카드에 도입하는 핀을 받는 기능을 갖는다.

본 발명의 제1 실시예에 있어서, 박막 시트(2)는 예를 들면 폴리이미드를 주성분으로 하는 박막으로 형성되어 있다. 이러한 박막 시트(2)는 유연성을 갖기 때문에, 본 발명의 제1 실시예에서는, 칩(반도체 집적 회로 장치)의 패드에 모든 프로브(7)를 접촉시키기 위해서, 프로브(7)가 형성된 영역의 박막 시트(2)를 상면(이면)으로부터 가압구(가압 기구)(9)를 개재하여 플런저(3)가 가압하는 구조로 되어 있다. 즉, 플런저(3) 내에 배치된 스프링(3A)의 탄성력에 의해서 일정한 압력을 가압구(9)에 가하는 것이다. 본 발명의 제1 실시예에 있어서, 가압구(9)의 재질로서는 42 얼로이를 예시할 수 있다. 또한, 칩의 패드에 모든 프로브를 접촉시키기 위해서, 플런저가 프로브를 가압하는 구조의 프로브 카드에 대해서는, 예를 들면 일본 특허 공개 2001-159643호 공보에도 기재되어 있다.

본 발명의 제1 실시예에 있어서, 상기 프로브 카드를 이용하여 프로브 검사(전기적 검사)를 행하는 대상으로서는, LCD(Liquid Crystal Display) 드라이버가 형성된 칩을 예시할 수 있다. 도 88은 이들 복수의 칩(칩 영역)(10)이 구획된 웨이퍼 WH의 평면도이다. 또한, 본 발명의 제1 실시예의 프로브 카드를 이용한 프로브 검사는, 이들 복수의 칩(10)이 구획된 웨이퍼 WH에 대하여 행하는 것이다. 또한 도 3은, 그 칩(10)의 평면과, 그 일부를 확대한 것을 도시하고 있다. 이 칩(10)은 예를 들면 단결정 실리콘 기판으로 이루어지고, 그 주면에는 LCD 드라이버 회로가 형성되어 있다. 또한, 칩(10)의 주면의 주변부에는 LCD 드라이버 회로와 전기적으로 접속하는 다수의 패드(제1 전극)(11, 12)가 배치되어 있고, 도 3에 있어서의 칩(10)의 상측의 긴 변 및 양 짧은 변을 따라서 배열된 패드(11)는 출력 단자로 되고, 칩(10)의 하측의 긴 변을 따라서 배열된 패드(12)는 입력 단자로 되어 있다. LCD 드라이버의 출력 단자 수는 입력 단자 수보다 많기 때문에, 인접한 패드(11)의 간격을 될 수 있는 한 넓히기 위해서, 패드(11)는 칩(10)의 상측의 긴 변 및 양 짧은 변을 따라서 2 열로 배열되고, 칩(10)의 상측의 긴 변 및 양 짧은 변을 따라서 서로의 열의 패드(11)가 서로 다르게 배열되어 있다. 본 발명의 제1 실시예에 있어서, 인접하는 패드(11)가 배치되어 있는 피치 LP는, 예를 들면 약 45㎛이다. 또한, 본 발명의 제1 실시예에 있어서, 패드(11)는 평면 직사각형이고, 칩(10)의 외주와 교차(직교)하는 방향으로 연장하는 긴 변의 길이 LA는 약 80㎛이고, 칩(10)의 외주를 따라서 연장하는 짧은 변의 길이 LB는 약 30㎛이다.

패드(11, 12)는 예를 들면 Au(금)로 형성된 범프 전극(돌기 전극)이고, 칩(10)의 입출력 단자(본딩 패드) 상에, 전해 도금, 무전해 도금, 증착 혹은 스퍼터링 등의 방법에 의해서 형성된 것이다. 도 4는 패드(11)의 사시도이다. 패드(11)의 높이 LC는 약 15㎛이고, 패드(12)도 같은 정도의 높이를 갖는다.

또한, 상기 칩(10)은 웨이퍼의 주면에 구획된 다수의 칩 영역에 반도체 제조 기술을 사용하여 LCD 드라이버 회로(반도체 집적 회로)나 입출력 단자(본딩 패드)를 형성하고, 계속해서 입출력 단자 상에 상기의 방법으로 패드(11)를 형성한 후, 웨이퍼를 다이싱하여 칩 영역을 개편화(個片化)하는 것에 의해 제조할 수 있다. 또한, 본 발명의 제1 실시예에 있어서, 상기 프로브 검사는 웨이퍼를 다이싱하기 전에 각 칩 영역에 대하여 실시하는 것이다. 또한, 이후 프로브 검사(패드(11, 12)와 프로브(7)가 접촉하는 공정)를 설명할 때에, 특별히 명기하지 않는 경우에는, 칩(10)은 웨이퍼를 다이싱하기 전의 각 칩 영역을 나타내는 것으로 한다.

도 5는 상기 칩(10)의 액정 패널에의 접속 방법을 도시하는 주요부 단면도이다. 도 5에 도시한 바와 같이, 액정 패널은, 예를 들면 주면에 화소 전극(14, 15)이 형성된 유리 기판(16), 액정층(17), 및 액정층(17)을 개재하여 유리 기판(16)과 대향하도록 배치된 유리 기판(18) 등으로 형성되어 있다. 본 발명의 제1 실시예에서는, 이러한 액정 패널의 유리 기판(16)의 화소 전극(14, 15)에, 각각 패드(11, 12)가 접속하도록 칩(10)을 페이스다운 본딩함으로써, 칩(10)을 액정 패널에 접속하는 것을 예시할 수 있다.

도 6은 상기 박막 시트(2)의 하면의 프로브(7)가 형성된 영역의 일부를 확대하여 도시한 주요부 평면도이고, 도 7은 도 6 중의 B-B선을 따라서 자른 주요부 단면도이고, 도 8은 도 6 중의 C-C선을 따라서 자른 주요부 단면도이다.

상기 프로브(7)는 박막 시트(2) 내에서 평면 육각 형상으로 패터닝된 금속막(21A, 21B)의 일부이고, 금속막(21A, 21B) 내의 박막 시트(2)의 하면에 4각추형 또는 4각추 사다리꼴형으로 돌출한 부분이다. 프로브(7)는 박막 시트(2)의 주면에서 상기 칩(10)에 형성된 패드(11, 12)의 위치에 맞추어 배치되어 있고, 도 6에서는 패드(11)에 대응하는 프로브(7)의 배치에 대하여 나타내고 있다. 이들 프로브(7) 중, 프로브(7A)는 2 열로 배열된 패드(11) 중의 상대적으로 칩(10)의 외주에 가까운 배열(이후, 제1 열이라고 함)의 패드(11)에 대응하고, 프로브(7B)는 2 열로 배열된 패드(11) 중의 상대적으로 칩(10)의 외주에서 먼 배열(이후, 제2 열이라고 함)의 패드(11)에 대응하고 있다. 또한, 가장 가까운 위치에 존재하는 프로브(7A)와 프로브(7B) 사이의 거리는, 도 6이 기재된 지면의 좌우 방향의 거리 LX와 상하 방향의 거리 LY로 규정되고, 거리 LX는 전술한 서로 인접하는 패드(11)가 배치되어 있는 피치 LP의 절반인 약 22.5㎛로 된다. 또한, 본 발명의 제1 실시예에 있어서, 거리 LY는 약 100㎛로 된다.

금속막(21A, 21B)은 예를 들면 하층으로부터 로듐막 및 니켈막이 순차 적층하여 형성되어 있다. 금속막(21A, 21B) 상에는 폴리이미드막(22)이 성막되고, 폴리이미드막(22) 상에는 각 금속막(21)과 전기적으로 접속되는 배선(제2 배선)(23)이 형성되어 있다. 배선(23)은 폴리이미드막(22)에 형성된 관통 홀(24)의 바닥부에서 금속막(21A, 21B)과 접촉하고 있다. 또한, 폴리이미드막(22) 및 배선(23) 상에는 폴리이미드막(25)이 성막되어 있다.

상기한 바와 같이, 금속막(21A, 21B)의 일부는 4각추형 또는 4각추 사다리꼴형으로 형성된 프로브(7A, 7B)로 되고, 폴리이미드막(22)에는 금속막(21A, 21B)에 달하는 관통 홀(24)이 형성된다. 그 때문에, 프로브(7A)가 형성된 금속막(21A) 및 관통 홀(24)의 평면 패턴과, 프로브(7B)가 형성된 금속막(21B) 및 관통 홀(24)의 평면 패턴이 동일한 방향에서 배치되도록 하면, 인접하는 금속막(21A)과 금속막(21B)이 접촉하여, 프로브(7A, 7B)로부터 각각 독립된 입출력을 얻을 수 없게 되는 문제점이 우려된다. 그래서, 본 발명의 제1 실시예에서는 도 6에 도시한 바와 같이, 프로브(7B)가 형성된 금속막(21B) 및 관통 홀(24)의 평면 패턴은, 프로브(7A)가 형성된 금속막(21A) 및 관통 홀(24)의 평면 패턴을 180° 회전한 패턴으로 하고 있다. 이에 의해, 평면에서 프로브(7A) 및 관통 홀(24)이 배치된 금속막(21A)의 폭 넓은 영역과, 평면에서 프로브(7B) 및 관통 홀(24)이 배치된 금속막(21B)의 폭 넓은 영역이, 지면의 좌우 방향의 직선 상에 배치되지 않게 되고, 금속막(21A) 및 금속막(21B)의 평면 순차 테이퍼 형상의 영역이 지면의 좌우 방향의 직선 상에 배치되게 된다. 그 결과, 인접하는 금속막(21A)과 금속막(21B)이 접촉하는 문제점을 방지할 수 있다. 또한, 협피치로 패드(11)(도 3 참조)가 배치되더라도, 그에 대응한 위치에 프로브(7A, 7B)를 배치하는 것이 가능하게 된다.

본 발명의 제1 실시예에서는 도 3을 이용하여 패드(11)가 2 열로 배열되어 있는 경우에 대해 설명했지만, 1 열로 배열되어 있는 칩도 존재한다. 그와 같은 칩에 대해서는, 도 9에 도시한 바와 같이, 상기 금속막(21A)의 폭 넓은 영역이 지면의 좌우 방향의 직선 상에 배치된 박막 시트(2)를 이용함으로써 대응할 수 있다. 또한, 패드(11)의 수가 더 많은 경우에는 3 열 이상으로 배열되어 있는 경우도 있다. 도 10은 3 열로 배열된 패드(11)에 대응한 박막 시트(2)의 주요부 평면도이고, 도 11은 4 열로 배열된 패드(11)에 대응한 박막 시트(2)의 주요부 평면도이다. 칩(10)의 사이즈가 동일하면, 패드(11)의 배열 수가 증가함에 따라서, 도 6을 이용하여 설명한 거리 LX가 더욱 좁아지기 때문에, 상기 금속막(21A, 21B)을 포함하는 금속막이 접촉하는 것이 더욱 우려된다. 그래서, 도 10 및 도 11에 도시한 바와 같이, 금속막(21A, 21B, 21C, 21D)을, 예를 들면 도 6에 도시한 금속막(21A)의 평면 패턴을 45° 회전시킨 것으로 함으로써, 금속막(21A, 21B, 21C, 21D)이 상호 접촉하는 문제점을 방지하는 것이 가능해진다. 또한, 여기서는 도 6에 도시한 금속막(21A)의 평면 패턴을 45° 회전시킨 예에 대하여 설명했지만, 45°에 한정되는 것은 아니며, 금속막(21A, 21B, 21C, 21D)의 서로의 접촉을 방지할 수 있는 것이면 다른 회전각이어도 된다. 또한 금속막(21C)에는, 프로브(7B)가 대응하는 패드(11)보다 더욱 칩(10) 내의 내측에 배치된 패드(11)에 대응하는 프로브(7C)가 형성되고, 금속막(21D)에는 프로브(7C)가 대응하는 패드(11)보다 더욱 칩(10) 내의 내측에 배치된 패드(11)에 대응하는 프로브(7D)가 형성되어 있다.

여기서, 도 12는 도 11 중의 D-D선을 따라서 자른 주요부 단면도이고, 도 13은 도 11 중의 E-E선을 따라서 자른 주요부 단면도이다. 도 11에 도시한 바와 같이, 4 열의 패드(11)에 대응하는 프로브(7A 내지 7D)를 갖는 금속막(21A 내지 21D)을 배치한 경우에는, 금속막(21A 내지 21D)의 각각에 상층으로부터 전기적으로 접속하는 배선의 전부를 동일한 배선층으로 형성하는 것이 곤란해진다. 이것은, 상기 거리 LX가 좁아지는 것에 의해서, 금속막(21A 내지 21D)의 각각 끼리 접촉할 우려가 발생함과 함께, 금속막(21A 내지 21D)에 전기적으로 접속하는 배선끼리도 접촉할 우려가 발생하기 때문이다. 그래서, 본 발명의 제1 실시예에서는, 도 12 및 도 13에 도시한 바와 같이, 이들 배선을 2층의 배선층(배선(23, 26))으로 형성하는 것을 예시할 수 있다. 또한, 배선(26) 및 폴리이미드막(25) 상에는 폴리이미드막(27)이 형성되어 있다. 상대적으로 하층의 배선(23)은 폴리이미드막(22)에 형성된 관통 홀(24)의 바닥부에서 금속막(21A, 21C)과 접촉하고, 상대적으로 상층의 배선(26)은 폴리이미드막(22, 25)에 형성된 관통 홀(28)의 바닥부에서 금속막(21B, 21D)과 접촉하고 있다. 그에 따라, 동일한 배선층에서는, 인접하는 배선(23) 또는 배선(26)의 간격을 크게 확보하는 것이 가능해지므로, 인접하는 배선(23) 또는 배선(26)이 접촉하는 문제점을 방지할 수 있다. 또한, 패드(11)가 5 열 이상으로 되고, 그것에 대응하는 프로브 수가 증가하여 상기 거리 LX가 좁아지는 경우에는, 더욱 다층으로 배선층을 형성함으로써, 배선 간격을 넓히더라도 무방하다.

다음에, 상기 본 발명의 제1 실시예의 박막 시트(2)의 구조에 대하여, 그 제조 공정과 더불어 도 14 내지 도 23을 이용하여 설명한다. 도 14 내지 도 23은 도 6 내지 도 8을 이용하여 설명한 2 열의 패드(11)(도 3 참조)에 대응한 프로브(7A, 7B)를 갖는 박막 시트(2)의 제조 공정 중의 주요부 단면도이다. 또한, 박막 시트의 구조 및 박막 시트의 제조 공정과, 상기 프로브(7)(프로브(7A 내지 7D))와 마찬가지의 프로브의 구조 및 제조 공정에 대해서는, 일본 특허 출원 평성 6-22885호, 일본 특허 공개 평성 7-283280호 공보, 일본 특허 공개 평성8-50146호 공보, 일본 특허 공개 평성 8-201427호 공보, 일본 특허 출원 평성 9-119107호, 일본 특허 공개 평성 11-23615호 공보, 일본 특허 공개 2002-139554호 공보, 일본 특허 공개 평성 10-308423호 공보, 일본 특허 공원 평성 9-189660호, 일본 특허 공개 평성 11-97471호 공보, 일본 특허 공개 2000-150594호 공보, 일본 특허 출원 2002-289377호, 일본 특허 출원 2002-294376호, 일본 특허 출원 2003-189949호, 일본 특허 출원 2003-75429호에도 기재가 있다.

우선, 도 14에 도시한 바와 같이, 두께 0.2㎜ 내지 0.6㎜ 정도의 실리콘으로 이루어지는 웨이퍼(제1 기판)(31)를 준비하고, 열 산화법에 의해서 이 웨이퍼(31)의 양면에 막 두께 0.5㎛ 정도의 산화 실리콘막(32)을 형성한다. 계속해서, 포토레지스트막을 마스크로 하여 웨이퍼(31)의 주면측의 산화 실리콘막(32)을 에칭하고, 웨이퍼(31)의 주면측의 산화 실리콘막(32)에 웨이퍼(31)에 달하는 개구부를 형성한다. 계속해서, 남은 산화 실리콘막(32)을 마스크로 하여, 강알칼리 수용액(예를 들면 수산화칼륨 수용액)을 이용하여 웨이퍼(31)를 이방적으로 에칭함으로써, 웨이퍼(31)의 주면(111)에 둘러싸인 4각추형 또는 4각추 사다리꼴형의 구멍(제1 구멍부)(33)을 형성한다.

다음에, 도 15에 도시한 바와 같이, 상기 구멍(33)의 형성 시에 마스크로 하여 이용한 산화 실리콘막(32)을 불산 및 불화 암모늄의 혼합액에 의한 웨트 에칭에 의해 제거한다. 계속해서, 웨이퍼(31)에 열 산화 처리를 실시함으로써, 구멍(33)의 내부를 포함하는 웨이퍼(31)의 전면에 막 두께 0.5㎛ 정도의 산화 실리콘막(34)을 형성한다. 계속해서, 구멍(33)의 내부를 포함하는 웨이퍼(31)의 주면에 도전성막(35)을 성막한다. 이 도전성막(35)은, 예를 들면 막 두께 0.1㎛ 정도의 크롬막 및 막 두께 1㎛ 정도의 구리막을 순차 스퍼터링법 또는 증착법에 의해서 퇴적함으로써 성막할 수 있다. 다음으로, 도전성막(35) 상에 포토레지스트막을 성막하고, 포토리소그래피 기술에 의해서 후의 공정에서 금속막(21A, 21B)(도 6 내지 도 8 참조)이 형성되는 영역의 포토레지스트막을 제거하고, 개구부를 형성한다.

다음에, 도전성막(35)을 전극으로 한 전해 도금법에 의해, 상기 포토레지스트막의 개구부의 바닥부에 나타난 도전성막(35) 상에 경도가 높은 도전성막(제1 금속막)(37) 및 도전성막(제1 금속막)(38)을 순차 퇴적한다. 본 발명의 제1 실시예에서는, 도전성막(37)을 로듐막으로 하고, 도전성막(38)을 니켈막으로 하는 것을 예시할 수 있다. 지금까지의 공정에 의해, 도전성막(37, 38)으로부터 전술한 금속막(21A, 21B)을 형성할 수 있다. 또한, 구멍(33) 내의 도전성막(37, 38)이 전술한 프로브(7A, 7B)로 된다. 또한, 도전성막(35)은 후의 공정에서 제거되지만, 그 공정에 대해서는 후술한다.

금속막(21A, 21B)에서는, 후의 공정에서 전술한 프로브(7A, 7B)가 형성되었을 때에, 로듐막으로 형성된 도전성막(37)이 표면으로 되고, 도전성막(37)이 패드(11)에 직접 접촉하게 된다. 그 때문에, 도전성막(37)으로서는, 경도가 높고 내마모성이 우수한 재질을 선택하는 것이 바람직하다. 또한, 도전성막(37)은 패드(11)에 직접 접촉하기 때문에, 프로브(7A, 7B)에 의해서 깎아내진 패드(11)의 찌꺼기가 도전성막(37)에 부착되면, 그 찌꺼기를 제거하는 클리닝 공정을 필요로 하여, 프로브 검사 공정이 연장되어 버릴 것이 우려된다. 그 때문에, 도전성막(37)으로서는, 패드(11)를 형성하는 재료가 부착되기 어려운 재질을 선택하는 것이 바람직하다. 그래서, 본 발명의 제1 실시예에서는, 도전성막(37)으로서, 이들의 조건을 충족시키는 로듐막을 선택하고 있다. 그에 따라, 그 클리닝 공정을 생략할 수 있다. 이러한 도전성막(37)은 막 두께가 두꺼워질수록 강도 및 내마모성을 늘리기 때문에, 프로브(7A, 7B)의 수명을 연장시키기 위해서는 될 수 있는 한 두껍게 성막하는 것이 바람직하다. 그러나, 로듐막인 도전성막(37)은 성막 중의 도금 응력이 크고, 이 도금 응력은 막 두께가 두꺼워질수록 커진다. 이 도금 응력은 산화 실리콘막(34)과 도전성막(35)의 계면에 작용하기 때문에, 도금 응력이 커지면 산화 실리콘막(34)과 도전성막(35)이 박리하는 문제점이 우려된다. 그 때문에, 산화 실리콘막(34)과 도전성막(35)이 박리하지 않는 범위에서 될 수 있는 한 도전성막(37)을 두껍게 성막하는 것이 바람직하다. 본 발명의 제1 실시예에서는, 이 도전성막(37)의 막 두께를 1㎛ 정도 이상 또한 전해 도금법으로 형성할 수 있는 실용적인 최대 막 두께(예를 들면 4㎛ 정도)로 하고, 바람직하게는 2㎛ 내지 3.5㎛ 정도로 하고, 더욱 바람직하게는 2.5㎛ 정도로 하는 것을 예시할 수 있다. 본 발명자들이 행한 실험에 의하면, 이 도전성막(37)의 막 두께를 약 2㎛로 했을 때에, 도전성막(37)의 내마모성은, 프로브 검사에 있어서 약 100만회의 프로브(7A, 7B)와 패드(12)의 접촉에 견딜 수 있는 것이었다. 또한, 니켈막인 도전성막(38)도 도전성막(37) 정도는 아니지만 성막 중에 도금 응력을 발생한다. 그 때문에, 도전성막(38)에 대하여도 산화 실리콘막(34)과 도전성막(35)이 박리하지 않는 범위의 막 두께로 성막하는 것이 바람직하다.

다음에, 상기 금속막(21A, 21B)(도전성막(37), 38)의 성막에 이용한 포토레지스트막을 제거한 후, 도 16에 도시한 바와 같이, 금속막(21A, 21B) 및 도전성막(35)을 피복하도록 폴리이미드막(제1 폴리이미드막)(22)(도 7 및 도 8도 참조)을 성막한다. 계속해서, 그 폴리이미드막(22)에 금속막(21A, 21B)에 달하는 전술한 관통 홀(제1 개구부)(24)을 형성한다. 이 관통 홀(24)은 레이저를 이용한 천공 가공 또는 알루미늄막을 마스크로 한 드라이 에칭에 의해서 형성할 수 있다.

다음에, 도 17에 도시한 바와 같이, 관통 홀(24)의 내부를 포함하는 폴리이미드막(22) 상에 도전성막(제2 금속막)(42)을 성막한다. 이 도전성막(42)은, 예를 들면 막 두께 0.1㎛ 정도의 크롬막 및 막 두께 1㎛ 정도의 구리막을 순차 스퍼터링법 또는 증착법에 의해서 퇴적함으로써 성막할 수 있다. 계속해서, 그 도전성막(42) 상에 포토레지스트막을 형성한 후에, 그 포토레지스트막을 포토리소그래피 기술에 의해서 패터닝하고, 포토레지스트막에 도전성막(42)에 달하는 개구부를 형성한다. 계속해서, 도금 법에 의해, 그 개구부 내의 도전성막(42) 상에 도전성막(제2 금속막)(43)을 성막한다. 본 발명의 제1 실시예에서는, 도전성막(43)으로서 구리막, 또는 구리막 및 니켈막을 하층부터 순차 퇴적한 적층막을 예시할 수 있다.

다음에, 상기 포토레지스트막을 제거한 후, 도전성막(43)을 마스크로 하여 도전성막(42)을 에칭하는 것에 의해, 도전성막(42, 43)으로 이루어지는 배선(23)을 형성한다. 배선(23)은 관통 홀(24)의 바닥부에서 금속막(21A, 21B)과 전기적으로 접속할 수 있다.

다음에, 도 18에 도시한 바와 같이, 웨이퍼(31)의 주면에 전술한 폴리이미드막(제2 폴리이미드막)(25)을 성막한다. 이 폴리이미드막(25)은 후의 공정에서 웨이퍼(31)의 주면에 고착되는 금속 시트의 접착층으로서 기능한다.

다음에, 도 19에 도시한 바와 같이, 폴리이미드막(25)의 상면에 금속 시트(제2 시트)(45)를 고착한다. 이 금속 시트(45)로서는, 선 팽창율이 낮고, 또한 실리콘으로 형성된 웨이퍼(31)의 선 팽창율에 가까운 재질을 선택하는 것이고, 본 발명의 제1 실시예에서는, 예를 들면 42 얼로이(니켈 42% 또한 철 58%의 합금으로, 선 팽창율 4ppm/℃) 또는 인바(니켈 36% 또한 철 64%의 합금으로, 선 팽창율 1.5ppm/℃)를 예시할 수 있다. 또한, 금속 시트(45)를 이용하는 대신에 웨이퍼(41)와 동일한 재질의 실리콘막을 형성해도 되고, 실리콘과 같은 정도의 선 팽창율을 갖는 재질, 예를 들면 철과 니켈과 코발트의 합금, 또는 세라믹과 수지의 혼합 재료 등이어도 된다. 이러한 금속 시트(45)를 고착하기 위해서는, 웨이퍼(31)의 주면에 위치 정렬하면서 서로 정합시키고, 10 내지 200kgf/㎠ 정도로 가압하면서 폴리이미드막(25)의 유리 전이점 온도 이상의 온도로 가열을 행하고, 가열 가압 압착함으로써 실현할 수 있다.

이러한 금속 시트(45)를 폴리이미드막(25)을 이용하여 고착함으로써, 형성되는 박막 시트(2)의 강도의 향상을 도모할 수 있다. 또한, 금속 시트(45)를 고착하지 않는 경우에는, 프로브 검사 시의 온도에 기인하는 박막 시트(2) 및 검사 대상의 웨이퍼의 팽창 또는 수축에 의해서, 프로브(7A, 7B)와 대응하는 패드(11)와의 상대적인 위치가 어긋나, 프로브(7A, 7B)가 대응하는 패드(11)와 접촉할 수 없게 되어 버리는 문제점이 우려된다. 한편, 본 발명의 제1 실시예에 따르면, 금속 시트(45)를 고착함으로써, 프로브 검사 시의 온도에 기인하는 박막 시트(2) 및 검사 대상의 웨이퍼의 팽창량 또는 수축량을 균일하게 할 수 있다. 이에 의해, 프로브(7A, 7B)와 대응하는 패드(11)의 상대적인 위치가 어긋나 버리는 것을 방지하는 것이 가능해진다. 즉, 프로브(7A, 7B)와 대응하는 패드(11)가 프로브 검사 시의 온도에 관계없이 항상 전기적 접촉을 유지하는 것이 가능하게 된다. 또한, 여러 가지 상황 하에서의 박막 시트(2)와 검사 대상의 웨이퍼의 상대적인 위치 정밀도를 확보하는 것이 가능하게 된다.

다음에, 포토리소그래피 기술에 의해서 패터닝된 포토레지스트막을 마스크로 하여 금속 시트(45)를 에칭하고, 프로브(7A, 7B) 상의 금속 시트(45)에 개구부(제2 개구부)(46)를 형성하고, 평면에서 금속막(21A) 사이 또는 금속막(21B) 사이의 영역(제1 영역) 상의 금속 시트(45)에 개구부(제3 개구부)(47)를 형성한다. 본 발명의 제1 실시예에 있어서, 이 에칭은 염화 제2 철 용액을 이용한 스프레이 에칭으로 할 수 있다.

다음에, 상기 포토레지스트막을 제거한 후, 도 20에 도시한 바와 같이, 개구부(46) 내에 탄성 중합체(탄성재)(48)를 형성한다. 이 때, 탄성 중합체(48)는 소정량이 개구부(46)의 상부로 나오도록 형성한다. 본 발명의 제1 실시예에서는, 탄성 중합체(48)를 형성하는 방법으로서, 개구부(46) 내에 탄성 수지를 인쇄 혹은 디스펜서 도포하는 방법, 또는 실리콘 시트를 마련하는 방법을 예시할 수 있다. 탄성 중합체(48)는 다수의 프로브(7A, 7B)의 선단이 패드(11)에 접촉할 때의 충격을 완화하면서, 개개의 프로브(7A, 7B)의 선단의 높이의 변동을 국부적인 변형에 의해서 흡수하고, 패드(11)의 높이의 변동에 추종하는 균일한 변형에 의해서 프로브(7A, 7B)와 패드(11)의 접촉을 실현한다.

다음에, 도 21에 도시한 바와 같이, 예를 들면 불산과 불화 암모늄의 혼합액을 이용한 에칭에 의해서, 웨이퍼(31)의 이면의 산화 실리콘막(34)을 제거한다. 계속해서, 강알칼리 수용액(예를 들면 수산화 칼륨 수용액)을 이용한 에칭에 의해, 박막 시트(2)를 형성하기 위한 형재(型材)인 웨이퍼(31)를 제거한다. 계속해서, 산화 실리콘막(34) 및 도전성막(35)을 순차 에칭에 의해 제거한다. 이 때, 산화 실리콘막(34)은 불산 및 불화 암모늄의 혼합액을 이용하여 에칭하고, 도전성막(35)에 포함되는 크롬막은 과망간산칼륨 수용액을 이용하여 에칭하고, 도전성막(35)에 포함되는 구리막은 알칼리성 구리 에칭액을 이용하여 에칭한다. 지금까지의 공정에 의해, 프로브(7A, 7B)를 형성하는 도전성막(37)(도 15 참조)인 로듐막이 프로브(7A, 7B)의 표면에 나타난다. 상술한 바와 같이, 로듐막이 표면에 형성된 프로브(7A, 7B)에서는, 프로브(7A, 7B)가 접촉하는 패드(11)의 재료인 Au 등이 부착하기 어렵고, Ni보다 경도가 높으며, 또한 산화되기 어려워 접촉 저항을 안정시킬 수 있다.

다음에, 도 22에 도시한 바와 같이, 개구부(47) 아래의 폴리이미드막(25, 22)을 제거하고, 개구부(49)를 형성한다. 이 개구부(49)는 레이저를 이용한 천공 가공 또는 금속 시트(45) 및 탄성 중합체(48)를 마스크로 한 드라이 에칭에 의해서 형성할 수 있다. 그 후, 도 23에 도시한 바와 같이, 예를 들면 42 얼로이로 형성된 가압구(50)를 탄성 중합체(48) 상에 접착하여 본 발명의 제1 실시예의 박막 시트(2)를 제조한다.

상기의 공정에 의해서 제조한 본 발명의 제1 실시예의 박막 시트(2)는, 금속 시트(45)가 접착된 것에 의해 강성이 향상되어 있다. 또한, 도 24에 도시한 바와 같이, 검사 대상의 웨이퍼(칩(10))에 휘어짐이 발생되어 있으면, 패드(11)의 높이와 패드(12)의 높이 사이에 차 S가 발생한다. 그 때문에, 이러한 차 S가 발생하고 있으면, 상대적으로 높이가 낮은 패드(12)에 프로브(7A, 7B)를 접촉할 수 없게 되는 문제점의 발생이 우려된다. 그러나, 금속막(21A) 사이(금속막(21B) 사이)에 개구부(49)가 형성되어 있는 것에 의해, 박막 시트(2)는, 이 개구부(49)에서의 강성이 저하한다. 이에 의해, 프로브 검사 시에 가압구(50)에 의해 압력을 가하면, 탄성 중합체(48)의 탄성 변형의 범위 내에서 박막 시트(2)에도 개구부(49)에서 단차를 갖게 할 수 있다. 그 결과, 박막 시트(2)에 상기 차 S를 해소하는 단차가 생기게 할 수 있기 때문에, 모든 프로브(7A, 7B)를 패드(11, 12)에 확실하게 접촉시키는 것이 가능해진다.

또한, 도 25에 도시한 바와 같이, 검사 대상의 웨이퍼(칩(10))의 주면에 이물 DST가 부착되어 있는 경우에, 박막 시트(2)에 상기 개구부(49)가 마련되어 있지 않으면, 프로브(7A, 7B)를 패드(11, 12)에 접촉시키고자 했을 때에 박막 시트(2)가 이물 DST를 올라타, 패드(11, 12)에 프로브(7A, 7B)를 접촉할 수 없게 되는 문제점의 발생이 우려된다. 또한, 박막 시트(2)가 이물 DST를 올라탐으로써 박막 시트(2)가 변형하는 것도 우려되며, 특히 이물 DST가 프로브(7A, 7B)의 근방에 존재하는 경우에는, 프로브(7A, 7B)가 박막 시트(2)의 내부에 박혀 버리는 문제점 발생도 우려된다. 그러나, 상기 개구부(49)를 마련함으로써, 평면에서 개구부(49) 내에 이물 DST가 위치하도록 할 수 있기 때문에, 이들 문제점의 발생 확률을 저하하는 것이 가능하게 된다.

여기서, 상기 개구부(49)의 평면 패턴에 대하여 설명한다. 도 26, 도 28, 도 30, 도 32 및 도 34는 박막 시트(2)의 하면의 주요부 평면도이고, 도 27, 도 29, 도 31, 도 33 및 도 35는 각각 도 26, 도 28, 도 30, 도 32 및 도 34 중의 F-F선을 따라서 자른 주요부 단면도이다.

본 발명의 제1 실시예에 있어서, 개구부(49)의 평면 패턴으로서는, 우선 도 26에 도시한 바와 같은 직사각형의 패턴을 예시할 수 있다. 이러한 직사각형의 패턴으로 함으로써 박막 시트(2)의 강성이 지나치게 저하되는 경우에는, 도 28에 도시한 바와 같이, 평면 직사각형의 개구부(49)의 대각선 상에 보(beam) 형상으로 폴리이미드막(22, 25) 및 금속 시트(45)를 남기는 구조로 하여도 된다. 이에 의해, 박막 시트(2)에 원하는 강성을 유지하는 것이 가능해진다. 또한, 도 30에 도시한 바와 같이, 도 28에 도시한 바와 같은 개구부(49)의 패턴을 슬릿 형상으로 가공하고, 전술한 보 형상의 폴리이미드막(22, 25) 및 금속 시트(45)를 남기는 구조로 하여도 무방하다. 그에 의해서도 박막 시트(2)에 원하는 강성을 유지하는 것이 가능하게 된다. 이러한 슬릿 형상의 개구부(49)는, 도 22를 이용하여 설명한 바와 같은 레이저를 이용한 천공 가공에 의해서 형성함으로써, 가공에 요하는 시간을 단축할 수 있다. 또한, 도 1 및 도 2를 이용하여 설명한 압박 링(4), 접착 링(6) 및 가압구(50)가 평면 원형인 경우에는, 도 32에 도시한 바와 같이, 개구부(49)를 평면 원형의 패턴으로 하여도 된다. 접착 링(6) 및 가압구(50)가 평면 원형인 경우에, 개구부(49)가 평면 직사각형의 패턴이면, 직사각형 패턴의 각부 등에 불필요한 힘이 집중되는 것이 우려되지만, 평면 원형의 패턴으로 함으로써, 그와 같은 불필요한 힘의 집중을 방지하는 것이 가능하게 된다. 또한, 도 3을 이용하여 설명한 바와 같이, 검사 대상의 칩(10)은, 평면에서 짧은 변 및 긴 변을 갖는 직사각형이기 때문에, 도 34에 도시한 바와 같이, 개구부(49)를 짧은 변 및 긴 변을 갖는 평면 직사각형의 패턴으로 형성하고, 그 패턴 내에서, 짧은 변에 따른 방향으로 연장하는 복수의 보 형상으로 폴리이미드막(22, 25) 및 금속 시트(45)를 남기는 구조로 하여도 무방하다. 이에 의해, 박막 시트(2)에 원하는 강성을 유지하는 것이 가능해진다.

(제2 실시예)

다음에, 본 발명의 제2 실시예에 대하여 설명한다.

상기 제1 실시예에 있어서 도 3을 이용하여 설명한 복수의 패드(11, 12) 중에는 상대적으로 큰 전류가 흐르는 것도 있다. 이 때, 프로브(7A, 7B)가 전부 동일한 치수로 형성되어 있다고 하면, 상대적으로 큰 전류가 흐르는 패드(11, 12)와 접촉하는 프로브(7A, 7B)에 관한 전기적 부하가 커진다. 이 전기적 부하가 커지면, 그 프로브(7A, 7B)가 열을 갖고 패드(11, 12)와 용접되거나, 혹은 프로브(7A, 7B)가 파손되는 문제점의 발생이 우려된다. 그래서, 도 36에 도시한 바와 같이, 본 발명의 제2 실시예에서는, 상대적으로 큰 전류가 흐르는 패드(11, 12)와 대향하는 금속막(21B)(혹은 금속막(21A))에 복수의 프로브(제1 접촉 단자)(7B)(혹은 프로브(제1 접촉 단자)(7A))를 마련하고, 프로브(7B)(혹은 프로브(7A))와 상대적으로 큰 전류가 흐르는 패드(11, 12)의 총 접촉 면적(제1 면적)을, 다른 프로브(제2 접촉 단자)(7B)(혹은 프로브(제2 접촉 단자)(7A))와 패드(11, 12)의 총 접촉 면적(제2 면적)에 비하여 증가시키고 있다. 또한, 복수의 프로브(7B)(혹은 프로브(7A))가 마련된 금속막(21B)(혹은 금속막(21A))과 전기적으로 접속하는 배선(23A)은, 다른 배선(23)보다 넓은 폭으로 형성한다. 이에 의해, 상대적으로 큰 전류가 흐르는 패드(11, 12)와 프로브(7B)(혹은 프로브(7A))의 접촉 저항을 저감할 수 있고, 또한 배선(23A)의 저항을 저감할 수 있기 때문에, 그 프로브(7B)(혹은 프로브(7A))에 관한 전기적 부하를 저감할 수 있다. 그 결과, 상기와 같은 문제점의 발생을 방지할 수 있다.

또한, 상대적으로 큰 전류가 흐르는 패드(11, 12)와 대향하는 금속막(21B)(혹은 금속막(21A))에 복수의 프로브(7B)(혹은 프로브(7A))를 마련하는 대신에, 그 금속막(21B)(혹은 금속막(21A))에 상대적으로 큰 치수의 프로브(7B)(혹은 프로브(7A))를 마련하더라도 무방하다. 이 때, 패드(11, 12)의 표면에는 얇은 자연 산화막이 형성되어 있기 때문에, 프로브(7B)(혹은 프로브(7A))는 그 자연 산화막을 파괴하여 측면에서 패드(11, 12)와 전기적으로 접촉하게 된다. 여기서, 도 38은 프로브(7B)와 패드(11, 12)의 전기적 접촉 면적을 설명하는 주요부 평면도이고, 상대적으로 큰 치수의 프로브(7B)와 패드(11, 12)의 전기적 접촉 면적 CNT1과, 상대적으로 작은 치수의 프로브(7B)와 패드(11, 12)의 전기적 접촉 면적 CNT2를 도시하고 있다. 또한, 이들 전기적 접촉 면적 CNT1, CNT2는 해칭을 가하여 도시되어 있다. 이와 같이, 상대적으로 큰 치수의 프로브(7B)(혹은 프로브(7A))를 마련하는 것에 의해, 그 상대적으로 큰 치수의 프로브(7B)(혹은 프로브(7A))의 전기적 접촉 면적 CNT1은, 상대적으로 작은 치수의 프로브(7B)(혹은 프로브(7A))의 전기적 접촉 면적 CNT2보다 크게 할 수 있기 때문에, 상대적으로 큰 전류가 흐르는 패드(11, 12)와 프로브(7B)(혹은 프로브(7A))의 접촉 저항을 저감할 수 있다. 또한, 전기적 접촉 면적 CNT1과 전기적 접촉 면적 CNT2의 비는, 상대적으로 큰 치수의 프로브(7B)(혹은 프로브(7A))를 흐르는 전류값과 상대적으로 작은 치수의 프로브(7B)(혹은 프로브(7A))의 비보다도 커지도록 하는 것이 바람직하다.

또한, 상기와 같은 상대적으로 큰 치수의 프로브(7B)(혹은 프로브(7A))를 형성한 경우에는, 도 39에 도시한 바와 같이, 상대적으로 큰 치수의 프로브(7B)(혹은 프로브(7A))의 높이 H1과 상대적으로 작은 치수의 프로브(7B)(혹은 프로브(7A))의 높이 H2가 맞추어지도록 프로브(7A, 7B)를 형성한다. 이에 의해, 모든 프로브(7A, 7B)를 패드(11, 12)에 확실하게 접촉시키는 것이 가능해진다.

(제3 실시예)

다음에, 본 발명의 제3 실시예에 대하여 설명한다.

상기 제1 및 제2 실시예에서 설명한 프로브(7A, 7B)(도 6 내지 도 8 참조)를 패드(11, 12)(도 3 참조)에 접촉시켰을 때에 힘을 받는 것은, 프로브(7A, 7B)의 선단의 평탄하게 되어 있는 부분이다. 이 평탄하게 되어 있는 부분의 면적이 작으면, 프로브(7A, 7B)에 큰 힘이 가해진 경우에, 프로브(7A, 7B)를 포함하는 금속막(21A, 21B)이 폴리이미드막(22, 25)(도 6 내지 도 8 참조)에 박혀 버리는 문제점이 우려된다. 또한, 프로브(7A, 7B)에 가해지는 하중이 지나치게 커진 경우에는, 프로브(7A, 7B) 자체가 없어져 버리거나, 혹은 마모하기도 하는 문제점도 우려된다. 그래서, 본 발명의 제3 실시예에서는 상기와 같은 문제점을 발생시키지 않을 정도로 프로브(7A, 7B)의 선단의 평탄하게 되어 있는 부분의 면적을 크게 하는 것이다. 이에 의해, 프로브(7A, 7B)의 파손을 방지하는 것이 가능해진다.

또한, 본 발명의 제3 실시예에서는, 프로브(7A, 7B)의 선단의 평탄하게 되어 있는 부분의 면적뿐만 아니라, 프로브(7A, 7B)의 높이도 높게 하는 것을 예시한다. 즉, 도 40에 도시한 바와 같이, 프로브(7A)(프로브(7B))의 높이 H1을, 반도체 제조 라인(크린룸) 내에 존재하는 이물 DST 중의 약 50%, 바람직하게는 약 70%, 더욱 바람직하게는 약 100%의 크기보다 크게 설정하는 것이다. 또한, 프로브(7A)(프로브(7B))의 높이 H1은, 이물 DST 중의 약 50%의 크기 이상으로 한 경우에는 200㎛ 정도로 하고, 이물 DST 중의 약 70%의 크기 이상으로 한 경우에는 300㎛ 정도로 하고, 이물 DST 중의 약 100%의 크기 이상으로 한 경우에는 500㎛ 정도로 하는 것을 예시할 수 있다. 그 높이 H1이 낮은 경우에는, 박막 시트(2)(도 2 참조)가 칩(10)의 표면에 부착된 이물 DST를 올라타는 것에 의해서 박막 시트(2)가 변형될 것이 우려되고, 특히 이물 DST가 프로브(7A, 7B)의 근방에 존재하는 경우에는, 프로브(7A, 7B)가 박막 시트(2)의 내부에 박혀 버리는 문제점의 발생도 우려된다. 그래서, 상술한 바와 같이 프로브(7A)(프로브(7B))의 높이 H1을 높게 함으로써, 박막 시트(2)(도 2 참조)가 이물 DST를 올라타는 것을 방지하는 것이 가능하게 된다. 그 결과, 박막 시트의 수명을 연장시키는 가능해진다.

(제4 실시예)

다음에, 본 발명의 제4 실시예에 대하여 설명한다.

예를 들면, 상기 제1 실시예 내지 상기 제3 실시예에서 설명한 프로브(7)(도 1및 도 2 참조)가 형성된 박막 시트(2)(도 1 및 도 2 참조)를 갖는 프로브 카드 대신에, 텅스텐으로 형성된 캔틸레버 형상의 프로브를 갖는 프로브 카드를 이용하여 프로브 검사를 행하는 경우에는, 프로브의 바늘 끝과 패드(11, 12)(도 3 참조)의 접촉 후, 그 바늘 끝에 일정한 오버 드라이브를 가하고, 바늘 끝이 미끄러진 시점에서 프로브와 패드(11, 12)가 전기적으로 접촉한 것이라고 간주하고 있다. 이것은, 패드(11, 12)의 표면에 자연 산화막이 형성되어 있기 때문으로, 프로브의 바늘 끝이 미끄러지는 것에 의해서 그 자연 산화막을 파괴하여, 프로브와 패드(11, 12)가 전기적으로 접속하기 때문이다. 본 발명자들이 행한 실험에 따르면, 패드(11, 12) 상에서 프로브의 바늘 끝이 미끄러졌을 때에 바늘 끝으로부터 패드(11, 12)(칩(10)(도 3 참조))에 가해지는 압력은, 프로브 1개당 약 5g 내지 10g이었다. 또한, 본 발명자들이 행한 실험에 따르면, 이러한 압력이 가해지는 것에 의해서, 패드(11, 12)의 하부에 마련된 배선에는 크랙이 발생하는 것을 알았다. 이러한 압력이 칩(10) 내에 형성된 배선(제4 배선) 및 반도체 소자에 전해지면, 그 압력에 의해서 그 배선 및 반도체 소자에 손상을 부여할 우려가 있기 때문에, 패드(11, 12)의 하부에 배선 및 반도체 소자를 배치하는 것은 곤란하게 되어 있다.

한편, 상기 제1 실시예 내지 상기 제3 실시예에서 설명한 프로브(7)(프로브(7A, 7B)(도 6 내지 도 8 참조))가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행하는 경우에는, 프로브(7)를 패드(11, 12) 상에서 미끄러뜨리는 일없이 프로브(7)와 패드(11, 12)를 전기적으로 접속할 수 있다. 본 발명자들이 행한 실험에 따르면, 그 때에 패드(11, 12)에 가해지는 압력(제1 압력)은 하나의 프로브(7)당 약 2g 내지 3g이고, 캔틸레버 형상의 프로브에 비교하여 대폭 작은 것이었다. 그 때문에, 패드(11, 12)의 하부에 배선 및 반도체 소자를 배치해도, 그 배선 및 반도체 소자에 손상을 부여하는 우려를 저감할 수 있다. 즉, 도 41 및 도 42에 도시한 바와 같이, 칩(10)을 형성하는 반도체 기판(51)의 주면(소자 형성면)에 있어서, 패드(11, 12)의 하부에 반도체 소자로 되는 p형 반도체 영역(52), n형 반도체 영역(53) 및 배선(54, 55)을 형성하는 것이 가능하게 된다. 또한, 도 43에 도시한 바와 같이, 패드(11, 12)의 하부에서, 배선(54, 55)의 상부에 각각 금속막으로 형성된 패드(56, 57)를 배치해도 된다. 그것에 따라, 배선(54, 55)의 프로브(7)로부터 가해지는 압력에 의한 손상에 대한 내성을 향상시킬 수 있다.

상기 제1 실시예에서는, 칩(10)에 LCD 드라이버가 형성되어 있는 경우에 대하여 예시했지만, 본 발명의 제4 실시예에서는, 칩(10)이 복수 기능의 반도체 집적 회로가 형성된 SoC(System on Chip)인 경우에 대해 예시한다. 도 44에 도시한 바와 같이, 이러한 칩(10)에 대하여, 상기 캔틸레버 형상의 프로브를 갖는 프로브 카드를 이용하여 프로브 검사를 행하는 경우에는, 상기 배선 및 반도체 소자에 손상을 주지 않기 때문에, 그 배선 및 반도체 소자가 형성된 활성 영역 L 상에는 패드(11, 12)를 배치하지 않고, 활성 영역 L과는 별도로 패드 형성 영역 PA를 마련하고, 그 패드 형성 영역 PA 상에 패드(11, 12)를 배치하는 수단이 생각된다. 그 한편, 상기 프로브(7)가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행하는 경우에는, 상술한 바와 같이 배선 및 반도체 소자에 손상을 줄 우려가 적기 때문에, 활성 영역 L 상에 패드(11, 12)를 배치하는 것이 가능하게 된다. 이에 의해, 패드 형성 영역 PA를 마련할 필요가 없어지기 때문에, 칩(10)의 면적을 축소할 수 있다. 또한, 활성 영역 L 상에 패드(11, 12)를 배치할 수 있으므로, 도 46에 도시한 바와 같이, 칩(10)의 외주를 따른 위치뿐만 아니라, 칩(10)의 면내에서 패드(11, 12)를 배치하는 위치를 자유롭게 선택할 수 있게 된다. 이에 의해, 칩(10) 내에 있어서의 반도체 소자, 배선 및 패드(11, 12)의 레이아웃 설계의 자유도를 증가시킬 수 있기 때문에, 예를 들면 칩(10) 내에 형성된 입출력 버퍼 회로 등의 바로 위쪽에 패드(11, 12)를 형성함으로써 입출력 버퍼 회로 등으로부터 패드(11, 12)까지의 배선 길이를 짧게 하여, 입출력 버퍼 회로 등의 동작 속도를 향상하는 것이 가능하게 된다.

(제5 실시예)

다음에, 본 발명의 제5 실시예에 대하여 설명한다.

상기 제1 실시예에서는, 패드(11, 12)(도 3 참조)가 Au로 형성된 범프 전극인 경우에 대해 설명했다. 이러한 경우, 예를 들면 텅스텐으로 형성된 캔틸레버 형상의 프로브를 갖는 프로브 카드를 이용하여 프로브 검사를 행하면, 프로브의 바늘 끝을 미끄러뜨림으로써 패드(11, 12)의 표면의 자연 산화막을 파괴하기 때문에, 패드(11, 12)의 표면에 형성되는 프로브의 압흔이 커져 버린다. 또한, 상기 제4 실시예에서 설명한 바와 같이, 캔틸레버 형상의 프로브를 이용한 경우에는, 프로브 하나당의 패드(11, 12)에 가해지는 압력이 약 5g 내지 10g으로 커지는 것과, 패드(11, 12)가 비교적 부드러운 금속인 Au로 형성되어 있기 때문에, 프로브의 압흔이 깊게 되는 원인으로 된다. 그 때문에, 후의 공정의 리플로우 처리에 의해서 실장 기판측의 패드와 패드(11, 12)를 접합시킬 때에, 접합 불량이 발생할 우려가 있다. 이러한 접합 불량이 발생한 경우에는, 칩(10)을 이용하여 제조되는 제품이 불량품으로 되어 버릴 우려가 있다.

한편, 상기 제4 실시예에서도 설명한 바와 같이, 상기 제1 실시예 내지 상기 제3 실시예에서 설명한 프로브(7)(프로브(7A, 7B)(도 6 내지 도 8 참조))가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행하는 경우에는, 프로브(7)를 패드(11, 12) 상에서 미끄러뜨리는 일없이 프로브(7)와 패드(11, 12)를 전기적으로 접속할 수 있다. 또한, 그 때의 패드(11, 12)에 가해지는 압력은 하나의 프로브(7)당 약 2g 내지 3g으로 작다. 그 때문에, 도 47에 도시한 바와 같이, 프로브(7A, 7B)가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 실시(도 47 참조)한 후에 있어서도, 패드(11, 12)의 표면에 형성되는 프로브의 압흔 SC를 작게 하고 또한 얕게 할 수 있다(도 48 참조). 그 결과, 도 49에 도시한 바와 같이, 후의 공정의 리플로우 처리에 의해서 실장 기판(61)측의 패드(62)와 패드(11, 12)를 접합시키더라도, 접합 불량의 발생을 방지할 수 있다.

상기의 본 실시예에서는, 패드(11, 12)가 Au로 형성되어 있는 경우에 대해 설명했지만, 패드(11, 12)가 땜납으로 형성되어 있는 경우에도, 캔틸레버 형상의 프로브를 갖는 프로브 카드를 이용하여 프로브 검사를 행하면, 패드(11, 12)의 표면에 형성되는 프로브의 압흔이 크고 깊게 될 우려가 있다. 그 때문에, 상기 프로브(7A, 7B)가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 실시함으로써, 프로브의 압흔을 작고 또한 얕게 할 수 있다.

또한, 도 50에 도시한 바와 같이, 패드(11, 12)에 상기 압흔 SC가 형성되는 것을 완전하게 회피하기 위해서, 패드(11, 12)를 형성하기 전에, 후의 공정에서 패드(11, 12)가 접합되는 기초 전극(63)에 대하여, 상기 프로브(7A, 7B)가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행하여도 된다. 이 프로브 검사에 계속해서, 도 51에 도시한 바와 같이, 기초 전극(62) 상에 패드(11, 12)의 패턴을 형성한 후, 도 52에 도시한 바와 같이, 가열 용융 처리에 의해서 기초 전극(63)과 패드(11, 12)의 접합을 확실하게 한다. 그 후, 도 53에 도시한 바와 같이, 리플로우 처리에 의해서 실장 기판(61)측의 패드(62)와 패드(11, 12)를 접합시키는 것에 의해, 칩(10)을 실장 기판(61)에 실장한다.

이 기초 전극(63)에 대한 프로브 검사를, 캔틸레버 형상의 프로브를 갖는 프로브 카드를 이용하여 프로브 검사를 행하는 경우에도, 기초 전극(63)의 표면에 형성되는 프로브의 압흔이 크고 또한 깊게 될 우려가 있다. 이 프로브의 압흔이 크고 또한 깊게 된 경우에는, 후에 기초 전극(63) 상에 패드(11, 12)의 패턴을 형성하고, 가열 용융 처리에 의해서 기초 전극(63)과 패드(11, 12)의 접합을 확실하게 하는 공정일 때에, 패드(11, 12)가 기초 전극(63) 상에서 탈락할 우려가 있다. 그 때문에, 그 기초 전극(63)에 있어서는, 상부에 패드(11, 12)가 형성되는 패드 형성 영역 외에 프로브와 접촉시키기 위한 프로빙 영역을 마련하는 수단이 생각된다. 그러나, 이러한 프로빙 영역을 마련함으로써 기초 전극(63)이 커져 버려, 칩(10)도 커져 버리는 문제점이 있다.

여기서, 도 54는 도 50 중의 기초 전극(63) 및 프로브(7A, 7B) 부근을 확대하여 도시한 주요부 단면도이고, 도 55는 프로브(7A, 7B)가 접촉한 후에서의 기초 전극(63)을 도시하는 주요부 평면도이다. 도 50 내지 도 53을 이용하여 설명한 바와 같이, 프로브(7A, 7B)가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 실시하는(도 54 참조) 것에 의해서, 기초 전극(63)에 형성되는 프로브의 압흔 SC를 작고 또한 얕게 할 수 있다(도 55 참조). 그 때문에, 도 56에 도시한 바와 같이, 본 발명의 제5 실시예에서는, 마스크를 이용하여 기초 전극(63) 상에 패드(11, 12)의 패턴(금속막)을 형성하고, 가열 용융 처리에 의해서 기초 전극(63)과 패드(11, 12)의 접합을 확실하게 하는 공정 후에 있어서도, 패드(11, 12)가 기초 전극(63) 상에서 탈락하는 것을 방지할 수 있다. 그 결과, 기초 전극(63)에서는, 프로브(7A, 7B)와 접촉시키기 위한 프로빙 영역을 마련할 필요가 없어져, 기초 전극(63)을 소형화할 수 있기 때문에, 칩(10)에 대해서도 소형화하는 것이 가능해진다(도 54 참조).

(제6 실시예)

다음에, 본 발명의 제6 실시예에 대하여 설명한다.

상기 제1 실시예 내지 제5 실시예에서는, 패드(11, 12)(예를 들면 도 3 참조)가 Au로 형성된 범프 전극인 경우에 대해 설명했지만, 본 발명의 제6 실시예에서는, 와이어 본딩법에 의해서 칩을 실장 기판에 실장하기 위한 본딩 패드인 경우에 대해 설명한다.

상기 제5 실시예에서 설명한 바와 같이, 예를 들면 텅스텐으로 형성된 캔틸레버 형상의 프로브를 갖는 프로브 카드를 이용하여 프로브 검사를 행하면, 패드(11, 12)의 표면에 형성되는 프로브의 압흔이 크고 또한 깊게 되어 버린다. 패드(11, 12)에, 예를 들면 Au 와이어를 본딩하면, 패드(11, 12) 상에는 볼 형상의 Au(이후, 와이어 볼이라고 함)가 형성되고, 그 와이어 볼과 패드(11, 12)의 계면에는, 패드(11, 12)를 형성하는 금속과 Au의 공정 합금이 형성되고, Au 와이어와 패드(11, 12)의 접합성을 전기적으로도 기계적으로도 강고하게 할 수 있다. 그러나, 본 발명자들이 행한 실험에 따르면, 그와 같은 크고 또한 깊은 압흔이 형성되어 있는 경우에는, 그 압흔 부분에서 그 공정(共晶) 합금은 형성되지 않고, Au 와이어와 패드(11, 12)의 접합성을 전기적으로도 기계적으로도 충분히 얻을 수 없다는 것을 알았다. 또한, 패드(11, 12)의 면적(치수)이 작아짐에 따라서, 패드(11, 12)의 표면에서의 그 압흔이 차지하는 비율은 커지고, 또한 Au 와이어와 패드(11, 12)의 접합성이 전기적으로도 기계적으로도 저하하는 것이 우려된다.

한편, 도 57에 도시한 바와 같이, 상기 제1 실시예 내지 상기 제3 실시예에서 설명한 프로브(7)(프로브(7A, 7B)(도 6 내지 도 8 참조))가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행한 경우에는, 상기 제5 실시예에서 설명한 바와 같이, 패드(11, 12)에 프로브(7)와의 접촉에 의해서 형성되는 압흔 SC(도 58 참조)를 작고 또한 얕게 할 수 있다. 이에 의해, 도 59에 도시한 바와 같이, 패드(11, 12)에 Au 와이어(65)를 본딩하여, 패드(11, 12) 상에 와이어 볼(65A)이 형성되고, 와이어 볼(65A)과 패드(11, 12)의 계면에 상기 공정 합금이 형성되면, 그 공정면 AS는 프로브(7A, 7B)에 의한 압흔 SC를 포함한다(도 60 참조). 즉, 그 압흔 SC가 형성된 부분에도 공정 합금을 형성할 수 있다. 이에 의해, Au 와이어(65)와 패드(11, 12)의 접합성을 전기적으로도 기계적으로도 충분히 얻을 수 있다.

또한, 도 61에 도시한 바와 같이, 상기 Au 와이어(65)의 본딩에 이용한 모세관과 마찬가지의 모세관(66)을 이용하여, 와이어 범핑법에 의해서 패드(11, 12) 상에 범프 전극으로 되는 와이어 볼(67)을 형성해 간 경우에는, 와이어 볼(67)을 패드(11, 12)에 접합한 후에 와이어를 잘라 떼는 것 같은 조작을 행한다. 그 때문에, 프로브 검사에 의해서 패드(11, 12)에 형성된 압흔이 크고 또한 깊으면, 그 압흔 부분에서 패드(11, 12)를 형성하는 금속과 Au의 공정 합금이 형성되지 않기 때문에, 와이어를 잘라 뗄 때의 힘에 의해서 와이어 볼(67)이 패드(11, 12)로부터 탈락할 우려가 있다. 한편, 상기 제1 실시예 내지 상기 제3 실시예에서 설명한 프로브(7)가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행한 경우에는, 상기 제5 실시예에 있어서 설명한 바와 같이, 패드(11, 12)에 형성되는 압흔을 작고 또한 얕게 할 수 있기 때문에, 압흔에도 그 공정 합금을 형성할 수 있다. 이에 의해, 와이어 볼(67)과 패드(11, 12)의 기계적인 접합성을 강고하게 할 수 있기 때문에, 와이어를 잘라 뗄 때의 힘에 의해서 와이어 볼(67)이 패드(11, 12)로부터 탈락하는 것을 방지할 수 있다(도 62 참조). 그 결과, 후의 공정에서 와이어 볼(67)에 리플로우 처리를 실시함으로써 와이어 볼(67)을 실장 기판(61)측의 패드(62)와 접합하여, 칩(10)을 실장 기판(61)에 실장한 후에 있어서, 와이어 볼(67)이 패드(11, 12)로부터 탈락한 것에 기인하는 오픈 불량의 발생을 방지할 수 있다.

또한, 패드(11, 12)가 Au 와이어(65)를 본딩하기 위한 본딩 패드이고, 실장 기판(61)이 유리 에폭시 기판이고, MAP(Mold Array Package) 방식으로 패키징을 행하는 경우에는, 우선, 웨이퍼를 개개의 칩(10)으로 분할한 후, 도 64에 도시한 바와 같이, 칩 핸들링 기구(68)에 의해서 실장 기판(61) 상에 복수의 칩(10)을 탑재한다.

다음에, 도 65에 도시한 바와 같이, 모세관(66)을 이용하여 Au 와이어(65)를 칩(10) 측의 패드(11, 12) 및 실장 기판(61) 측의 패드(62)에 본딩한다. 예를 들면, Au 와이어(65)의 일단을 Cu(구리)로 형성된 리드 프레임에 본딩할 때에는, 240℃ 정도의 온도로 본딩을 행하지만, 본 발명의 제6 실시예과 같이 유리 에폭시 기판인 실장 기판(61) 상에 Au 와이어(65)의 일단을 본딩할 때에는, 실장 기판(61)에 부여하는 손상을 저감하기 위해서, 리드 프레임에 본딩하는 경우의 온도보다 낮은 170℃ 내지 200℃ 정도의 온도로 본딩을 행한다. 이 때, Au 와이어(65)를 패드(11, 12)에 본딩하는 온도도 동일 정도이다. 이와 같이 본딩 시의 온도가 저하함으로써, 패드(11, 12)에 형성된 압흔 SC(도 58 참조)의 부분에서는, 패드(11, 12)를 형성하는 금속과 Au의 공정 합금이 형성되기 어렵게 된다. 그 때문에, 캔틸레버 형상의 프로브를 갖는 프로브 카드를 이용하여 프로브 검사를 행하고, 패드(11, 12)의 표면에 형성되는 프로브의 압흔이 크고 또한 깊게 되어 버린 경우에는, 또한 Au 와이어와 패드(11, 12)의 접합성이 전기적으로도 기계적으로도 저하하는 것이 우려된다. 그 한편, 상기 제1 실시예 내지 상기 제3 실시예에서 설명한 프로브(7)가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행한 경우에는, 상기 제5 실시예에 있어서 설명한 바와 같이, 패드(11, 12)에 형성되는 압흔을 작고 또한 얕게 할 수 있기 때문에, 압흔에도 그 공정 합금을 형성할 수 있다. 이에 의해, Au 와이어(65)와 패드(11, 12)의 기계적인 접합성 및 전기적인 접합성이 저하하는 것을 방지할 수 있다.

다음에, 도 66에 도시한 바와 같이, 칩(10)이 실장된 실장 기판(61)의 주면을 몰드 수지(밀봉재)(69)에 의해서 밀봉한 후, 도 67에 도시한 바와 같이, 다이싱 소우를 이용하여 실장 기판(61) 및 몰드 수지(69)를 절단하여, 본 발명의 제6 실시예의 반도체 장치를 제조한다.

(제7 실시예)

다음에, 본 발명의 제7 실시예에 대하여 설명한다.

상기 제3 실시예에서 설명한 바와 같이, 프로브(7A, 7B)(도 40 참조)의 높이 H1(도 40 참조)보다 칩(10)의 표면에 부착한 이물 DST(도 40 참조)의 높이(직경)가 높은 경우에는, 박막 시트(2)(도 2 참조)가 이물 DST를 올라타 버리는 것에 의해서 박막 시트(2)가 변형되어, 프로브(7A, 7B)가 손상되어 버리는 것이 우려된다. 파손된 프로브(7A, 7B)는 수복이 곤란하기 때문에, 프로브 검사 전에 될 수 있는 한 이물 DST를 칩(10)의 표면으로부터 제거하는 것이 요구된다. 본 발명자들의 해석에 따르면, 그 이물 DST는 거의 탄소계의 이물이었다. 그래서, 본 발명의 제7 실시예에서는, 패드(11, 12)가 형성되고, 이물 DST가 부착된 칩(10)(도 68 참조)의 표면에 대하여, 프로브 검사 전에, 예를 들면 O₂(산소) 플라즈마(71)를 이용한 애싱(灰火) 처리를 실시한다(도 69 참조). 그에 따라, O₂ 플라즈마(71) 내의 산소 원자(71A)와 이물 DST가 화학 반응을 일으켜, 이물 DST는 칩(10)의 표면에서 이탈해 간다. 즉, 프로브 검사 전에 이물 DST를 칩(10)의 표면으로부터 제거할 수 있다. 그 결과, 도 70에 도시한 바와 같이, 프로브(7A, 7B)가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행하여도, 박막 시트(2)가 이물 DST를 올라타 박막 시트(2)가 변형되는 것을 방지할 수 있기 때문에, 프로브(7A, 7B)가 손상되는 것을 방지할 수 있다.

상기의 본 발명의 제7 실시예에서는, 칩(10)의 표면에 애싱 처리를 실시하는 경우에 대해 설명했지만, 애싱 처리 대신에, 불소계 가스를 이용한 가벼운 에칭 처리를 실시하여도 된다. 이에 의해서도 상기 이물 DST를 제거할 수 있다. 또한, 애싱 처리 및 에칭 처리라고 하는 플라즈마 처리 대신에, 칩(10)에 대하여 세정 처리(예를 들면, 순수 또는 메탄올을 이용한 초음파 세정)를 실시하여도 된다. 이에 의해서도 상기 이물 DST를 제거할 수 있다. 또한, 플라즈마 처리 및 세정 처리의 양방을 실시해도 되고, 그에 의해 더욱 효과적으로 이물 DST를 제거할 수 있다.

(제8 실시예)

다음에, 본 발명의 제8 실시예에 대하여 설명한다.

상술한 바와 같이, 상기 제1 실시예 내지 상기 제3 실시예에서 설명한 프로브(7)(프로브(7A, 7B)(도 6 내지 도 8 참조))가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행하는 경우에는, 프로브(7)의 선단이 패드(11, 12)의 표면에 형성된 자연 산화막을 파괴하는 것에 의해서, 프로브(7)와 패드(11, 12)가 전기적으로 접속한다. 패드(11, 12)가 Al(알루미늄)로 형성된 본딩 패드인 경우에는, 특히 그 자연 산화막이 형성되기 쉽게 되기 때문에, 프로브(7)의 선단이 그 자연 산화막을 확실하게 파괴하도록 할 필요가 있다.

그래서, 본 발명의 제8 실시예에서는, 도 71에 도시한 바와 같이, 프로브(7A, 7B)가 패드(11, 12) 표면의 자연 산화막(72)에 접촉한 후, 도 72에 도시한 바와 같이, 예를 들면 프로브 카드에 상하 방향(제1 방향)에서 소정 거리의 왕복 동작을 시킨다. 본 발명의 제8 실시예에 있어서, 이 때의 프로브 카드의 왕복 동작은, 프로브 카드를 20 내지 30㎛ 정도 들어 올린 후, 다시 프로브 카드를 내려서 프로브(7A, 7B)를 패드(11, 12)의 표면(자연 산화막(72))에 접촉시키는 것을 예시할 수 있다. 또한, 프로브 카드를 들어 올리는 높이는 20 내지 30㎛ 정도로 한정되는 것이 아니고, 프로브 카드의 동작 속도에 영향을 주지 않으면 20 내지 30㎛ 정도 이상으로 하여도 무방하다. 이에 의해, 도 73에 도시한 바와 같이, 프로브(7A, 7B)의 측면에 있어서 자연 산화막(72)을 파괴할 수 있고, 그 파괴된 개소를 프로브(7A, 7B)와 패드(11, 12) 사이의 전류 경로 ER로 할 수 있다. 또한, 프로브 카드에 상하 방향에서 소정 거리의 왕복 동작을 시키는 대신에, 칩(10)을 수평 방향(제1 방향)으로 소정 거리의 왕복 동작을 시키더라도 무방하다. 이 때, 칩(10)의 동작 거리는, 패드(11, 12)의 표면에 형성되는 프로브(7A, 7B)의 압흔 SC(예를 들면 도 58 참조)가, 후의 와이어 본딩 공정 등에 영향을 미칠 정도로 지나치게 커지지 않는 거리, 및 프로브(7A, 7B)가 패드(11, 12)로부터 벗어나지 않는 거리로 하는 필요가 있고, 본 발명의 제8 실시예에서는, 한 방향에서 1㎛ 내지 10㎛ 정도, 바람직하게는 1㎛ 내지 5㎛ 정도, 더욱 바람직하게는 5㎛ 정도로 하는 것을 예시할 수 있다.

또한, 상기의 왕복 동작에 있어서의 동작 거리를 후의 와이어 본딩 공정 등에 영향이 못 미칠 정도로 충분히 크게 함으로써, 프로브(7A, 7B)의 측면뿐만 아니라 하면에서도 자연 산화막(72)을 파괴할 수 있다. 이에 의해, 프로브(7A, 7B)와 패드(11, 12)의 전기적 접속을 더욱 확실하게 하는 것이 가능하게 된다.

(제9 실시예)

다음에, 본 발명의 제9 실시예에 대하여 설명한다.

도 74는 본 발명의 제9 실시예의 칩(10)의 평면도이다. 본 발명의 제9 실시예에서는 칩(10)이 SoC 인 경우에 대해 설명한다. 도 74에 도시한 바와 같이, 칩(10) 내에는, CPU(Central Processing Unit) 코어(73), RAM(Random Access Memory) 코어(74), ROM(Read Only Memory) 코어(75) 및 아날로그 코어(76) 등의 IP(Intellectual Property) 모듈이 형성되어 있다. 칩(10)의 외주를 따른 패드 형성 영역 PA에는, 이들 IP 모듈과 전기적으로 접속하는 패드(11)가 배열되어 있다. IP 모듈을 형성하는 배선의 폭이 좁아짐에 따라서, IP 모듈에는 보다 많은 배선을 조립하는 것이 가능해지므로, IP 모듈의 다기능화가 진행되고, 그에 의해 칩(10) 내에 조립되는 BIST 회로가 증가하기 때문에, 패드(11)의 수도 많아진다. 그러나, 패드(11)의 수가 많아짐에 따라서 인접하는 패드(11)가 배치되어 있는 피치가 좁아져, 최종적으로는 한계에 달한다.

그래서, 본 발명의 제9 실시예에서는, 각 IP 모듈 내에, 예를 들면 BIST 회로(제1 회로)를 형성하고, 각 IP 모듈의 주위에 각 BIST 회로와 전기적으로 접속하는 패드(11)보다 작은 프로브 검사 전용의 패드(제1 전극, 전극군)(11A)를 배치한다. 상기 제1 실시예에서 설명한 바와 같이, 박막 시트(2)에서는, 프로브(7A, 7B)(도 6 내지 도 8 참조)를 칩(10)의 패드의 위치에 대응시켜 배치할 수 있으므로, 패드(11)보다 작은 프로브 검사 전용의 패드(11A)에도 대응하여 프로브(7A, 7B)를 배치할 수 있다. 또한, 상기 제4 실시예에서 설명한 바와 같이, 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행하는 경우에는, 패드(11) 아래에 배선이나 반도체 소자가 형성되어 있더라도, 배선이나 반도체 소자에 손상을 줄 우려가 적기 때문에, 칩(10)의 중앙의 활성 영역 L 상에 패드(11)를 배치하는 것이 가능하게 된다. 그에 따라, 각 IP 모듈마다의 프로브 검사가 가능하게 된다. 그 결과, 패드 형성 영역 PA에 배치된 패드(11)를 이용하지 않고서 각 IP 모듈마다의 프로브 검사를 할 수 있기 때문에, 하나의 IP 모듈의 프로브 검사의 실시 시에는, 검사용의 신호를 다른 IP 모듈을 경유하지 않고 입력할 수 있게 되고, 검사 결과에 그 밖의 IP 모듈이 영향을 미치는 것을 방지하는 것이 가능해진다. 또한, 상기와 같은 패드(11A)를 배치함으로써, 패드 형성 영역 PA에 배치하는 패드(11)의 수를 삭감할 수 있다.

상기와 같이 각 IP 모듈마다 프로브 검사를 실시하는 것에 의해, 칩(10)이 갖는 전 기능을 검사할 수 있으므로, 패드(11)를 이용한 최종적인 프로브 검사를 생략할 수 있다. 이에 의해, 프로브 검사에 요하는 시간을 단축할 수 있다. 또한, 프로브 검사에 요하는 시간을 단축할 수 있는 것에 의해, 프로브 검사에 요하는 비용을 삭감할 수 있다.

상기 패드(11A)는 프로브 검사 전용의 패드이기 때문에, 후의 공정에서 보호막에 의해서 피복함으로써, 칩(10)의 내습성을 향상하여, 칩(10)의 열화를 방지할 수 있다.

(제10 실시예)

다음에, 본 발명의 제10 실시예에 대하여 설명한다.

상기 제9 실시예에서는, 각 IP 모듈의 주위에 각 IP 모듈과 전기적으로 접속하는 패드(11)보다 작은 프로브 검사 전용의 패드(11A) 배치하고, 프로브(7)(프로브(7A, 7B)(도 6 내지 도 8 참조))가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행하는 경우에 대해 설명했다. 본 발명의 제10 실시예에서는, 도 75에 도시한 바와 같이, 칩(10) 내에 기존의 CPU 칩의 반도체 소자 및 배선의 패턴이 그대로 만들어 넣은 칩 인 칩 방식의 CPU 코어(제1 회로 블록)(73A)를 만들어 넣고, 그 CPU 코어(73A)의 주변에 부가 기능으로서 RAM 코어(74A), ROM 코어(75A) 및 아날로그 코어(76A) 등의 IP 모듈(회로 블록)을 배치하고, 칩(10)에 대규모 마이크로컴퓨터를 형성한다. 이러한 칩(10)에서는, CPU 코어(73A)의 프로브 검사는 상기 제9 실시예에서의 CPU 코어(73)와 마찬가지로 CPU 코어(73A)의 주위(제3 영역)에 배치된 패드(제1 전극군)(11A)를 이용하여 행한다. 이에 의해, 상기 기존의 CPU 칩의 설계 패턴 및 프로브 검사 패턴을 그대로 적용하는 것이 가능해진다. 또한, RAM 코어(74A), ROM 코어(75A) 및 아날로그 코어(76A) 등의 IP 모듈에 대해서는, 칩(10)의 외주를 따른 패드 형성 영역(제2 영역) PA에 배치되고, 그 IP 모듈과 전기적으로 접속한 패드(제2 전극군)(11)를 이용하여 프로브 검사를 행한다.

상기 제9 실시예에서는, 패드(11A)는 칩(10)의 외부 단자와의 전기적인 접속은 취하지 않았지만, 본 발명의 제10 실시예에는, CPU 코어(73A)는 기존의 CPU 칩의 반도체 소자 및 배선의 패턴을 그대로 만들어 넣은 것으로 형성되어 있기 때문에, 패드(11A)를 본딩 패드로서 이용할 수 있고, 예를 들면 Au 와이어(65)의 일단을 본딩할 수 있다. 그리고, Au 와이어(65)의 타단은 리드 프레임(77)에 본딩하여, 본 발명의 제10 실시예의 반도체 집적 회로 장치를 제조한다(도 76 참조).

(제11 실시예)

다음에, 본 발명의 제11 실시예에 대하여 설명한다.

예를 들면, 상기 제9 실시예에서 설명한 칩(10)인 경우, 칩(10)(도 74 참조)의 각부의 영역은, 와이어 본딩 공정 후 및 밀봉 공정 후에 응력이 집중하기 쉽기 때문에, 칩(10)의 표면을 피복하는 보호막에 크랙이 발생하거나, 배선이나 반도체 소자를 형성한 경우에는, 그 배선이나 반도체 소자를 파괴할 우려가 있다. 그 때문에, 그 칩(10)의 각부의 영역은, 배선 및 반도체 소자에 형성에 이용되어 있지 않다. 그래서, 본 발명의 제11 실시예에서는 도 77에 도시한 바와 같이, 칩(10)의 각부의 영역 CA에, 예를 들면 CPU 코어(73), RAM 코어(74), ROM 코어(75) 및 아날로그 코어(76)의 각각에 마련된 BIST 회로와 전기적으로 접속하는 프로브 검사 전용의 패드(제1 전극, 제3 전극군)(11B)를 배치한다. 이 패드(11B)에 접촉한 프로브(7A, 7B)(도 6 내지 도 8 참조)는, 패드(11B)로부터 BIST 회로로 제어 신호 CS를 송신하여, 프로브 검사를 행한다. 이와 같이, 칩(10)의 각부의 영역 CA에 BIST 회로와 전기적으로 접속하는 프로브 검사 전용의 패드(11B)를 배치함으로써, 패드 형성 영역 PA에서는, BIST 회로와 전기적으로 접속하는 패드(11)의 수의 증가를 억제할 수 있다. 이에 의해, 패드 형성 영역 PA에서는, 패드(11)의 배치 자유도를 향상시킬 수 있다. 또한, 프로브 검사 후에 있어서는, 패드(11B)를 보호막으로 피복함으로써 칩(10)의 내습성을 향상할 수 있다.

또한, 패드(11B)가 없는 경우에는, 영역 CA 상에 위치하는 프로브(7A, 7B)는, 패드와 접하지 않게 되고, 다른 프로브(7A, 7B)에 응력이 작용하고, 그 밖의 프로브(7A, 7B)의 선단의 마모가 진행되어 버리는 문제점이 우려된다. 그 때문에, 패드(11B)를 배치함으로써, 특정한 프로브(7A, 7B)의 선단의 마모가 진행되는 것을 방지하는 것이 가능하게 된다. 특정한 프로브(7A, 7B)의 선단의 마모가 진행되는 것을 방지하는 것이 목적이면, 패드(11B)는 BIST 회로와 전기적으로 접속하지 않아도 된다.

상기와 같은 패드(11B)는 BIST 회로와의 전기적인 접속 유무에 관계없이 배치하도록 한다. 예를 들면, 칩 레이아웃을 설계할 때에, 레이아웃 자동 설계 툴을 이용하여 자동적으로 배치할 수 있다. 또한, 영역 CA에는 패드(11B) 외에 칩 코너 인식 마크 등을 혼재시키더라도 무방하다.

(제12 실시예)

다음에, 본 발명의 제12 실시예에 대하여 설명한다.

상기 제1 실시예 내지 상기 제3 실시예에서 설명한 프로브(7)(프로브(7A, 7B)(도 6 내지 도 8 참조))가 형성된 박막 시트(2)를 갖는 프로브 카드를 이용하여 프로브 검사를 행하는 경우에는, 예를 들면 2000 핀을 넘는 협피치 협패드의 칩에 대한 프로브 검사가 가능해진다. 그 프로브 카드가 2000 핀의 패드를 갖는 칩에 대하여 프로브 검사를 행한다고 하면, 칩이 500 핀의 패드를 갖고 있는 경우에는, 4개의 칩에 대하여 동시에 프로브 검사를 행하는, 소위 다수개취의 실현이 가능해진다. 이러한 다수개취의 프로브 검사는, 상기 제9 실시예에 설명한 바와 같은 IP 모듈마다의 프로브 검사와 조합할 수도 있다. 즉, 도 78에 도시한 바와 같이, 하나의 칩(10)에 대해서는, 칩(10)의 외주를 따른 패드 형성 영역 PA에 배치된 패드(11)와, IP 모듈인 CPU 코어(73)를 둘러싸고, CPU 코어(73)와 전기적으로 접속한다. PU 코어(73)의 프로브 검사 전용의 패드(11A)와 프로브(7A, 7B)를 동시에 접촉시키고, 이것을 4개의 칩(10)에 대하여 동시에 행함으로써 프로브 검사를 행하는 것이다. 또한, 이 다수개취는 2개 이상의 칩(10)에 대하여 실시하는 것이고, 4개에 한정되는 것은 아니다. 이와 같이, 다수개취의 프로브 검사를 실시함으로써, 프로브 검사에 요하는 시간을 단축할 수 있다. 이에 의해, 프로브 검사의 처리량을 향상시킬 수 있다. 또한, 프로브 검사의 처리량을 향상할 수 있는 것에 의해, 프로브 검사의 비용을 저감 할 수 있다.

이상, 본 발명자에 의해서 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.

상기 실시예에서는, 웨이퍼를 다이싱하여 개개의 칩으로 분할하기 전에 프로브 검사를 행하는 경우에 대해 예시했지만, 개개의 칩으로 분할한 후에 행하여도 된다.

또한, 상기 실시예에서는, 프로브는 로듐막이 표면으로 되도록 형성했지만, 경도가 높고 내마모성이 우수하며, 패드를 형성하는 재료가 부착되기 어렵고, 저 저항이면 로듐막 대신에 이용하여도 된다.

<산업상의 이용 가능성>

본 발명의 반도체 집적 회로 장치의 제조 방법은, 예를 들면 반도체 집적 회로 장치의 제조 공정에서의 프로브 검사 공정에 널리 적용할 수 있다.

1 : 다층 배선 기판
2 : 박막 시트(박막 프로브(제1 시트))
3 : 플런저(가압 기구)
3A : 용수철
4 : 압박 링
5 : 개구부
6 : 접착 링
7, 7A, 7B, 7C, 7D : 프로브(접촉 단자, 제1 접촉 단자, 제2 접촉 단자)
8 : 포고 자리
9 : 가압구(가압 기구)
21A, 21B : 금속막(제1 금속막)
23 : 배선(제2 배선)
24 : 관통 홀(제1 개구부)

Claims

(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 위에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,
(b) 제1 배선이 형성된 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 배선 기판에 유지된 제1 시트와, 상기 제1 시트 내의 상기 복수의 접촉 단자가 형성된 영역을 이면으로부터 가압하는 가압 기구를 갖는 제1 카드를 준비하는 공정,
(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정
을 포함하고,
상기 복수의 접촉 단자는, 형상이 다른 제1 접촉 단자와 제2 접촉 단자로부터 구성되고, 평면에서 볼 때, 상기 제1 접촉 단자의 면적이 상기 제2 접촉 단자의 면적보다 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
제1항에 있어서,
상기 제1 시트는, 제1 금속막 위에 형성된 상기 제1 접촉 단자와, 상기 제1 금속막과 제1 관통 홀을 통해 전기적으로 접촉된 제1 배선과, 제2 금속막 위에 형성된 상기 제2 접촉 단자와, 상기 제2 금속막과 제2 관통 홀을 통해 전기적으로 접촉된 제2 배선에 의해 구성되고,
평면에서 볼 때, 상기 제1 금속막, 상기 제1 관통 홀 및 상기 제1 배선의 면적은, 상기 제2 금속막, 상기 제2 관통 홀과 상기 제2 배선의 면적보다 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
제2항에 있어서,
단면에서 볼 때, 상기 제1 금속막, 상기 제1 관통 홀 및 상기 제1 배선의 단면적은, 상기 제2 금속막, 상기 제2 관통 홀과 상기 제2 배선의 단면적보다 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
제1항에 있어서,
상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되고,
상기 복수의 접촉 단자 중, 상기 전기적 검사 시에 상대적으로 큰 전류가 흐르는 상기 제1 접촉 단자의 상기 선단과 상기 제1 전극과의 전기적 접촉면의 제1 면적은, 상기 전기적 검사 시에 상대적으로 작은 전류가 흐르는 상기 제2 접촉 단자의 상기 선단과 상기 제1 전극과의 전기적 접촉면의 제2 면적보다 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
제1항에 있어서,
상기 제1 접촉 단자가 전기적으로 그라운드 또는 전원에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
제1항에 있어서,
(d) 상기 (c) 공정 후에, 상기 제1 전극 상에 돌기 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
제1항에 있어서,
상기 반도체 집적 회로 장치는, LCD 드라이버를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
제1항에 있어서,
상기 복수의 접촉 단자의 상기 선단에는, 각추형 또는 각추 사다리꼴형의 돌기가 마련되고,
상기 제1 접촉 단자의 상기 선단에 마련된 상기 돌기의 수는, 상기 제2 접촉 단자의 상기 선단에 마련된 상기 돌기의 수보다 많은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
제1항에 있어서,
상기 복수의 접촉 단자의 상기 선단에는, 각추형 또는 각추 사다리꼴형의 돌기가 마련되고,
상기 제1 접촉 단자의 상기 선단에 마련된 상기 돌기는, 상기 제2 접촉 단자의 상기 선단에 마련된 상기 돌기보다 평면에서의 치수가 크고, 높이가 동일한 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.