JP2004288672A - 半導体集積回路装置の製造方法 - Google Patents
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Abstract
【課題】ウエハ状態での半導体集積回路の電気的検査のスループットを向上する。
【解決手段】薄膜プローブ２０の上面において検査対象となるウエハと同程度の線膨張率（熱膨張係数）を有する補強材２７を形成し、接触端子２４の上部において補強材２７に溝２８を形成し、溝２８内を満たしかつ溝２８の上部へ所定量が出るようにエラストマ１７より軟らかいエラストマ２９を配置し、プッシャ１８およびエラストマ１７をエラストマ１７、２９でプッシャ１８を挟むように配置することで押圧機構３０を形成する。
【選択図】 図４
【解決手段】薄膜プローブ２０の上面において検査対象となるウエハと同程度の線膨張率（熱膨張係数）を有する補強材２７を形成し、接触端子２４の上部において補強材２７に溝２８を形成し、溝２８内を満たしかつ溝２８の上部へ所定量が出るようにエラストマ１７より軟らかいエラストマ２９を配置し、プッシャ１８およびエラストマ１７をエラストマ１７、２９でプッシャ１８を挟むように配置することで押圧機構３０を形成する。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体ウエハ状態での半導体集積回路の電気的検査に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の検査技術として、たとえばプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。
【０００３】
近年、半導体集積回路装置のプローブ検査においては、ウエハ出荷対応（品質の差別化）、ＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）対応（ＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ Ｐａｃｋａｇｅ）の歩留り向上）、およびトータルコスト低減などの要求から、半導体ウエハ（以下、単にウエハと記す）状態でプローブ検査を行う技術が用いられている。
【０００４】
ウエハ状態でのプローブ検査に用いる検査装置として、たとえば接触端子をプロービング側の所定の領域に複数併設し、各接触端子に電気的に接続する引き出し用配線と、絶縁層を挟んでその引き出し用配線と対向するグランド層とを有する多層フィルムを前記領域の弛みをなくすように押さえ部材に取り付け、その押さえ部材に対して接触圧供与手段によって接触圧を供与しつつ、所定のコンプライアンス機構を押さえ部材に係合させた構成の検査装置がある（たとえば特許文献１および特許文献２参照）。
【０００５】
また、上記接触端子および引き出し用配線等の形成手段として、たとえばシリコンウエハを異方性エッチングすることによって接触端子を形成するための型を形成し、この型を用いて接触端子および引き出し用配線等を形成し、接触端子および引き出し用配線等の形成後に型となったシリコンウエハを除去する技術がある（たとえば特許文献３および特許文献４参照）。
【０００６】
【特許文献１】
特開平１１−２３６１５号公報
【０００７】
【特許文献２】
特開平１０−３０８４２３号公報
【０００８】
【特許文献３】
特開平１１−９７４７１号公報
【０００９】
【特許文献４】
特開平７−２８３２８０号公報
【００１０】
【発明が解決しようとする課題】
半導体集積回路装置の一種であるメモリ製品の大容量化や、同じく半導体集積回路装置の一種であるメモリ内蔵ロジック製品の増加に伴い、ウエハ状態でのプローブ検査に要する時間が増大している。そのため、ウエハ状態でのプローブ検査のスループットを向上させることが求められている。このスループットを向上させるためには、ウエハ１枚当たりの検査に要する時間を短縮することが求められる。ウエハ１枚当たりの検査に要する時間Ｔ０は、たとえば、検査装置の１回の検査に要する時間をＴ１、プローバのインデックスに要する時間をＴ２、プローバが有する探針（プローブ針）とウエハとを接触させる回数（以下、タッチダウン回数と記す）をＮ、およびウエハの交換に要する時間をＴ３とすると、Ｔ０＝（Ｔ１＋Ｔ２）×Ｎ＋Ｔ３と表される。この式より、ウエハ状態でのプローブ検査のスループットを向上させるためには、タッチダウン回数を少なくすることが課題となる。
【００１１】
また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（以下、単にチップと記す）の面積を小さくし、ウエハ１枚当たりの取得チップ数を増加することが進められている。それに伴い、テストパッド（ボンディングパッド）の配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。ここで、カンチレバー状の探針を有するプローバを用いて検査を行う場合には、テストパッドの表面に形成された自然酸化膜を破いて探針とテストパッドとを接触させるために、探針をテストパッドの表面でワイピングさせる。探針をワイピングさせたことにより、テストパッド表面の自然酸化膜を破るだけでなく、テストパッドそのものの表面にワイピングによる傷が生じる。前述のようにテストパッドの面積が縮小されてきていることから、テストパッドの表面でその傷が占める領域は大きくなる。そのため、後の工程でそのテストパッドに接続されたボンディングワイヤの接着力が低下してしまう課題が存在する。
【００１２】
本発明の目的は、ウエハ状態での半導体集積回路の電気的検査のスループットを向上できる技術を提供することにある。
【００１３】
また、本発明の他の目的は、半導体集積回路装置の検査時においてテストパッドに生じるダメージを低減することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、本発明は、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程と、前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程とを含み、
前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線と電気的に接続する複数の第２電極が配置され、
前記第１カードは、前記複数の第２電極に電気的に接続する複数の接続機構および前記複数の接触端子を前記複数の第１電極へ押圧する押圧機構を有し、
前記接続機構は、弾性を有し前記複数の接触端子の前記複数の第１電極への接触時の加重によって前記第２電極を押圧する接触針と前記接触針を保持する保持部材とから形成され、前記第１シートの前記第２面上にて前記第２電極に接触するように配置され、
前記押圧機構は、前記第１シート側から第１弾性材、押圧部材および第２弾性材を順に重ねて形成され、前記第１シートの前記第２面上にて前記複数の接触端子の上部に配置され、
１つの前記押圧機構は１つ以上の前記接触端子を押圧する。
【００１７】
また、本発明は、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程と、前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程とを含み、
前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線と電気的に接続する複数の第２電極が配置され、
前記第１カードは、前記複数の第２電極に電気的に接続する複数の接続機構を有し、
前記接続機構は、弾性を有し前記複数の接触端子の前記複数の第１電極への接触時の加重によって前記第２電極を押圧する接触針と前記接触針を保持する保持部材とから形成され、前記第１シートの前記第２面上にて前記第２電極に接触するように配置され、
前記接触針は、前記複数の接触端子が前記複数の第１電極へ接触する前に予め前記第２電極を押圧している。
【００１８】
また、本発明は、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程と、前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程とを含み、
前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線と電気的に接続する複数の第２電極が配置され、
前記第１カードは、前記複数の第２電極に電気的に接続する複数の接続機構を有し、
前記接続機構は、弾性を有し前記複数の接触端子の前記複数の第１電極への接触時の加重によって前記第２電極の前記表面を押圧する接触針と前記接触針を保持する保持部材とから形成され、前記第１シートの前記第２面上にて前記第２電極に接触するように配置され、
前記接触針と接する前記複数の第２電極の表面は平坦化されている。
【００１９】
【発明の実施の形態】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００２０】
ウエハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）およびＳＴＮ（Ｓｕｐｅｒ−Ｔｗｉｓｔｅｄ−Ｎｅｍａｔｉｃ）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００２１】
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
【００２２】
接触機構とは、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに接続された先端部を有する接触端子を一体的に形成したものをいう。
【００２３】
薄膜プローブとは、検査対象と接触する接触端子とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、厚さ１０μｍ〜１００μｍ程度のものをいう。
【００２４】
ポゴピン（ＰＯＧＯ ｐｉｎ）とは、接触ピン（プランジャ（接触針））をばね（コイルスプリング）の弾性力で電極（端子）に押し当てることにより、その電極への電気的接続を行うようにした接触針をいい、たとえば図２８に示すように、金属製の管（保持部材）ＴＵＢ内に配置されたばねＳＰＲが金属ボールＭＢＬを介して接触ピンＰＬＧへ弾性力を伝える構成となっている。
【００２５】
プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、半導体検査装置とは、プローブカードおよび検査対象となるウエハを載せる試料支持系を有する検査装置をいう。
【００２６】
プローブ検査とは、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。
【００２７】
バーンイン検査とは、温度および電圧ストレスを加えて将来不良に到る可能性のあるチップをスクリーニングすることをいう。
【００２８】
多数個取りとは、複数のチップ領域に対して同時に半導体集積回路の電気的検査を行うことをいい、特に、超多数個取りとは、約６４個以上のチップ領域（ピン数では約１０００個以上）に対して同時に半導体集積回路の電気的検査を行うことをいう。
【００２９】
ＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）とは、フリップチップボンディングなどのようにベアチップ状態で実装する形態のチップにおいて、良品であることを保証されたもののことをいう。ここで、良品が保証されているということは、パッケージ品と同程度の検査を実施されスクリーニングされているということである。
【００３０】
インデックス時間とは、チップまたはウエハを連続して検査する時に、１枚のチップまたはウエハの検査が終了した後、次のチップまたはウエハの位置決めが完了して検査を開始可能となるまでの時間のことをいう。
【００３１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００３３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３５】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３７】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略す。
【００３８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３９】
（実施の形態１）
図１は、本実施の形態１のプローブカード（第１カード）の構造を斜め上方から示した要部斜視図である。
【００４０】
本実施の形態１のプローブカードは、たとえば多層配線基板１に上部押圧手段および下部押圧手段を取り付けてなるものである。図１に示すように、多層配線基板１の上面に取り付けられた上部押圧手段は、ベースホルダ２、ピン３、リニアプッシュ４、スプリングプランジャ５、蓋６、アジャストホルダ７、ボルト８、シムリング９およびアジャストボルト１０などから形成されている。
【００４１】
ベースホルダ２は、プローブカードを検査対象のウエハに接触させた時の荷重を受け止め、その荷重によるプローブカードの歪みなどを防ぐ。それにより、後述するプローブカードが有する接触端子と、その接触端子が接触するウエハ主面の電極（テストパッド（第１電極））との相対的な位置がずれてしまうことを防いでいる。
【００４２】
ピン３は、多層配線基板１とベースホルダ２との間に取り付けられ、多層配線基板１上でのベースホルダ２の位置を決定する。
【００４３】
リニアプッシュ４は、上部押圧手段から後述する下部押圧手段に達するアジャストボルト１０のベースホルダ２内におけるガイド機能を有し、アジャストボルト１０の上下動を可能とするスペースを確保するために配置される。
【００４４】
スプリングプランジャ５は、ベースホルダ２の側面から取り付けられ、多層配線基板１の上面に水平な方向（以降、ＸＹ方向という）におけるアジャストボルト１０の位置の調整を行う。
【００４５】
蓋６は、ベースホルダ２に形成された穴内に配置されたリニアプッシュ５が、ベースホルダ２の上方へ抜け出てしまうことを防ぐ機能を有する。
【００４６】
シムリング９は、アジャストボルト１０とアジャストホルダ７との間の隙間を調整するためのものである。
【００４７】
アジャストボルト１０は、上部押圧手段および多層配線基板１を通して後述する下部押圧手段に達し、回転によって下部押圧手段の高さ方向での位置の調整を行う。また、アジャストボルト１０の取り付けによって、上部押圧手段、多層配線基板１および下部押圧手段を一体化する。さらに、アジャストボルト１０による下部押圧手段の高さ方向での位置の調整を終えた後は、アジャストホルダ７およびボルト８によってアジャストボルト１０を締め付け、アジャストボルト１０が回転してしまうことを防ぎ、下部押圧手段の高さ方向での位置に狂いが生じないようにする。
【００４８】
図２は、上記上部押圧手段が多層配線基板１に取り付けられた際の多層配線基板１の上面の要部を示す要部斜視図である。
【００４９】
図２に示すように、ベースホルダ２からは、後述する下部押圧手段が有する接触端子と電気的に接続された多数本のワイヤ１１が引き出され、これらのワイヤ１１は、多層配線基板１の上面のそれぞれ対応する接続用端子へ接続されることによって、多層配線基板１に形成された回路と電気的に接続している。
【００５０】
図３は、多層配線基板１の下面に取り付けられる下部押圧手段の構成を示す斜視図である。
【００５１】
図３に示すように、下部押圧手段は、ポゴピン（接続機構）１２、受けピン板１３、ポゴピン台座板１４、１５、ピン１６、エラストマ（第２弾性材）１７、プッシャ（押圧部材）１８、押さえ板１９、薄膜プローブ（第１シート）２０、ストレッチホルダ２１およびシリコンゴム２２などから形成されている。
【００５２】
ポゴピン１２は、多数個取りもしくは超多数個取りに対応した必要な本数が配置されている。これらポゴピン１２のそれぞれの下端は、薄膜プローブ２０に接触し、それぞれの上端は上記ワイヤ１１（図２参照）と電気的に接続している。
【００５３】
上記ポゴピン１２が配置されたポゴピン台座板１４、１５は、ポゴピン１２のＸＹ方向における位置を合わせるために用いられ、ピン１６およびピン３（図１参照）によってベースホルダ２（図１参照）と固定されることによってＸＹ方向におけるベースホルダ２との相対的な位置が決定される。
【００５４】
ストレッチホルダ２１は、薄膜プローブ２０をそれ自体に添付することによって保持し、薄膜プローブ２０のＸＹ方向および高さ方向での位置を高精度に保っている。
【００５５】
プッシャ１８は、たとえばＳＵＳ（ステンレス）から形成されている。プッシャ１８の配置数は、たとえば本実施の形態１のプローブカードを用いた半導体集積回路の電気的検査時において、後述するプローブカードが有する複数の接触端子の接触するチップ領域の数と同数である。また、エラストマ１７は、たとえばシリコンゴムから形成され、各プッシャ１８上に各々１個ずつ配置されている。このようなエラストマが配置された状態で、プッシャ１８は薄膜プローブ２０の所定の位置に接触し、各チップ領域に個別に押圧力を与える。また、この押圧力の付与によって、検査対象のウエハの表面形状に合わせて変形可能であるが、これについては後に詳述する。
【００５６】
上記のような受けピン板１３、ポゴピン台座板１４、１５、エラストマ１７およびプッシャ１８は、螺子２３によって押さえ板１９へ固定されることによって高精度に一体化されている。
【００５７】
シリコンゴム２２はポゴピン台座板１５とストレッチホルダ２１との間に配置され、高さ方向での負荷が加わることにより、ポゴピン台座板１５とストレッチホルダ２１とのＸＹ方向での相対的な位置を固定する。
【００５８】
このような下部押圧手段は、図１を用いて説明したアジャストボルト１０による固定によって前述の上部押圧手段（図１参照）および多層配線基板１（図１参照）と一体化されている。
【００５９】
図４は、上記下部押圧手段の要部を示した断面図である。
【００６０】
図４に示すように、薄膜プローブ２０の下面（第１面）には、突起状の接触端子２４が形成されている。また、薄膜プローブ２０の上面（第２面）には、ランド（第２電極）２５が形成されている。接触端子２４とランド２５とは、薄膜プローブ２０内に形成された配線２６によって電気的に接続されている。このような状況下で、ポゴピン１２の先端がランド２５と接触し、ポゴピン１２と接触端子２４とが電気的に接続されている。このような接触端子２４がチップ領域の主面上に形成された電極（テストパッド）に接触することにより、本実施の形態１の半導体検査装置は半導体集積回路の電気的検査を行うものである。このような薄膜プローブ２０は、たとえば配線２６の断線のような故障が発生し、プローブカードを修理しなければならない場合でも、同品種の薄膜プローブ２０と交換することにより修理を完了できるので、修理に要する時間を短縮することができる。
【００６１】
薄膜プローブ２０の上面においては、補強材（第１補強部材）２７が形成されている。この補強材２７としては、検査対象となるウエハと同程度の線膨張率（熱膨張係数（第１線膨張率））を有する材質を選択する。それにより、温度変化があった場合でも、接触端子２４とチップ領域の主面上に形成された電極（テストパッド）との相対的な位置を一致した状態に保つことができる。ぞれにより、接触端子２４を所定の電極（テストパッド）へ確実に接触させることができる。補強材２７の材質としては、検査対象となるウエハがシリコンを主成分としている時には、シリコンもしくは４２アロイを例示することができる。
【００６２】
接触端子２４の上部において、補強材２７には溝２８が形成され、この溝２８内を満たし、かつ溝２８の上部へ所定量が出るようにエラストマ（第１弾性材）２９が形成されている。このエラストマ２９上に、前述のプッシャ１８およびエラストマ１７が、エラストマ１７、２９でプッシャ１８を挟むように配置され、エラストマ２９とプッシャ１８とエラストマ１７とで押圧機構３０を形成している。ここで、本実施の形態１において、エラストマ２９としては、エラストマ１７より軟らかい（弾性率が小さい）材質を選択する。本発明者らの行った実験によれば、このようにエラストマ２９の材質を選択することにより、たとえば検査対象のウエハに反りのような歪みが発生し、接触端子２４が接触する複数の電極（テストパッド）間で高さにばらつきが発生していた場合でも、接触端子２４を電極（テストパッド）に確実に接触させることができた。それにより、本実施の形態１のプローブカードを用いた半導体集積回路の電気的検査のスループットを向上することが可能となる。
【００６３】
図５は上記薄膜プローブ２０の全体の平面パターンを、特にランド２５および配線２６の配置パターンに着目して示した平面図であり、たとえば縦および横の配列がそれぞれ８列ずつの合計６４個のチップ領域に対して同時に検査を行うことのできる構成を示している。図６はその平面パターンの一部であり、２つのチップ領域に対応する部分を拡大して示した要部平面図である。また、図６中において、接触端子２４は先端部の位置のみの図示とし、１つのチップ領域に対して、接触端子２４が２６ピン配置された場合について示している。
【００６４】
本実施の形態１では、隣接するランド２５間の間隔（第１の間隔）ｔ１を隣接する接触端子２４の先端部間の間隔より広く、かつ等間隔となるように設定している。これは、接触端子２４の先端部の平面での配置位置は、それぞれの接触端子２４が接触する検査対象のウエハの主面に形成された電極（テストパッド）の位置によって決定されるが、ランド２５の配置位置については、配線２６の引き回しおよびポゴピン１２の配置がしやすいよう設定できるからである。本実施の形態１において、この隣接するランド２５間の間隔ｔ１は、チップサイズが５ｍｍ×５ｍｍ程度であり、接触端子２４が２６ピン配置され、隣接する接触端子２４の先端部間の間隔が数１０μｍ程度である場合において、約０．６５ｍｍとすることを例示できる。
【００６５】
上記のような薄膜プローブ２０によれば、検査対象のウエハの主面の全面において接触端子２４の先端部を電極（テストパッド）の位置に合わせて配置し、接触端子２４と電気的に接続するポゴピン１２を上方に垂直に延在するように配置しているので、チップサイズが小型化し、電極（テストパッド）が小型化および狭ピッチ化した場合でも、電極（テストパッド）の配列に関係なくウエハレベルでの半導体集積回路の検査を行うことが可能となる。
【００６６】
図７は上記薄膜プローブ２０の全体の平面パターンを、特にランド２５および補強材２７の配置パターンに着目して示した平面図であり、前述の図５と同様に、たとえば縦および横の配列がそれぞれ８列ずつの合計６４個のチップ領域に対して同時に検査を行うことのできる構成を示している。図８はその平面パターンの一部であり、２つのチップ領域に対応する部分を拡大して示した要部平面図である。また、前述の図６と同様に、図８中において、接触端子２４は先端部の位置のみの図示とし、１つのチップ領域に対して、接触端子２４が２６ピン配置された場合について示している。さらに、図８中においては、補強材２７が形成された領域は、ハッチングを付して示している。
【００６７】
図７および図８に示すように、薄膜プローブ２０の上面において、エラストマ２９（図４参照）を配置するための溝２８が形成される領域と、ランド２５を配置するための領域と、複数のランド２５間の短絡を防ぐための溝が形成される領域とが設けられ、これらの領域を除くすべての領域に補強材２７は形成される。前述したように、補強材２７は検査対象となるウエハと同程度の線膨張率（熱膨張係数）を有する材質から形成されているので、薄膜プローブ２０の上面の広い領域に補強材２７を形成することによって、温度変化があった場合でも、接触端子２４とチップ領域の主面上に形成された電極（テストパッド）との相対的な位置を確実に一致した状態に保つことが可能となる。
【００６８】
ところで、上記接触端子２４（図４参照）をチップ領域の電極（テストパッド）に接触させ、接触端子２４と電極（テストパッド）との電気的導通を取るためには、電極（テストパッド）の表面に形成された自然酸化膜（図示は省略）を破って接触端子２４を電極（テストパッド）に接触させる必要がある。ここで、本実施の形態１のプローブカードが有する接触端子２４（図４参照）の代わりに、カンチレバー状のプローブ針からなる接触端子を有するプローブカードを用いた場合には、その自然酸化膜を破るために、接触端子と電極（テストパッド）とが接触した後に、接触端子をワイピングさせることによってその自然酸化膜を破ることになる。ところが、そのワイピングによって、自然酸化膜を破るだけでなく、電極（テストパッド）そのものの表面に傷を付けてしまうことが懸念される。電極（テストパッド）の表面にこのような傷が付いてしまった場合、後の工程で電極（テストパッド）にボンディングワイヤを接続した際に、電極（テストパッド）とボンディングワイヤとの接着力が低下してしまうおそれがある。また、チップサイズの縮小化によって、電極（テストパッド）も小型化するので、電極（テストパッド）の表面では傷の付いた領域の占める割合が大きくなり、さらに電極（テストパッド）とボンディングワイヤとの接着力が低下してしまうおそれがある。
【００６９】
一方、本実施の形態１の接触端子２４は、上記押圧機構３０（図４参照）の押圧力によって先端部が上記自然酸化膜に突き刺さるようにして電極（テストパッド）そのものの表面に達し、接触端子２４と電極（テストパッド）との電気的導通を取る。そのため、カンチレバー状のプローブ針からなる接触端子を用いた場合に比べて、電極（テストパッド）そのものの表面に生じる傷を低減することができる。すなわち、後の工程で接続するボンディングワイヤと電極（テストパッド）との接着力が低下してしまう不具合を未然に防ぐことが可能となる。
【００７０】
次に、上記図４〜図８を用いて説明した薄膜プローブ２０の製造工程について、図９〜図１６を用いて説明する。なお、図９〜図１６は、薄膜プローブ２０の製造工程中の要部断面図である。
【００７１】
まず、図９に示すように、厚さ０．２ｍｍ〜０．６ｍｍ程度のシリコンからなるウエハ４１を用意し、熱酸化法によってこのウエハ４１の両面に膜厚０．５μｍ程度の酸化シリコン膜を形成する。続いて、フォトレジスト膜をマスクとしてウエハ４１の主面側の酸化シリコン膜をエッチングし、ウエハ４１の主面側の酸化シリコン膜にウエハ４１に達する開口部を形成する。次いで、残った酸化シリコン膜をマスクとし、強アルカリ水溶液（たとえば水酸化カリウム水溶液）をもちいてウエハ４１を異方的にエッチングすることによって、ウエハ４１の主面に（１１１）面に囲まれた角錐台状の穴４３を形成する。
【００７２】
次に、上記穴４３の形成時にマスクとして用いた酸化シリコン膜をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ４１に熱酸化処理を施すことにより、穴４３の内部を含むウエハ４１の全面に膜厚０．５μｍ程度の酸化シリコン膜４４を形成する。次いで、穴４３の内部を含むウエハ４１の主面に導電性膜４５を成膜する。この導電性膜４５は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜４５上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で接触端子２４（図４参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成する。
【００７３】
次に、導電性膜４５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜４５上に硬度の高い導電性膜４７、４８、４９を順次堆積する。本実施の形態１においては、導電性膜４７、４９をニッケル膜とし、導電性膜４８をロジウム膜とすることを例示できる。ここまでの工程により、導電性膜４８、４９から前述の接触端子２４を形成することができる。なお、導電性膜４５、４７は、後の工程で除去されるが、その工程については後述する。
【００７４】
次に、上記フォトレジスト膜を除去した後、接触端子２４および導電性膜４５を覆うようにポリイミド膜５０を成膜する。続いて、そのポリイミド膜５０に接触端子２４に達する開口部を形成する。この開口部は、レーザを用いた穴あけ加工またはアルミニウム膜をマスクとしたドライエッチングによって形成することができる。
【００７５】
次に、その開口部の内部を含むポリイミド膜５０上に導電性膜５１を成膜する。この導電性膜５１は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜５１上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜５１に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜５１上に導電性膜５２を成膜する。本実施の形態１においては、導電性膜５２として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。
【００７６】
次に、上記フォトレジスト膜を除去した後、導電性膜５２をマスクとして導電性膜５１をエッチングすることにより、導電性膜５１、５２からなる配線２６および位置合わせ用のアライメントマーク５３を形成する。配線２６は、上記開口部の底部にて接触端子２４と電気的に接続することができる。
【００７７】
次に、ウエハ４１の主面に、たとえばポリイミド系の接着シートまたはエポキシ系の接着シートを貼付することにより、接着層５４を形成する。続いて、この接着層５４の上面に金属シート５５を固着する。この金属シート５５としては、線膨張率が低く、かつウエハ４１の線膨張率に近い材質を選ぶものであり、本実施の形態１では、たとえば４２アロイ（ニッケル４２％かつ鉄５８％の合金で、線膨張率４ｐｐｍ／℃）またはインバー（ニッケル３６％かつ鉄６４％の合金で、線膨張率１．５ｐｐｍ／℃）を例示することができる。また、金属シート５５を用いる代わりにウエハ４１と同じ材質のシリコン膜を形成してもよいし、シリコンと同程度の線膨張率を有する材質、たとえばスーパーインバー（鉄、ニッケルおよびコバルトの合金）、コバール（鉄、ニッケルおよびコバルトの合金）、またはセラジン（セラミックおよび樹脂の混合材料）などでもよい。このような金属シート５５には、アライメントマーク５３を視覚的に確認するための覗き窓５６が形成されている。このような金属シート５５を固着するには、たとえば上記接触端子２４およびアライメントマーク５３が形成されたウエハ４１に覗き窓５６が形成された金属シート５５をアライメントマーク５３および覗き窓５６を用いて位置合わせしつつ重ね合わせ、１０〜２００ｋｇｆ／ｃｍ２程度で加圧しながら接着層５４のガラス転移点温度以上の温度で加熱を行い、加熱加圧圧着することによって実現できる。
【００７８】
このような金属シート５５を接着層５４を用いて固着することによって、形成される薄膜プローブ２０の強度向上および大面積化を図ることができる。また、金属シート５５を固着することによって、検査時の温度に起因する薄膜プローブ２０と検査対象のウエハとの相対的な位置ずれの防止等、様様な状況下での薄膜プローブ２０と検査対象のウエハとの相対的な位置制度を確保することが可能となる。
【００７９】
次に、フォトレジスト膜５７をマスクとして金属シート５５をエッチングする。本実施の形態１において、このエッチングは、塩化第二鉄溶液を用いたスプレーエッチングとすることができる。
【００８０】
次に、フォトレジスト膜５７を除去した後、図１０に示すように、金属シート５５をマスクとして接着層５４に穴あけ加工を施し、配線２６に達する開口部５８を形成する。この際の穴あけ加工手段としては、たとえばエキシマレーザあるいは炭酸ガスレーザを用いたレーザ加工、またはドライエッチング加工を適用することができる。後の工程において、開口部５８内には、開口部５８の底部にて配線２６と電気的に接続する前述のランド２５（図４参照）が形成される。
【００８１】
次に、図１１に示すように、フォトレジスト膜５９を用いて金属シート５５をエッチングし、金属シート５５からなる前述の補強材２７（溝２８を含む）を形成する。このエッチングによって形成された補強材２７の平面パターンが図７および図８を用いて説明した補強材２７の平面パターンとなる。
【００８２】
次に、フォトレジスト膜５９を除去した後、図１２に示すように、開口部５８内に配線２６と電気的に接続するランド２５を形成する。このランド２５を形成するには、たとえば配線２６を電極とした電解めっき法により、銅膜、ニッケル膜および金膜を順次下層から積層することによって形成することができる。ここで、金属シート５５からなる補強材２７が形成された状況下でランド２５を形成したことにより、補強材２７を接地（グランド）層として用いることが可能となり、本実施の形態１のプローブカードを用いた検査工程時には、検査信号の乱れ等を防止することも可能となる。
【００８３】
次に、図１３に示すように、溝２８内に、エラストマ２９を形成する。この時、エラストマ２９は所定量が溝２８の上部へ出るように形成する。本実施の形態１においては、エラストマ２９を形成する方法として、溝２８内に弾性樹脂を印刷もしくはディスペンサ塗布する方法、またはシリコンシートを設置する方法を例示することができるが、前述したように、エラストマ２９の材質としては、エラストマ１７（図４参照）より軟らかい（弾性率が小さい）ものを選択する。それにより、たとえば検査対象のウエハに反りのような歪みが発生し、接触端子２４が接触するウエハの主面の複数の電極（テストパッド）間で高さにばらつきが発生していた場合でも、接触端子２４を電極（テストパッド）に確実に接触させることが可能となる。また、エラストマ２９は、多数の接触端子２４の先端が検査対象のウエハの主面に配列された電極（テストパッド）に接触する際の衝撃を緩和しつつ、個々の接触端子２４の先端の高さのばらつきを局部的な変形によって吸収し、電極（テストパッド）の高さのばらつきに倣った均一な食い込みによる接触端子２４と電極（テストパッド）との接触を実現する。
【００８４】
次に、図１４に示すように、薄膜プローブ枠６０およびプロセスリング６１を接着剤を用いて補強材２７に接着する。続いて、その薄膜プローブ枠６０およびプロセスリング６１に保護フィルム（図示は省略）を接着し、さらに中央をくり抜いたリング状の保護フィルム（図示は省略）をウエハ４１の裏面に接着する。次いで、それら保護フィルムをマスクとし、フッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ４１の裏面の酸化シリコン膜４４を除去する。
【００８５】
次に、上記保護フィルムを除去した後、ウエハ４１にシリコンエッチング用固定治具を取り付ける。このシリコンエッチング用固定治具は、中間固定板６２、ステンレス製の固定治具６３、ステンレス製の蓋６４およびＯリング６５などから形成される。ウエハ４１にシリコンエッチング用固定治具を取り付けるには、中間固定板６２に薄膜プローブ枠６０を螺子止めし、固定治具６３と蓋６４との間にＯリング６５を介してウエハ４１を装着する。ウエハ４１にシリコンエッチング用固定治具を取り付けた後、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いたエッチングにより、薄膜プローブ２０を形成するための型材であるウエハ４１を除去する。
【００８６】
続いて、酸化シリコン膜４４、導電性膜４５および導電性膜４７を順次エッチングにより除去する。この時、酸化シリコン膜４４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜４５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜４５に含まれる銅膜および導電性膜４７であるニッケル膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、接触端子２４を形成する導電性膜４８（図９参照）であるロジウム膜が接触端子２４の表面に現れる。ロジウム膜が表面に形成された接触端子２４においては、接触端子２４が接触するウエハの主面の複数の電極（テストパッド）の材料であるはんだおよびアルミニウムなどが付着し難く、ニッケルより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。
【００８７】
次に、上記シリコンエッチング用固定治具を取り外した後、図１５に示すように、薄膜プローブ枠６０およびプロセスリング６１が取り付けられた面に保護フィルム６６を接着し、接触端子２４が形成された面に保護フィルム６７を接着する。この時、保護フィルム６７の接触端子２４と対向する領域には、接触端子２４の先端部が保護フィルム６７と接触して汚染や破損してしまうことを防ぐための汚染防止材６８が配置されている。続いて、アライメントマーク５３上の保護フィルム６６を除去する。
【００８８】
次に、図１６に示すように、薄膜プローブ枠６０と接着層５４との間に接着剤６９を塗布する。続いて、薄膜プローブ枠６０を下方へ押し出しながら薄膜プローブ枠６０の端部を変形した接着層５４に固着する。
【００８９】
その後、保護フィルム６６、６７、および薄膜プローブ枠６０の外周部に沿って一体となったポリイミド膜５０と接着層５４と接着剤６９とを切り出し、本実施の形態１の薄膜プローブ２０を製造する。
【００９０】
上記ような薄膜プローブ２０の製造工程については、本発明者らによる特願２００２−２８９３７７号にも記載されている。
【００９１】
ところで、ウエハ状態での半導体集積回路の検査（たとえばプローブ検査）のスループットを向上させるためには、ウエハ１枚当たりの検査に要する時間を短縮することが求められる。ウエハ１枚当たりの検査に要する時間Ｔ０は、たとえば、半導体検査装置の１回の検査に要する時間をＴ１、プローブカードのインデックスに要する時間をＴ２、プローバが有する探針（本実施の形態１においては接触端子２４（図４参照））とウエハとを接触させるタッチダウン回数をＮ、およびウエハの交換に要する時間をＴ３とすると、Ｔ０＝（Ｔ１＋Ｔ２）×Ｎ＋Ｔ３と表される。この式より、ウエハ状態での半導体集積回路装置の検査のスループットを向上させるためには、タッチダウン回数を少なくすることが求められる。また、１枚のウエハに形成されたチップ領域数をＭ１、プローブカードが同時に接触できるチップ領域数をＭ２とすると、ショット効率Ｋは、Ｋ＝Ｍ１／（Ｍ２×Ｎ）と表される。このショット効率Ｋが悪いということは、プローブカードの利用効率が悪く、タッチダウン回数が増加しているということを意味する。すなわち、このショット効率Ｋを求める式からもタッチダウン回数を少なくすることが求められる。
【００９２】
ここで、ウエハ状態での半導体集積回路の検査におけるチップ領域の多数個取り（超多数個取りを含む）の種々の例と、その際のショット効率について図１７〜図２４を用いて説明する。
【００９３】
図１７は、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【００９４】
図１７に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域（第１領域）ＣＡを紙面の横方向で２個かつ縦方向で８個の計１６個のチップ領域に対応させ、プローブカードの２５回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７８％となる。
【００９５】
図１８も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【００９６】
図１８に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で２個かつ縦方向で１２個の計２４個のチップ領域に対応させ、プローブカードの１８回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７２％となる。
【００９７】
図１９も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【００９８】
図１９に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で４個かつ縦方向で８個の計３２個のチップ領域に対応させ、プローブカードの１３回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７５％となる。
【００９９】
図２０も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【０１００】
図２０に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で８個かつ縦方向で８個の計６４個のチップ領域に対応させ、プローブカードの８回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約６１％となる。
【０１０１】
図２１も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【０１０２】
図２１に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で１０個かつ縦方向で１０個の計１００個のチップ領域に対応させ、プローブカードの４回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７８％となる。
【０１０３】
図２２も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【０１０４】
図２２に示す例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカード（接触端子２４）が一度に接触できるコンタクト領域ＣＡを１列おきのチップ領域に対応させ、プローブカードの２回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。この場合、プローブカードが同時に接触できるチップ領域数は１６８個である。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約９３％となる。
【０１０５】
図２３も本実施の形態１のプローブカードが１回の接触によって検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【０１０６】
図２３に示す例は、ウエハＷＨの面内に８５６個のチップ領域が設けられ、プローブカード（接触端子２４）が一度に接触できるコンタクト領域ＣＡを４列おきのチップ領域に対応させ、プローブカードの４回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。この場合、プローブカードが同時に接触できるチップ領域数は２３０個である。前述のショット効率Ｋを求める式から、この場合のショット効率を求めると約９３％となる。
【０１０７】
図２４も本実施の形態１のプローブカードが１回の接触によって検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【０１０８】
図２４に示す例は、ウエハＷＨの面内に８２８個のチップ領域が設けられ、プローブカード（接触端子２４）が一度に接触できるコンタクト領域ＣＡを等間隔で選択された所定のチップ領域に対応させ、プローブカードの８回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。この場合、プローブカードが同時に接触できるチップ領域数は１１８個である。前述のショット効率Ｋを求める式から、この場合のショット効率を求めると約８８％となる。
【０１０９】
図１７〜図２４を用いて説明したように、図１７〜図２１に示したような矩形のコンタクト領域ＣＡを設定した場合には、ショット効率が約８０％未満となるが、図２２〜図２４に示したようにウエハＷＨの全面で所定の配列もしくは間隔でチップ領域を選択することによってコンタクト領域ＣＡを設定した場合には、ショット効率を約８０％以上にすることができる。この時、タッチダウン回数に着目すると、図２２〜図２４に示した例の場合には、矩形のコンタクト領域ＣＡを設定した場合（図２０および図２１に示した例は除く）より大幅に減少することができる。すなわち、図２２〜図２４に示したようにウエハＷＨの全面で所定の配列もしくは間隔でチップ領域を選択しコンタクト領域ＣＡを設定することによって、ウエハ１枚当たりの検査に要する時間を短縮することができる。その結果、ウエハ状態での半導体集積回路の検査のスループットを向上させることが可能となる。
【０１１０】
また、カンチレバー状のプローブ針とした場合には、チップ領域が縮小し、チップ領域内の電極（テストパッド）が狭ピッチ化した場合には、プローブカードへのプローブ針の針立てが困難になることが懸念される。さらに、カンチレバー状のプローブ針とした場合には、チップ領域に形成された電極（テストパッド）が、たとえば対向する２辺に沿って１列ずつ計２列が配列されているとすると、図１７および図１８に示したような２列のチップ領域の配列のコンタクト領域ＣＡに対応した針立てはできる。しかしながら、それ以上の配列のチップ領域がコンタクト領域ＣＡとなる場合（たとえば図１９〜図２１に示した例）や、ウエハＷＨの全面で所定の配列もしくは間隔で選択されたチップ領域がコンタクト領域ＣＡとなる場合（たとえば図２２〜図２４に示した例）には、プローブ針の延在する方向を考慮すると、針立てが不可能となる。すなわち、カンチレバー状のプローブ針とした場合には、ショット効率が高くタッチダウン回数の少ない図２２〜図２４に示した多数個取りの例を実現することは不可能となる。その一方で、図１〜図１６を用いて説明した本実施の形態１のプローブカードにおいては、前述したように、検査対象のウエハＷＨの主面の全面において接触端子２４（図４参照）の先端部を電極（テストパッド）の位置に合わせて配置することができるので、図２２〜図２４に示した多数個取りの例を実現することが可能となる。また、検査対象のウエハＷＨに形成されたすべてのチップ領域のすべての電極（テストパッド）の位置に合わせて接触端子２４の先端部を配置すれば、タッチダウン回数を１回とすることも可能である。
【０１１１】
次に、図２５により、本実施の形態１の半導体集積回路装置の製造方法の一例を説明する。図２５は半導体集積回路装置の製造方法を示すフロー図である。本実施の形態１においては、半導体集積回路装置としてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）および電気的一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；以下、フラッシュメモリという）を混載するＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）を例に説明する。
【０１１２】
まず、前処理工程により、ＳＲＡＭおよびフラッシュメモリのそれぞれを形成する多数の素子をそれぞれ別々のウエハのデバイス面（主面）に形成する。すなわち、この工程では、ＳＲＡＭおよびフラッシュメモリのそれぞれの仕様に基づいて、たとえば単結晶シリコンからなる半導体ウエハに対して、酸化、拡散、不純物注入、配線パターン形成、絶縁層形成および配線層形成などの各ウエハ処理工程を繰り返して所望の集積回路を形成するものである（ステップＳＳ１、ＳＦ１）。
【０１１３】
次に、上記ウエハを複数のチップ領域に分割するスクライブ領域に形成されたＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を形成するＭＩＳのＤＣ動作特性試験を行う。すなわち、ＴＥＧを形成するＭＩＳのしきい値電圧を測定することにより、ＳＲＡＭおよびフラッシュメモリのそれぞれを形成するＭＩＳのしきい値電圧を検査するものである（ステップＳＳ２、ＳＦ２）。
【０１１４】
次に、多数の素子が形成されたウエハに対しての検査（ウエハレベル検査）を行う（ステップＳＳ３、ＳＦ３）。ここでは、バーンイン検査およびプローブ検査をその順番に行うものであり、必要に応じてバーンイン検査の前に簡易なプローブ検査を入れる場合もある。バーンイン検査では、たとえばウエハを高温（たとえば１２５〜１５０℃）雰囲気中において、定格もしくはそれを超える電源電圧を印加して集積回路に電流を流し、温度および電圧ストレスを加えて将来不良に到る可能性のあるチップをスクリーニングする。また、プローブ検査では、たとえばウエハを高温（たとえば８５〜９５℃）雰囲気中において、ＳＲＡＭおよびフラッシュメモリへの書き込みおよび読み出し動作により所定のテストパターンを用いてメモリ機能を試験し、所定の機能通りに動作するか否かを確認する機能テストや、入出力端子間のオープン／ショート検査、リーク電流検査、電源電流の測定などのＤＣテスト、メモリ制御のＡＣタイミングを試験するＡＣテストなどを行う。このウエハレベルプローブ検査工程においては、図１〜図１６を用いて説明した本実施の形態１のプローブカードを有する半導体検査装置が用いられる。また、ウエハレベルバーンイン検査工程においても、本実施の形態１のプローブカードを適用してもよい。このようなウエハレベルでの検査を行うことにより、バーンイン検査等の不良データを上記前処理工程へフィードバックすることが可能となる。それにより、前処理工程の不具合を改善することができる。
【０１１５】
また、上記のようなステップＳＳ３、ＳＦ３において、バーンイン検査時間（８時間〜４８時間程度）と同様に検査時間の長い検査、たとえばロングサイクルテストやリフレッシュテスト（１時間〜数１０時間程度）などを行ってもよい。このような検査時間の長い検査をウエハレベルで行うことにより、そのような検査を個々のチップに分割してから行う場合に比べて本実施の形態１の半導体集積回路装置の製造のスループットを大幅に向上することができる。
【０１１６】
次に、上記バーンイン検査およびプローブ検査の結果、不良の素子に対してレーザ光を照射して救済する。すなわち、この工程では、プローブ検査の結果を解析してＳＲＡＭおよびフラッシュメモリの不良ビットを見つけ出し、この不良ビットに対応する冗長救済ビットのヒューズをレーザ光で切断、または電気ヒューズを外部電圧入力で切断することにより、冗長救済処理を施してリペアを行うものである（ステップＳＳ４、ＳＦ４）。この救済工程後、上記ステップＳＳ３、ＳＦ３で示したウエハレベルバーンイン検査工程およびウエハレベルプローブ検査工程と同様のウエハレベルバーンイン検査工程およびウエハレベルプローブ検査工程を行ってもよい。この工程は、冗長救済処理により不良ビットを冗長救済用ビットに切り替えることができたことを確認するものである。ここで、冗長救済処理後においてのみ実施可能なＳＲＡＭおよびフラッシュメモリのメモリセルの干渉試験、たとえばディスターブリフレッシュテストなどを行ってもよい。また、フラッシュメモリのメモリセルに対しては、ウエハレベルで書き込みおよび消去の試験を行ってもよい（ステップＳＳ５、ＳＦ５）。
【０１１７】
次に、ＳＲＡＭが形成されたウエハおよびフラッシュメモリが形成されたウエハのそれぞれを個々のチップへ切断する（ステップＳＳ６、ＳＦ６）。ここで、切断せずに良品のウエハをそのまま製品として出荷することも可能である（ステップＳＳ７、ＳＦ７）。
【０１１８】
ＳＲＡＭが形成されたチップおよびフラッシュメモリが形成されたチップをＭＣＰに組み立てる場合には、ＳＲＡＭが形成されたチップおよびフラッシュメモリが形成されたチップを実装基板上に搭載するダイボンディング工程、各チップのパッドと実装基板上のパッドとをワイヤにより電気的に接続するワイヤボンディング工程、各チップおよびワイヤの部分を保護するためにレジンによりモールドするレジンモールド工程および外部リードを成形・表面処理するリード成形工程などを行う。なお、ワイヤボンディングに限らず、フリップチップボンディングなども可能である（ステップＳＰ７）。このようにして組み立てたＭＣＰは、製品として出荷し、ユーザに提供することができる（ステップＳＰ８）。
【０１１９】
上記のような本実施の形態１の半導体集積回路装置の製造方法によれば、ＭＣＰを組み立てる前にバーンイン検査およびプローブ検査を行うので、バーンイン検査による不良またはプローブ検査による不良が発見されたチップについても救済することができる。それにより、ＫＧＤによってＭＣＰを組み立てることができるようになるので、ＭＣＰの歩留りを大幅に向上することができる。また、ＭＣＰに搭載するチップの数が増える程効果が大きくなる。
【０１２０】
また、ウエハレベルでのバーンイン検査およびプローブ検査の適用によって、合計のインデックス時間を短縮することができる。さらに、ウエハレベル検査を実施することにより、同時に検査できるチップの数を増やすことができる。これらのことから、ウエハ検査工程のスループットを向上することが可能となるので、本実施の形態１の半導体集積回路装置の製造コストを低減することが可能となる。
【０１２１】
（実施の形態２）
図２６は、前記実施の形態１で説明した多層配線基板１（図１参照）の下面に取り付けられる本実施の形態２の下部押圧手段の構成を示す斜視図である。
【０１２２】
本実施の形態２の下部押圧手段は、前記実施の形態１の下部押圧手段の構成（図３参照）とプッシャ１８（図３参照）以外はほぼ同様である。図２６に示すように、本実施の形態２の下部押圧手段には、プッシャ１８の代わりにプッシャ（押圧部材）１８Ａが配置される。前記実施の形態１のプッシャ１８は、プローブカードが同時に接触するチップ領域の数と同数だけ配置され、各チップ領域に個別に押圧力を与えたが、本実施の形態２のプッシャ１８Ａの配置数は、プローブカードが同時に接触するチップ領域の数より少なく、１つのプッシャ１８Ａは、複数のチップ領域に押圧力を与えるものである。たとえば、プローブカードが同時に接触するチップ領域の配列が縦方向で８列かつ横方向で８列であった場合には、１つのプッシャ１８Ａは、縦方向または横方向で１列分のチップ領域、すなわち８個のチップ領域に押圧力を与えるものである。
【０１２３】
このような本実施の形態２においても、前記実施の形態１と同様の効果を得ることができる。
【０１２４】
（実施の形態３）
図２７は、前記実施の形態１で説明した多層配線基板１（図１参照）の下面に取り付けられる本実施の形態３の下部押圧手段の要部を示した断面図である。
【０１２５】
本実施の形態３の下部押圧手段は、前記実施の形態１の下部押圧手段が有する薄膜プローブ２０の構成以外はほぼ同様である。図２７に示すように、本実施の形態３の薄膜プローブ２０は、前記実施の形態１の薄膜プローブ２０（図４参照）が有するランド２５の表面が平坦となるように形成したものである。すなわち、ランド２５を形成する銅膜２５Ａ、ニッケル膜２５Ｂおよび金膜２５Ｃのそれぞれの膜厚を厚くして、ポゴピン１２が接するランド２５の表面を平坦化したものである。
【０１２６】
このように、ランド２５の表面を平坦化することにより、接触端子２４が検査対象のウエハ（チップ領域主面上に形成された電極（テストパッド））に接触した際の衝撃によって、ポゴピン１２とランド２５とが滑り、さらにポゴピン１２とランド２５とが滑ったことで生じる衝撃が接触端子２４に伝わり、接触端子２４の接触によって電極（テストパッド）に形成された圧痕が広がってしまう不具合を未然に防ぐことができる。このような圧痕の広がりを防ぐことによって、後の工程で電極（テストパッド）にボンディングワイヤを接続した際に、電極（テストパッド）とボンディングワイヤとの接着力が低下してしまう不具合を未然に、かつ確実に防ぐことが可能となる。
【０１２７】
また、前記実施の形態１のランド２５の構成（図４参照）においても、ポゴピン１２が所定の押圧力でランド２５を押圧するようなプリロードを予めポゴピン１２に与えておくことによっても同様の効果を得ることができる。
【０１２８】
上記のような本実施の形態３においても、前記実施の形態１、２と同様の効果を得ることができる。
【０１２９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３０】
たとえば、前記実施の形態においては、薄膜プローブを形成する際の型材としてシリコンからなるウエハを異方性エッチングによって加工して用いる場合について説明したが、シリコン以外の材料でもよいし、異方性エッチングに限るものではない。たとえば、ガラスなどをドライエッチング等で加工して用いてもよい。
【０１３１】
また、前記実施の形態においては、薄膜プローブを形成する際の型材となるウエハを異方性エッチングすることによって角錐台状の穴を形成する場合について説明したが、角錐台状とする代わりに、たとえば角錐状としてもよく、その穴を用いて、小さな針圧で安定した接触抵抗を確保できる程度の接触端子が形成できればよい。
【０１３２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【０１３３】
すなわち、ウエハ状態での半導体集積回路の電気的検査のスループットを向上できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるプローブカードの要部斜視図である。
【図２】本発明の一実施の形態であるプローブカードの上面の要部斜視図である。
【図３】本発明の一実施の形態であるプローブカードに含まれる下部押圧手段の構成を示す斜視図である。
【図４】図３に示した下部押圧手段の要部断面図である。
【図５】図３に示した下部押圧手段に含まれる薄膜プローブの平面図である。
【図６】図５に示した薄膜プローブの一部を拡大して示した平面図である。
【図７】図３に示した下部押圧手段に含まれる薄膜プローブの平面図である。
【図８】図７に示した薄膜プローブの一部を拡大して示した平面図である。
【図９】図４〜図８にて説明した薄膜プローブの製造工程を説明する要部断面図である。
【図１０】図９に続く薄膜プローブの製造工程中の要部断面図である。
【図１１】図１０に続く薄膜プローブの製造工程中の要部断面図である。
【図１２】図１１に続く薄膜プローブの製造工程中の要部断面図である。
【図１３】図１２に続く薄膜プローブの製造工程中の要部断面図である。
【図１４】図１３に続く薄膜プローブの製造工程中の要部断面図である。
【図１５】図１４に続く薄膜プローブの製造工程中の要部断面図である。
【図１６】図１５に続く薄膜プローブの製造工程中の要部断面図である。
【図１７】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図１８】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図１９】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２０】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２１】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２２】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２３】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２４】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２５】本発明の一実施の形態である半導体集積回路装置の製造工程を示すフローチャートである。
【図２６】本発明の他の実施の形態であるプローブカードに含まれる下部押圧手段の構成を示す斜視図である。
【図２７】本発明の他の実施の形態であるプローブカードに含まれる下部押圧手段の要部断面図である。
【図２８】ポゴピンの一例を示す断面図である。
【符号の説明】
１ 多層配線基板
２ ベースホルダ
３ ピン
４ リニアプッシュ
５ スプリングプランジャ
６ 蓋
７ アジャストホルダ
８ ボルト
９ シムリング
１０ アジャストボルト
１１ ワイヤ
１２ ポゴピン（接続機構）
１３ 受けピン板
１４、１５ ポゴピン台座板
１６ ピン
１７ エラストマ（第２弾性材）
１８、１８Ａ プッシャ（押圧部材）
１９ 押さえ板
２０ 薄膜プローブ（第１シート）
２１ ストレッチホルダ
２２ シリコンゴム
２３ 螺子
２４ 接触端子
２５ ランド（第２電極）
２５Ａ 銅膜
２５Ｂ ニッケル膜
２５Ｃ 金膜
２６ 配線
２７ 補強材（第１補強部材）
２８ 溝
２９ エラストマ（第１弾性材）
３０ 押圧機構
４１ ウエハ
４３ 穴
４４ 酸化シリコン膜
４５ 導電性膜
４７、４８、４９ 導電性膜
５０ ポリイミド膜
５１、５２ 導電性膜
５３ アライメントマーク
５４ 接着層
５５ 金属シート
５６ 覗き窓
５７ フォトレジスト膜
５８ 開口部
５９ フォトレジスト膜
６０ 薄膜プローブ枠
６１ プロセスリング
６２ 中間固定板
６３ 固定治具
６４ 蓋
６５ Ｏリング
６６、６７ 保護フィルム
６８ 汚染防止材
６９ 接着剤
ＣＡ コンタクト領域（第１領域）
ＭＢＬ 金属ボール
ＰＬＧ 接触ピン
ＳＦ１〜ＳＦ７ ステップ
ＳＰ７、ＳＰ８ ステップ
ＳＳ１〜ＳＳ７ ステップ
ＳＰＲ ばね
ＴＵＢ 管（保持部材）
ＷＨ ウエハ
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体ウエハ状態での半導体集積回路の電気的検査に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の検査技術として、たとえばプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。
【０００３】
近年、半導体集積回路装置のプローブ検査においては、ウエハ出荷対応（品質の差別化）、ＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）対応（ＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ Ｐａｃｋａｇｅ）の歩留り向上）、およびトータルコスト低減などの要求から、半導体ウエハ（以下、単にウエハと記す）状態でプローブ検査を行う技術が用いられている。
【０００４】
ウエハ状態でのプローブ検査に用いる検査装置として、たとえば接触端子をプロービング側の所定の領域に複数併設し、各接触端子に電気的に接続する引き出し用配線と、絶縁層を挟んでその引き出し用配線と対向するグランド層とを有する多層フィルムを前記領域の弛みをなくすように押さえ部材に取り付け、その押さえ部材に対して接触圧供与手段によって接触圧を供与しつつ、所定のコンプライアンス機構を押さえ部材に係合させた構成の検査装置がある（たとえば特許文献１および特許文献２参照）。
【０００５】
また、上記接触端子および引き出し用配線等の形成手段として、たとえばシリコンウエハを異方性エッチングすることによって接触端子を形成するための型を形成し、この型を用いて接触端子および引き出し用配線等を形成し、接触端子および引き出し用配線等の形成後に型となったシリコンウエハを除去する技術がある（たとえば特許文献３および特許文献４参照）。
【０００６】
【特許文献１】
特開平１１−２３６１５号公報
【０００７】
【特許文献２】
特開平１０−３０８４２３号公報
【０００８】
【特許文献３】
特開平１１−９７４７１号公報
【０００９】
【特許文献４】
特開平７−２８３２８０号公報
【００１０】
【発明が解決しようとする課題】
半導体集積回路装置の一種であるメモリ製品の大容量化や、同じく半導体集積回路装置の一種であるメモリ内蔵ロジック製品の増加に伴い、ウエハ状態でのプローブ検査に要する時間が増大している。そのため、ウエハ状態でのプローブ検査のスループットを向上させることが求められている。このスループットを向上させるためには、ウエハ１枚当たりの検査に要する時間を短縮することが求められる。ウエハ１枚当たりの検査に要する時間Ｔ０は、たとえば、検査装置の１回の検査に要する時間をＴ１、プローバのインデックスに要する時間をＴ２、プローバが有する探針（プローブ針）とウエハとを接触させる回数（以下、タッチダウン回数と記す）をＮ、およびウエハの交換に要する時間をＴ３とすると、Ｔ０＝（Ｔ１＋Ｔ２）×Ｎ＋Ｔ３と表される。この式より、ウエハ状態でのプローブ検査のスループットを向上させるためには、タッチダウン回数を少なくすることが課題となる。
【００１１】
また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（以下、単にチップと記す）の面積を小さくし、ウエハ１枚当たりの取得チップ数を増加することが進められている。それに伴い、テストパッド（ボンディングパッド）の配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。ここで、カンチレバー状の探針を有するプローバを用いて検査を行う場合には、テストパッドの表面に形成された自然酸化膜を破いて探針とテストパッドとを接触させるために、探針をテストパッドの表面でワイピングさせる。探針をワイピングさせたことにより、テストパッド表面の自然酸化膜を破るだけでなく、テストパッドそのものの表面にワイピングによる傷が生じる。前述のようにテストパッドの面積が縮小されてきていることから、テストパッドの表面でその傷が占める領域は大きくなる。そのため、後の工程でそのテストパッドに接続されたボンディングワイヤの接着力が低下してしまう課題が存在する。
【００１２】
本発明の目的は、ウエハ状態での半導体集積回路の電気的検査のスループットを向上できる技術を提供することにある。
【００１３】
また、本発明の他の目的は、半導体集積回路装置の検査時においてテストパッドに生じるダメージを低減することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、本発明は、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程と、前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程とを含み、
前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線と電気的に接続する複数の第２電極が配置され、
前記第１カードは、前記複数の第２電極に電気的に接続する複数の接続機構および前記複数の接触端子を前記複数の第１電極へ押圧する押圧機構を有し、
前記接続機構は、弾性を有し前記複数の接触端子の前記複数の第１電極への接触時の加重によって前記第２電極を押圧する接触針と前記接触針を保持する保持部材とから形成され、前記第１シートの前記第２面上にて前記第２電極に接触するように配置され、
前記押圧機構は、前記第１シート側から第１弾性材、押圧部材および第２弾性材を順に重ねて形成され、前記第１シートの前記第２面上にて前記複数の接触端子の上部に配置され、
１つの前記押圧機構は１つ以上の前記接触端子を押圧する。
【００１７】
また、本発明は、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程と、前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程とを含み、
前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線と電気的に接続する複数の第２電極が配置され、
前記第１カードは、前記複数の第２電極に電気的に接続する複数の接続機構を有し、
前記接続機構は、弾性を有し前記複数の接触端子の前記複数の第１電極への接触時の加重によって前記第２電極を押圧する接触針と前記接触針を保持する保持部材とから形成され、前記第１シートの前記第２面上にて前記第２電極に接触するように配置され、
前記接触針は、前記複数の接触端子が前記複数の第１電極へ接触する前に予め前記第２電極を押圧している。
【００１８】
また、本発明は、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程と、前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程とを含み、
前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線と電気的に接続する複数の第２電極が配置され、
前記第１カードは、前記複数の第２電極に電気的に接続する複数の接続機構を有し、
前記接続機構は、弾性を有し前記複数の接触端子の前記複数の第１電極への接触時の加重によって前記第２電極の前記表面を押圧する接触針と前記接触針を保持する保持部材とから形成され、前記第１シートの前記第２面上にて前記第２電極に接触するように配置され、
前記接触針と接する前記複数の第２電極の表面は平坦化されている。
【００１９】
【発明の実施の形態】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００２０】
ウエハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）およびＳＴＮ（Ｓｕｐｅｒ−Ｔｗｉｓｔｅｄ−Ｎｅｍａｔｉｃ）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００２１】
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
【００２２】
接触機構とは、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに接続された先端部を有する接触端子を一体的に形成したものをいう。
【００２３】
薄膜プローブとは、検査対象と接触する接触端子とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、厚さ１０μｍ〜１００μｍ程度のものをいう。
【００２４】
ポゴピン（ＰＯＧＯ ｐｉｎ）とは、接触ピン（プランジャ（接触針））をばね（コイルスプリング）の弾性力で電極（端子）に押し当てることにより、その電極への電気的接続を行うようにした接触針をいい、たとえば図２８に示すように、金属製の管（保持部材）ＴＵＢ内に配置されたばねＳＰＲが金属ボールＭＢＬを介して接触ピンＰＬＧへ弾性力を伝える構成となっている。
【００２５】
プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、半導体検査装置とは、プローブカードおよび検査対象となるウエハを載せる試料支持系を有する検査装置をいう。
【００２６】
プローブ検査とは、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。
【００２７】
バーンイン検査とは、温度および電圧ストレスを加えて将来不良に到る可能性のあるチップをスクリーニングすることをいう。
【００２８】
多数個取りとは、複数のチップ領域に対して同時に半導体集積回路の電気的検査を行うことをいい、特に、超多数個取りとは、約６４個以上のチップ領域（ピン数では約１０００個以上）に対して同時に半導体集積回路の電気的検査を行うことをいう。
【００２９】
ＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）とは、フリップチップボンディングなどのようにベアチップ状態で実装する形態のチップにおいて、良品であることを保証されたもののことをいう。ここで、良品が保証されているということは、パッケージ品と同程度の検査を実施されスクリーニングされているということである。
【００３０】
インデックス時間とは、チップまたはウエハを連続して検査する時に、１枚のチップまたはウエハの検査が終了した後、次のチップまたはウエハの位置決めが完了して検査を開始可能となるまでの時間のことをいう。
【００３１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００３３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３５】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３７】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略す。
【００３８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３９】
（実施の形態１）
図１は、本実施の形態１のプローブカード（第１カード）の構造を斜め上方から示した要部斜視図である。
【００４０】
本実施の形態１のプローブカードは、たとえば多層配線基板１に上部押圧手段および下部押圧手段を取り付けてなるものである。図１に示すように、多層配線基板１の上面に取り付けられた上部押圧手段は、ベースホルダ２、ピン３、リニアプッシュ４、スプリングプランジャ５、蓋６、アジャストホルダ７、ボルト８、シムリング９およびアジャストボルト１０などから形成されている。
【００４１】
ベースホルダ２は、プローブカードを検査対象のウエハに接触させた時の荷重を受け止め、その荷重によるプローブカードの歪みなどを防ぐ。それにより、後述するプローブカードが有する接触端子と、その接触端子が接触するウエハ主面の電極（テストパッド（第１電極））との相対的な位置がずれてしまうことを防いでいる。
【００４２】
ピン３は、多層配線基板１とベースホルダ２との間に取り付けられ、多層配線基板１上でのベースホルダ２の位置を決定する。
【００４３】
リニアプッシュ４は、上部押圧手段から後述する下部押圧手段に達するアジャストボルト１０のベースホルダ２内におけるガイド機能を有し、アジャストボルト１０の上下動を可能とするスペースを確保するために配置される。
【００４４】
スプリングプランジャ５は、ベースホルダ２の側面から取り付けられ、多層配線基板１の上面に水平な方向（以降、ＸＹ方向という）におけるアジャストボルト１０の位置の調整を行う。
【００４５】
蓋６は、ベースホルダ２に形成された穴内に配置されたリニアプッシュ５が、ベースホルダ２の上方へ抜け出てしまうことを防ぐ機能を有する。
【００４６】
シムリング９は、アジャストボルト１０とアジャストホルダ７との間の隙間を調整するためのものである。
【００４７】
アジャストボルト１０は、上部押圧手段および多層配線基板１を通して後述する下部押圧手段に達し、回転によって下部押圧手段の高さ方向での位置の調整を行う。また、アジャストボルト１０の取り付けによって、上部押圧手段、多層配線基板１および下部押圧手段を一体化する。さらに、アジャストボルト１０による下部押圧手段の高さ方向での位置の調整を終えた後は、アジャストホルダ７およびボルト８によってアジャストボルト１０を締め付け、アジャストボルト１０が回転してしまうことを防ぎ、下部押圧手段の高さ方向での位置に狂いが生じないようにする。
【００４８】
図２は、上記上部押圧手段が多層配線基板１に取り付けられた際の多層配線基板１の上面の要部を示す要部斜視図である。
【００４９】
図２に示すように、ベースホルダ２からは、後述する下部押圧手段が有する接触端子と電気的に接続された多数本のワイヤ１１が引き出され、これらのワイヤ１１は、多層配線基板１の上面のそれぞれ対応する接続用端子へ接続されることによって、多層配線基板１に形成された回路と電気的に接続している。
【００５０】
図３は、多層配線基板１の下面に取り付けられる下部押圧手段の構成を示す斜視図である。
【００５１】
図３に示すように、下部押圧手段は、ポゴピン（接続機構）１２、受けピン板１３、ポゴピン台座板１４、１５、ピン１６、エラストマ（第２弾性材）１７、プッシャ（押圧部材）１８、押さえ板１９、薄膜プローブ（第１シート）２０、ストレッチホルダ２１およびシリコンゴム２２などから形成されている。
【００５２】
ポゴピン１２は、多数個取りもしくは超多数個取りに対応した必要な本数が配置されている。これらポゴピン１２のそれぞれの下端は、薄膜プローブ２０に接触し、それぞれの上端は上記ワイヤ１１（図２参照）と電気的に接続している。
【００５３】
上記ポゴピン１２が配置されたポゴピン台座板１４、１５は、ポゴピン１２のＸＹ方向における位置を合わせるために用いられ、ピン１６およびピン３（図１参照）によってベースホルダ２（図１参照）と固定されることによってＸＹ方向におけるベースホルダ２との相対的な位置が決定される。
【００５４】
ストレッチホルダ２１は、薄膜プローブ２０をそれ自体に添付することによって保持し、薄膜プローブ２０のＸＹ方向および高さ方向での位置を高精度に保っている。
【００５５】
プッシャ１８は、たとえばＳＵＳ（ステンレス）から形成されている。プッシャ１８の配置数は、たとえば本実施の形態１のプローブカードを用いた半導体集積回路の電気的検査時において、後述するプローブカードが有する複数の接触端子の接触するチップ領域の数と同数である。また、エラストマ１７は、たとえばシリコンゴムから形成され、各プッシャ１８上に各々１個ずつ配置されている。このようなエラストマが配置された状態で、プッシャ１８は薄膜プローブ２０の所定の位置に接触し、各チップ領域に個別に押圧力を与える。また、この押圧力の付与によって、検査対象のウエハの表面形状に合わせて変形可能であるが、これについては後に詳述する。
【００５６】
上記のような受けピン板１３、ポゴピン台座板１４、１５、エラストマ１７およびプッシャ１８は、螺子２３によって押さえ板１９へ固定されることによって高精度に一体化されている。
【００５７】
シリコンゴム２２はポゴピン台座板１５とストレッチホルダ２１との間に配置され、高さ方向での負荷が加わることにより、ポゴピン台座板１５とストレッチホルダ２１とのＸＹ方向での相対的な位置を固定する。
【００５８】
このような下部押圧手段は、図１を用いて説明したアジャストボルト１０による固定によって前述の上部押圧手段（図１参照）および多層配線基板１（図１参照）と一体化されている。
【００５９】
図４は、上記下部押圧手段の要部を示した断面図である。
【００６０】
図４に示すように、薄膜プローブ２０の下面（第１面）には、突起状の接触端子２４が形成されている。また、薄膜プローブ２０の上面（第２面）には、ランド（第２電極）２５が形成されている。接触端子２４とランド２５とは、薄膜プローブ２０内に形成された配線２６によって電気的に接続されている。このような状況下で、ポゴピン１２の先端がランド２５と接触し、ポゴピン１２と接触端子２４とが電気的に接続されている。このような接触端子２４がチップ領域の主面上に形成された電極（テストパッド）に接触することにより、本実施の形態１の半導体検査装置は半導体集積回路の電気的検査を行うものである。このような薄膜プローブ２０は、たとえば配線２６の断線のような故障が発生し、プローブカードを修理しなければならない場合でも、同品種の薄膜プローブ２０と交換することにより修理を完了できるので、修理に要する時間を短縮することができる。
【００６１】
薄膜プローブ２０の上面においては、補強材（第１補強部材）２７が形成されている。この補強材２７としては、検査対象となるウエハと同程度の線膨張率（熱膨張係数（第１線膨張率））を有する材質を選択する。それにより、温度変化があった場合でも、接触端子２４とチップ領域の主面上に形成された電極（テストパッド）との相対的な位置を一致した状態に保つことができる。ぞれにより、接触端子２４を所定の電極（テストパッド）へ確実に接触させることができる。補強材２７の材質としては、検査対象となるウエハがシリコンを主成分としている時には、シリコンもしくは４２アロイを例示することができる。
【００６２】
接触端子２４の上部において、補強材２７には溝２８が形成され、この溝２８内を満たし、かつ溝２８の上部へ所定量が出るようにエラストマ（第１弾性材）２９が形成されている。このエラストマ２９上に、前述のプッシャ１８およびエラストマ１７が、エラストマ１７、２９でプッシャ１８を挟むように配置され、エラストマ２９とプッシャ１８とエラストマ１７とで押圧機構３０を形成している。ここで、本実施の形態１において、エラストマ２９としては、エラストマ１７より軟らかい（弾性率が小さい）材質を選択する。本発明者らの行った実験によれば、このようにエラストマ２９の材質を選択することにより、たとえば検査対象のウエハに反りのような歪みが発生し、接触端子２４が接触する複数の電極（テストパッド）間で高さにばらつきが発生していた場合でも、接触端子２４を電極（テストパッド）に確実に接触させることができた。それにより、本実施の形態１のプローブカードを用いた半導体集積回路の電気的検査のスループットを向上することが可能となる。
【００６３】
図５は上記薄膜プローブ２０の全体の平面パターンを、特にランド２５および配線２６の配置パターンに着目して示した平面図であり、たとえば縦および横の配列がそれぞれ８列ずつの合計６４個のチップ領域に対して同時に検査を行うことのできる構成を示している。図６はその平面パターンの一部であり、２つのチップ領域に対応する部分を拡大して示した要部平面図である。また、図６中において、接触端子２４は先端部の位置のみの図示とし、１つのチップ領域に対して、接触端子２４が２６ピン配置された場合について示している。
【００６４】
本実施の形態１では、隣接するランド２５間の間隔（第１の間隔）ｔ１を隣接する接触端子２４の先端部間の間隔より広く、かつ等間隔となるように設定している。これは、接触端子２４の先端部の平面での配置位置は、それぞれの接触端子２４が接触する検査対象のウエハの主面に形成された電極（テストパッド）の位置によって決定されるが、ランド２５の配置位置については、配線２６の引き回しおよびポゴピン１２の配置がしやすいよう設定できるからである。本実施の形態１において、この隣接するランド２５間の間隔ｔ１は、チップサイズが５ｍｍ×５ｍｍ程度であり、接触端子２４が２６ピン配置され、隣接する接触端子２４の先端部間の間隔が数１０μｍ程度である場合において、約０．６５ｍｍとすることを例示できる。
【００６５】
上記のような薄膜プローブ２０によれば、検査対象のウエハの主面の全面において接触端子２４の先端部を電極（テストパッド）の位置に合わせて配置し、接触端子２４と電気的に接続するポゴピン１２を上方に垂直に延在するように配置しているので、チップサイズが小型化し、電極（テストパッド）が小型化および狭ピッチ化した場合でも、電極（テストパッド）の配列に関係なくウエハレベルでの半導体集積回路の検査を行うことが可能となる。
【００６６】
図７は上記薄膜プローブ２０の全体の平面パターンを、特にランド２５および補強材２７の配置パターンに着目して示した平面図であり、前述の図５と同様に、たとえば縦および横の配列がそれぞれ８列ずつの合計６４個のチップ領域に対して同時に検査を行うことのできる構成を示している。図８はその平面パターンの一部であり、２つのチップ領域に対応する部分を拡大して示した要部平面図である。また、前述の図６と同様に、図８中において、接触端子２４は先端部の位置のみの図示とし、１つのチップ領域に対して、接触端子２４が２６ピン配置された場合について示している。さらに、図８中においては、補強材２７が形成された領域は、ハッチングを付して示している。
【００６７】
図７および図８に示すように、薄膜プローブ２０の上面において、エラストマ２９（図４参照）を配置するための溝２８が形成される領域と、ランド２５を配置するための領域と、複数のランド２５間の短絡を防ぐための溝が形成される領域とが設けられ、これらの領域を除くすべての領域に補強材２７は形成される。前述したように、補強材２７は検査対象となるウエハと同程度の線膨張率（熱膨張係数）を有する材質から形成されているので、薄膜プローブ２０の上面の広い領域に補強材２７を形成することによって、温度変化があった場合でも、接触端子２４とチップ領域の主面上に形成された電極（テストパッド）との相対的な位置を確実に一致した状態に保つことが可能となる。
【００６８】
ところで、上記接触端子２４（図４参照）をチップ領域の電極（テストパッド）に接触させ、接触端子２４と電極（テストパッド）との電気的導通を取るためには、電極（テストパッド）の表面に形成された自然酸化膜（図示は省略）を破って接触端子２４を電極（テストパッド）に接触させる必要がある。ここで、本実施の形態１のプローブカードが有する接触端子２４（図４参照）の代わりに、カンチレバー状のプローブ針からなる接触端子を有するプローブカードを用いた場合には、その自然酸化膜を破るために、接触端子と電極（テストパッド）とが接触した後に、接触端子をワイピングさせることによってその自然酸化膜を破ることになる。ところが、そのワイピングによって、自然酸化膜を破るだけでなく、電極（テストパッド）そのものの表面に傷を付けてしまうことが懸念される。電極（テストパッド）の表面にこのような傷が付いてしまった場合、後の工程で電極（テストパッド）にボンディングワイヤを接続した際に、電極（テストパッド）とボンディングワイヤとの接着力が低下してしまうおそれがある。また、チップサイズの縮小化によって、電極（テストパッド）も小型化するので、電極（テストパッド）の表面では傷の付いた領域の占める割合が大きくなり、さらに電極（テストパッド）とボンディングワイヤとの接着力が低下してしまうおそれがある。
【００６９】
一方、本実施の形態１の接触端子２４は、上記押圧機構３０（図４参照）の押圧力によって先端部が上記自然酸化膜に突き刺さるようにして電極（テストパッド）そのものの表面に達し、接触端子２４と電極（テストパッド）との電気的導通を取る。そのため、カンチレバー状のプローブ針からなる接触端子を用いた場合に比べて、電極（テストパッド）そのものの表面に生じる傷を低減することができる。すなわち、後の工程で接続するボンディングワイヤと電極（テストパッド）との接着力が低下してしまう不具合を未然に防ぐことが可能となる。
【００７０】
次に、上記図４〜図８を用いて説明した薄膜プローブ２０の製造工程について、図９〜図１６を用いて説明する。なお、図９〜図１６は、薄膜プローブ２０の製造工程中の要部断面図である。
【００７１】
まず、図９に示すように、厚さ０．２ｍｍ〜０．６ｍｍ程度のシリコンからなるウエハ４１を用意し、熱酸化法によってこのウエハ４１の両面に膜厚０．５μｍ程度の酸化シリコン膜を形成する。続いて、フォトレジスト膜をマスクとしてウエハ４１の主面側の酸化シリコン膜をエッチングし、ウエハ４１の主面側の酸化シリコン膜にウエハ４１に達する開口部を形成する。次いで、残った酸化シリコン膜をマスクとし、強アルカリ水溶液（たとえば水酸化カリウム水溶液）をもちいてウエハ４１を異方的にエッチングすることによって、ウエハ４１の主面に（１１１）面に囲まれた角錐台状の穴４３を形成する。
【００７２】
次に、上記穴４３の形成時にマスクとして用いた酸化シリコン膜をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ４１に熱酸化処理を施すことにより、穴４３の内部を含むウエハ４１の全面に膜厚０．５μｍ程度の酸化シリコン膜４４を形成する。次いで、穴４３の内部を含むウエハ４１の主面に導電性膜４５を成膜する。この導電性膜４５は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜４５上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で接触端子２４（図４参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成する。
【００７３】
次に、導電性膜４５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜４５上に硬度の高い導電性膜４７、４８、４９を順次堆積する。本実施の形態１においては、導電性膜４７、４９をニッケル膜とし、導電性膜４８をロジウム膜とすることを例示できる。ここまでの工程により、導電性膜４８、４９から前述の接触端子２４を形成することができる。なお、導電性膜４５、４７は、後の工程で除去されるが、その工程については後述する。
【００７４】
次に、上記フォトレジスト膜を除去した後、接触端子２４および導電性膜４５を覆うようにポリイミド膜５０を成膜する。続いて、そのポリイミド膜５０に接触端子２４に達する開口部を形成する。この開口部は、レーザを用いた穴あけ加工またはアルミニウム膜をマスクとしたドライエッチングによって形成することができる。
【００７５】
次に、その開口部の内部を含むポリイミド膜５０上に導電性膜５１を成膜する。この導電性膜５１は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜５１上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜５１に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜５１上に導電性膜５２を成膜する。本実施の形態１においては、導電性膜５２として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。
【００７６】
次に、上記フォトレジスト膜を除去した後、導電性膜５２をマスクとして導電性膜５１をエッチングすることにより、導電性膜５１、５２からなる配線２６および位置合わせ用のアライメントマーク５３を形成する。配線２６は、上記開口部の底部にて接触端子２４と電気的に接続することができる。
【００７７】
次に、ウエハ４１の主面に、たとえばポリイミド系の接着シートまたはエポキシ系の接着シートを貼付することにより、接着層５４を形成する。続いて、この接着層５４の上面に金属シート５５を固着する。この金属シート５５としては、線膨張率が低く、かつウエハ４１の線膨張率に近い材質を選ぶものであり、本実施の形態１では、たとえば４２アロイ（ニッケル４２％かつ鉄５８％の合金で、線膨張率４ｐｐｍ／℃）またはインバー（ニッケル３６％かつ鉄６４％の合金で、線膨張率１．５ｐｐｍ／℃）を例示することができる。また、金属シート５５を用いる代わりにウエハ４１と同じ材質のシリコン膜を形成してもよいし、シリコンと同程度の線膨張率を有する材質、たとえばスーパーインバー（鉄、ニッケルおよびコバルトの合金）、コバール（鉄、ニッケルおよびコバルトの合金）、またはセラジン（セラミックおよび樹脂の混合材料）などでもよい。このような金属シート５５には、アライメントマーク５３を視覚的に確認するための覗き窓５６が形成されている。このような金属シート５５を固着するには、たとえば上記接触端子２４およびアライメントマーク５３が形成されたウエハ４１に覗き窓５６が形成された金属シート５５をアライメントマーク５３および覗き窓５６を用いて位置合わせしつつ重ね合わせ、１０〜２００ｋｇｆ／ｃｍ２程度で加圧しながら接着層５４のガラス転移点温度以上の温度で加熱を行い、加熱加圧圧着することによって実現できる。
【００７８】
このような金属シート５５を接着層５４を用いて固着することによって、形成される薄膜プローブ２０の強度向上および大面積化を図ることができる。また、金属シート５５を固着することによって、検査時の温度に起因する薄膜プローブ２０と検査対象のウエハとの相対的な位置ずれの防止等、様様な状況下での薄膜プローブ２０と検査対象のウエハとの相対的な位置制度を確保することが可能となる。
【００７９】
次に、フォトレジスト膜５７をマスクとして金属シート５５をエッチングする。本実施の形態１において、このエッチングは、塩化第二鉄溶液を用いたスプレーエッチングとすることができる。
【００８０】
次に、フォトレジスト膜５７を除去した後、図１０に示すように、金属シート５５をマスクとして接着層５４に穴あけ加工を施し、配線２６に達する開口部５８を形成する。この際の穴あけ加工手段としては、たとえばエキシマレーザあるいは炭酸ガスレーザを用いたレーザ加工、またはドライエッチング加工を適用することができる。後の工程において、開口部５８内には、開口部５８の底部にて配線２６と電気的に接続する前述のランド２５（図４参照）が形成される。
【００８１】
次に、図１１に示すように、フォトレジスト膜５９を用いて金属シート５５をエッチングし、金属シート５５からなる前述の補強材２７（溝２８を含む）を形成する。このエッチングによって形成された補強材２７の平面パターンが図７および図８を用いて説明した補強材２７の平面パターンとなる。
【００８２】
次に、フォトレジスト膜５９を除去した後、図１２に示すように、開口部５８内に配線２６と電気的に接続するランド２５を形成する。このランド２５を形成するには、たとえば配線２６を電極とした電解めっき法により、銅膜、ニッケル膜および金膜を順次下層から積層することによって形成することができる。ここで、金属シート５５からなる補強材２７が形成された状況下でランド２５を形成したことにより、補強材２７を接地（グランド）層として用いることが可能となり、本実施の形態１のプローブカードを用いた検査工程時には、検査信号の乱れ等を防止することも可能となる。
【００８３】
次に、図１３に示すように、溝２８内に、エラストマ２９を形成する。この時、エラストマ２９は所定量が溝２８の上部へ出るように形成する。本実施の形態１においては、エラストマ２９を形成する方法として、溝２８内に弾性樹脂を印刷もしくはディスペンサ塗布する方法、またはシリコンシートを設置する方法を例示することができるが、前述したように、エラストマ２９の材質としては、エラストマ１７（図４参照）より軟らかい（弾性率が小さい）ものを選択する。それにより、たとえば検査対象のウエハに反りのような歪みが発生し、接触端子２４が接触するウエハの主面の複数の電極（テストパッド）間で高さにばらつきが発生していた場合でも、接触端子２４を電極（テストパッド）に確実に接触させることが可能となる。また、エラストマ２９は、多数の接触端子２４の先端が検査対象のウエハの主面に配列された電極（テストパッド）に接触する際の衝撃を緩和しつつ、個々の接触端子２４の先端の高さのばらつきを局部的な変形によって吸収し、電極（テストパッド）の高さのばらつきに倣った均一な食い込みによる接触端子２４と電極（テストパッド）との接触を実現する。
【００８４】
次に、図１４に示すように、薄膜プローブ枠６０およびプロセスリング６１を接着剤を用いて補強材２７に接着する。続いて、その薄膜プローブ枠６０およびプロセスリング６１に保護フィルム（図示は省略）を接着し、さらに中央をくり抜いたリング状の保護フィルム（図示は省略）をウエハ４１の裏面に接着する。次いで、それら保護フィルムをマスクとし、フッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ４１の裏面の酸化シリコン膜４４を除去する。
【００８５】
次に、上記保護フィルムを除去した後、ウエハ４１にシリコンエッチング用固定治具を取り付ける。このシリコンエッチング用固定治具は、中間固定板６２、ステンレス製の固定治具６３、ステンレス製の蓋６４およびＯリング６５などから形成される。ウエハ４１にシリコンエッチング用固定治具を取り付けるには、中間固定板６２に薄膜プローブ枠６０を螺子止めし、固定治具６３と蓋６４との間にＯリング６５を介してウエハ４１を装着する。ウエハ４１にシリコンエッチング用固定治具を取り付けた後、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いたエッチングにより、薄膜プローブ２０を形成するための型材であるウエハ４１を除去する。
【００８６】
続いて、酸化シリコン膜４４、導電性膜４５および導電性膜４７を順次エッチングにより除去する。この時、酸化シリコン膜４４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜４５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜４５に含まれる銅膜および導電性膜４７であるニッケル膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、接触端子２４を形成する導電性膜４８（図９参照）であるロジウム膜が接触端子２４の表面に現れる。ロジウム膜が表面に形成された接触端子２４においては、接触端子２４が接触するウエハの主面の複数の電極（テストパッド）の材料であるはんだおよびアルミニウムなどが付着し難く、ニッケルより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。
【００８７】
次に、上記シリコンエッチング用固定治具を取り外した後、図１５に示すように、薄膜プローブ枠６０およびプロセスリング６１が取り付けられた面に保護フィルム６６を接着し、接触端子２４が形成された面に保護フィルム６７を接着する。この時、保護フィルム６７の接触端子２４と対向する領域には、接触端子２４の先端部が保護フィルム６７と接触して汚染や破損してしまうことを防ぐための汚染防止材６８が配置されている。続いて、アライメントマーク５３上の保護フィルム６６を除去する。
【００８８】
次に、図１６に示すように、薄膜プローブ枠６０と接着層５４との間に接着剤６９を塗布する。続いて、薄膜プローブ枠６０を下方へ押し出しながら薄膜プローブ枠６０の端部を変形した接着層５４に固着する。
【００８９】
その後、保護フィルム６６、６７、および薄膜プローブ枠６０の外周部に沿って一体となったポリイミド膜５０と接着層５４と接着剤６９とを切り出し、本実施の形態１の薄膜プローブ２０を製造する。
【００９０】
上記ような薄膜プローブ２０の製造工程については、本発明者らによる特願２００２−２８９３７７号にも記載されている。
【００９１】
ところで、ウエハ状態での半導体集積回路の検査（たとえばプローブ検査）のスループットを向上させるためには、ウエハ１枚当たりの検査に要する時間を短縮することが求められる。ウエハ１枚当たりの検査に要する時間Ｔ０は、たとえば、半導体検査装置の１回の検査に要する時間をＴ１、プローブカードのインデックスに要する時間をＴ２、プローバが有する探針（本実施の形態１においては接触端子２４（図４参照））とウエハとを接触させるタッチダウン回数をＮ、およびウエハの交換に要する時間をＴ３とすると、Ｔ０＝（Ｔ１＋Ｔ２）×Ｎ＋Ｔ３と表される。この式より、ウエハ状態での半導体集積回路装置の検査のスループットを向上させるためには、タッチダウン回数を少なくすることが求められる。また、１枚のウエハに形成されたチップ領域数をＭ１、プローブカードが同時に接触できるチップ領域数をＭ２とすると、ショット効率Ｋは、Ｋ＝Ｍ１／（Ｍ２×Ｎ）と表される。このショット効率Ｋが悪いということは、プローブカードの利用効率が悪く、タッチダウン回数が増加しているということを意味する。すなわち、このショット効率Ｋを求める式からもタッチダウン回数を少なくすることが求められる。
【００９２】
ここで、ウエハ状態での半導体集積回路の検査におけるチップ領域の多数個取り（超多数個取りを含む）の種々の例と、その際のショット効率について図１７〜図２４を用いて説明する。
【００９３】
図１７は、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【００９４】
図１７に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域（第１領域）ＣＡを紙面の横方向で２個かつ縦方向で８個の計１６個のチップ領域に対応させ、プローブカードの２５回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７８％となる。
【００９５】
図１８も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【００９６】
図１８に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で２個かつ縦方向で１２個の計２４個のチップ領域に対応させ、プローブカードの１８回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７２％となる。
【００９７】
図１９も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【００９８】
図１９に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で４個かつ縦方向で８個の計３２個のチップ領域に対応させ、プローブカードの１３回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７５％となる。
【００９９】
図２０も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【０１００】
図２０に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で８個かつ縦方向で８個の計６４個のチップ領域に対応させ、プローブカードの８回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約６１％となる。
【０１０１】
図２１も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【０１０２】
図２１に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で１０個かつ縦方向で１０個の計１００個のチップ領域に対応させ、プローブカードの４回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７８％となる。
【０１０３】
図２２も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【０１０４】
図２２に示す例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカード（接触端子２４）が一度に接触できるコンタクト領域ＣＡを１列おきのチップ領域に対応させ、プローブカードの２回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。この場合、プローブカードが同時に接触できるチップ領域数は１６８個である。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約９３％となる。
【０１０５】
図２３も本実施の形態１のプローブカードが１回の接触によって検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【０１０６】
図２３に示す例は、ウエハＷＨの面内に８５６個のチップ領域が設けられ、プローブカード（接触端子２４）が一度に接触できるコンタクト領域ＣＡを４列おきのチップ領域に対応させ、プローブカードの４回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。この場合、プローブカードが同時に接触できるチップ領域数は２３０個である。前述のショット効率Ｋを求める式から、この場合のショット効率を求めると約９３％となる。
【０１０７】
図２４も本実施の形態１のプローブカードが１回の接触によって検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
【０１０８】
図２４に示す例は、ウエハＷＨの面内に８２８個のチップ領域が設けられ、プローブカード（接触端子２４）が一度に接触できるコンタクト領域ＣＡを等間隔で選択された所定のチップ領域に対応させ、プローブカードの８回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。この場合、プローブカードが同時に接触できるチップ領域数は１１８個である。前述のショット効率Ｋを求める式から、この場合のショット効率を求めると約８８％となる。
【０１０９】
図１７〜図２４を用いて説明したように、図１７〜図２１に示したような矩形のコンタクト領域ＣＡを設定した場合には、ショット効率が約８０％未満となるが、図２２〜図２４に示したようにウエハＷＨの全面で所定の配列もしくは間隔でチップ領域を選択することによってコンタクト領域ＣＡを設定した場合には、ショット効率を約８０％以上にすることができる。この時、タッチダウン回数に着目すると、図２２〜図２４に示した例の場合には、矩形のコンタクト領域ＣＡを設定した場合（図２０および図２１に示した例は除く）より大幅に減少することができる。すなわち、図２２〜図２４に示したようにウエハＷＨの全面で所定の配列もしくは間隔でチップ領域を選択しコンタクト領域ＣＡを設定することによって、ウエハ１枚当たりの検査に要する時間を短縮することができる。その結果、ウエハ状態での半導体集積回路の検査のスループットを向上させることが可能となる。
【０１１０】
また、カンチレバー状のプローブ針とした場合には、チップ領域が縮小し、チップ領域内の電極（テストパッド）が狭ピッチ化した場合には、プローブカードへのプローブ針の針立てが困難になることが懸念される。さらに、カンチレバー状のプローブ針とした場合には、チップ領域に形成された電極（テストパッド）が、たとえば対向する２辺に沿って１列ずつ計２列が配列されているとすると、図１７および図１８に示したような２列のチップ領域の配列のコンタクト領域ＣＡに対応した針立てはできる。しかしながら、それ以上の配列のチップ領域がコンタクト領域ＣＡとなる場合（たとえば図１９〜図２１に示した例）や、ウエハＷＨの全面で所定の配列もしくは間隔で選択されたチップ領域がコンタクト領域ＣＡとなる場合（たとえば図２２〜図２４に示した例）には、プローブ針の延在する方向を考慮すると、針立てが不可能となる。すなわち、カンチレバー状のプローブ針とした場合には、ショット効率が高くタッチダウン回数の少ない図２２〜図２４に示した多数個取りの例を実現することは不可能となる。その一方で、図１〜図１６を用いて説明した本実施の形態１のプローブカードにおいては、前述したように、検査対象のウエハＷＨの主面の全面において接触端子２４（図４参照）の先端部を電極（テストパッド）の位置に合わせて配置することができるので、図２２〜図２４に示した多数個取りの例を実現することが可能となる。また、検査対象のウエハＷＨに形成されたすべてのチップ領域のすべての電極（テストパッド）の位置に合わせて接触端子２４の先端部を配置すれば、タッチダウン回数を１回とすることも可能である。
【０１１１】
次に、図２５により、本実施の形態１の半導体集積回路装置の製造方法の一例を説明する。図２５は半導体集積回路装置の製造方法を示すフロー図である。本実施の形態１においては、半導体集積回路装置としてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）および電気的一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；以下、フラッシュメモリという）を混載するＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）を例に説明する。
【０１１２】
まず、前処理工程により、ＳＲＡＭおよびフラッシュメモリのそれぞれを形成する多数の素子をそれぞれ別々のウエハのデバイス面（主面）に形成する。すなわち、この工程では、ＳＲＡＭおよびフラッシュメモリのそれぞれの仕様に基づいて、たとえば単結晶シリコンからなる半導体ウエハに対して、酸化、拡散、不純物注入、配線パターン形成、絶縁層形成および配線層形成などの各ウエハ処理工程を繰り返して所望の集積回路を形成するものである（ステップＳＳ１、ＳＦ１）。
【０１１３】
次に、上記ウエハを複数のチップ領域に分割するスクライブ領域に形成されたＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を形成するＭＩＳのＤＣ動作特性試験を行う。すなわち、ＴＥＧを形成するＭＩＳのしきい値電圧を測定することにより、ＳＲＡＭおよびフラッシュメモリのそれぞれを形成するＭＩＳのしきい値電圧を検査するものである（ステップＳＳ２、ＳＦ２）。
【０１１４】
次に、多数の素子が形成されたウエハに対しての検査（ウエハレベル検査）を行う（ステップＳＳ３、ＳＦ３）。ここでは、バーンイン検査およびプローブ検査をその順番に行うものであり、必要に応じてバーンイン検査の前に簡易なプローブ検査を入れる場合もある。バーンイン検査では、たとえばウエハを高温（たとえば１２５〜１５０℃）雰囲気中において、定格もしくはそれを超える電源電圧を印加して集積回路に電流を流し、温度および電圧ストレスを加えて将来不良に到る可能性のあるチップをスクリーニングする。また、プローブ検査では、たとえばウエハを高温（たとえば８５〜９５℃）雰囲気中において、ＳＲＡＭおよびフラッシュメモリへの書き込みおよび読み出し動作により所定のテストパターンを用いてメモリ機能を試験し、所定の機能通りに動作するか否かを確認する機能テストや、入出力端子間のオープン／ショート検査、リーク電流検査、電源電流の測定などのＤＣテスト、メモリ制御のＡＣタイミングを試験するＡＣテストなどを行う。このウエハレベルプローブ検査工程においては、図１〜図１６を用いて説明した本実施の形態１のプローブカードを有する半導体検査装置が用いられる。また、ウエハレベルバーンイン検査工程においても、本実施の形態１のプローブカードを適用してもよい。このようなウエハレベルでの検査を行うことにより、バーンイン検査等の不良データを上記前処理工程へフィードバックすることが可能となる。それにより、前処理工程の不具合を改善することができる。
【０１１５】
また、上記のようなステップＳＳ３、ＳＦ３において、バーンイン検査時間（８時間〜４８時間程度）と同様に検査時間の長い検査、たとえばロングサイクルテストやリフレッシュテスト（１時間〜数１０時間程度）などを行ってもよい。このような検査時間の長い検査をウエハレベルで行うことにより、そのような検査を個々のチップに分割してから行う場合に比べて本実施の形態１の半導体集積回路装置の製造のスループットを大幅に向上することができる。
【０１１６】
次に、上記バーンイン検査およびプローブ検査の結果、不良の素子に対してレーザ光を照射して救済する。すなわち、この工程では、プローブ検査の結果を解析してＳＲＡＭおよびフラッシュメモリの不良ビットを見つけ出し、この不良ビットに対応する冗長救済ビットのヒューズをレーザ光で切断、または電気ヒューズを外部電圧入力で切断することにより、冗長救済処理を施してリペアを行うものである（ステップＳＳ４、ＳＦ４）。この救済工程後、上記ステップＳＳ３、ＳＦ３で示したウエハレベルバーンイン検査工程およびウエハレベルプローブ検査工程と同様のウエハレベルバーンイン検査工程およびウエハレベルプローブ検査工程を行ってもよい。この工程は、冗長救済処理により不良ビットを冗長救済用ビットに切り替えることができたことを確認するものである。ここで、冗長救済処理後においてのみ実施可能なＳＲＡＭおよびフラッシュメモリのメモリセルの干渉試験、たとえばディスターブリフレッシュテストなどを行ってもよい。また、フラッシュメモリのメモリセルに対しては、ウエハレベルで書き込みおよび消去の試験を行ってもよい（ステップＳＳ５、ＳＦ５）。
【０１１７】
次に、ＳＲＡＭが形成されたウエハおよびフラッシュメモリが形成されたウエハのそれぞれを個々のチップへ切断する（ステップＳＳ６、ＳＦ６）。ここで、切断せずに良品のウエハをそのまま製品として出荷することも可能である（ステップＳＳ７、ＳＦ７）。
【０１１８】
ＳＲＡＭが形成されたチップおよびフラッシュメモリが形成されたチップをＭＣＰに組み立てる場合には、ＳＲＡＭが形成されたチップおよびフラッシュメモリが形成されたチップを実装基板上に搭載するダイボンディング工程、各チップのパッドと実装基板上のパッドとをワイヤにより電気的に接続するワイヤボンディング工程、各チップおよびワイヤの部分を保護するためにレジンによりモールドするレジンモールド工程および外部リードを成形・表面処理するリード成形工程などを行う。なお、ワイヤボンディングに限らず、フリップチップボンディングなども可能である（ステップＳＰ７）。このようにして組み立てたＭＣＰは、製品として出荷し、ユーザに提供することができる（ステップＳＰ８）。
【０１１９】
上記のような本実施の形態１の半導体集積回路装置の製造方法によれば、ＭＣＰを組み立てる前にバーンイン検査およびプローブ検査を行うので、バーンイン検査による不良またはプローブ検査による不良が発見されたチップについても救済することができる。それにより、ＫＧＤによってＭＣＰを組み立てることができるようになるので、ＭＣＰの歩留りを大幅に向上することができる。また、ＭＣＰに搭載するチップの数が増える程効果が大きくなる。
【０１２０】
また、ウエハレベルでのバーンイン検査およびプローブ検査の適用によって、合計のインデックス時間を短縮することができる。さらに、ウエハレベル検査を実施することにより、同時に検査できるチップの数を増やすことができる。これらのことから、ウエハ検査工程のスループットを向上することが可能となるので、本実施の形態１の半導体集積回路装置の製造コストを低減することが可能となる。
【０１２１】
（実施の形態２）
図２６は、前記実施の形態１で説明した多層配線基板１（図１参照）の下面に取り付けられる本実施の形態２の下部押圧手段の構成を示す斜視図である。
【０１２２】
本実施の形態２の下部押圧手段は、前記実施の形態１の下部押圧手段の構成（図３参照）とプッシャ１８（図３参照）以外はほぼ同様である。図２６に示すように、本実施の形態２の下部押圧手段には、プッシャ１８の代わりにプッシャ（押圧部材）１８Ａが配置される。前記実施の形態１のプッシャ１８は、プローブカードが同時に接触するチップ領域の数と同数だけ配置され、各チップ領域に個別に押圧力を与えたが、本実施の形態２のプッシャ１８Ａの配置数は、プローブカードが同時に接触するチップ領域の数より少なく、１つのプッシャ１８Ａは、複数のチップ領域に押圧力を与えるものである。たとえば、プローブカードが同時に接触するチップ領域の配列が縦方向で８列かつ横方向で８列であった場合には、１つのプッシャ１８Ａは、縦方向または横方向で１列分のチップ領域、すなわち８個のチップ領域に押圧力を与えるものである。
【０１２３】
このような本実施の形態２においても、前記実施の形態１と同様の効果を得ることができる。
【０１２４】
（実施の形態３）
図２７は、前記実施の形態１で説明した多層配線基板１（図１参照）の下面に取り付けられる本実施の形態３の下部押圧手段の要部を示した断面図である。
【０１２５】
本実施の形態３の下部押圧手段は、前記実施の形態１の下部押圧手段が有する薄膜プローブ２０の構成以外はほぼ同様である。図２７に示すように、本実施の形態３の薄膜プローブ２０は、前記実施の形態１の薄膜プローブ２０（図４参照）が有するランド２５の表面が平坦となるように形成したものである。すなわち、ランド２５を形成する銅膜２５Ａ、ニッケル膜２５Ｂおよび金膜２５Ｃのそれぞれの膜厚を厚くして、ポゴピン１２が接するランド２５の表面を平坦化したものである。
【０１２６】
このように、ランド２５の表面を平坦化することにより、接触端子２４が検査対象のウエハ（チップ領域主面上に形成された電極（テストパッド））に接触した際の衝撃によって、ポゴピン１２とランド２５とが滑り、さらにポゴピン１２とランド２５とが滑ったことで生じる衝撃が接触端子２４に伝わり、接触端子２４の接触によって電極（テストパッド）に形成された圧痕が広がってしまう不具合を未然に防ぐことができる。このような圧痕の広がりを防ぐことによって、後の工程で電極（テストパッド）にボンディングワイヤを接続した際に、電極（テストパッド）とボンディングワイヤとの接着力が低下してしまう不具合を未然に、かつ確実に防ぐことが可能となる。
【０１２７】
また、前記実施の形態１のランド２５の構成（図４参照）においても、ポゴピン１２が所定の押圧力でランド２５を押圧するようなプリロードを予めポゴピン１２に与えておくことによっても同様の効果を得ることができる。
【０１２８】
上記のような本実施の形態３においても、前記実施の形態１、２と同様の効果を得ることができる。
【０１２９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３０】
たとえば、前記実施の形態においては、薄膜プローブを形成する際の型材としてシリコンからなるウエハを異方性エッチングによって加工して用いる場合について説明したが、シリコン以外の材料でもよいし、異方性エッチングに限るものではない。たとえば、ガラスなどをドライエッチング等で加工して用いてもよい。
【０１３１】
また、前記実施の形態においては、薄膜プローブを形成する際の型材となるウエハを異方性エッチングすることによって角錐台状の穴を形成する場合について説明したが、角錐台状とする代わりに、たとえば角錐状としてもよく、その穴を用いて、小さな針圧で安定した接触抵抗を確保できる程度の接触端子が形成できればよい。
【０１３２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【０１３３】
すなわち、ウエハ状態での半導体集積回路の電気的検査のスループットを向上できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるプローブカードの要部斜視図である。
【図２】本発明の一実施の形態であるプローブカードの上面の要部斜視図である。
【図３】本発明の一実施の形態であるプローブカードに含まれる下部押圧手段の構成を示す斜視図である。
【図４】図３に示した下部押圧手段の要部断面図である。
【図５】図３に示した下部押圧手段に含まれる薄膜プローブの平面図である。
【図６】図５に示した薄膜プローブの一部を拡大して示した平面図である。
【図７】図３に示した下部押圧手段に含まれる薄膜プローブの平面図である。
【図８】図７に示した薄膜プローブの一部を拡大して示した平面図である。
【図９】図４〜図８にて説明した薄膜プローブの製造工程を説明する要部断面図である。
【図１０】図９に続く薄膜プローブの製造工程中の要部断面図である。
【図１１】図１０に続く薄膜プローブの製造工程中の要部断面図である。
【図１２】図１１に続く薄膜プローブの製造工程中の要部断面図である。
【図１３】図１２に続く薄膜プローブの製造工程中の要部断面図である。
【図１４】図１３に続く薄膜プローブの製造工程中の要部断面図である。
【図１５】図１４に続く薄膜プローブの製造工程中の要部断面図である。
【図１６】図１５に続く薄膜プローブの製造工程中の要部断面図である。
【図１７】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図１８】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図１９】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２０】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２１】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２２】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２３】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２４】プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。
【図２５】本発明の一実施の形態である半導体集積回路装置の製造工程を示すフローチャートである。
【図２６】本発明の他の実施の形態であるプローブカードに含まれる下部押圧手段の構成を示す斜視図である。
【図２７】本発明の他の実施の形態であるプローブカードに含まれる下部押圧手段の要部断面図である。
【図２８】ポゴピンの一例を示す断面図である。
【符号の説明】
１ 多層配線基板
２ ベースホルダ
３ ピン
４ リニアプッシュ
５ スプリングプランジャ
６ 蓋
７ アジャストホルダ
８ ボルト
９ シムリング
１０ アジャストボルト
１１ ワイヤ
１２ ポゴピン（接続機構）
１３ 受けピン板
１４、１５ ポゴピン台座板
１６ ピン
１７ エラストマ（第２弾性材）
１８、１８Ａ プッシャ（押圧部材）
１９ 押さえ板
２０ 薄膜プローブ（第１シート）
２１ ストレッチホルダ
２２ シリコンゴム
２３ 螺子
２４ 接触端子
２５ ランド（第２電極）
２５Ａ 銅膜
２５Ｂ ニッケル膜
２５Ｃ 金膜
２６ 配線
２７ 補強材（第１補強部材）
２８ 溝
２９ エラストマ（第１弾性材）
３０ 押圧機構
４１ ウエハ
４３ 穴
４４ 酸化シリコン膜
４５ 導電性膜
４７、４８、４９ 導電性膜
５０ ポリイミド膜
５１、５２ 導電性膜
５３ アライメントマーク
５４ 接着層
５５ 金属シート
５６ 覗き窓
５７ フォトレジスト膜
５８ 開口部
５９ フォトレジスト膜
６０ 薄膜プローブ枠
６１ プロセスリング
６２ 中間固定板
６３ 固定治具
６４ 蓋
６５ Ｏリング
６６、６７ 保護フィルム
６８ 汚染防止材
６９ 接着剤
ＣＡ コンタクト領域（第１領域）
ＭＢＬ 金属ボール
ＰＬＧ 接触ピン
ＳＦ１〜ＳＦ７ ステップ
ＳＰ７、ＳＰ８ ステップ
ＳＳ１〜ＳＳ７ ステップ
ＳＰＲ ばね
ＴＵＢ 管（保持部材）
ＷＨ ウエハ
Claims (18)
- （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程、
（ｃ）前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線と電気的に接続する複数の第２電極が配置され、
前記第１カードは、前記複数の第２電極に電気的に接続する複数の接続機構および前記複数の接触端子を前記複数の第１電極へ押圧する押圧機構を有し、
前記接続機構は、弾性を有し前記複数の接触端子の前記複数の第１電極への接触時の加重によって前記第２電極を押圧する接触針と前記接触針を保持する保持部材とから形成され、前記第１シートの前記第２面上にて前記第２電極と接触するように配置され、
前記押圧機構は、前記第１シート側から第１弾性材、押圧部材および第２弾性材を順に重ねて形成され、前記第１シートの前記第２面上にて前記複数の接触端子の上部に配置され、
１つの前記押圧機構は１つ以上の前記接触端子を押圧することを特徴とする半導体集積回路装置の製造方法。 - 請求項１記載の半導体集積回路装置の製造方法において、前記押圧機構は、前記第１シートの前記第２面上にて前記複数の接触端子の各々の上部にそれぞれ配置され、１つの前記押圧機構は１つの前記接触端子を押圧することを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記第１シートの前記第２面には少なくとも前記第２電極が配置されていない領域にて第１補強部材が形成され、前記半導体ウエハおよび前記第１補強部材は第１線膨張率を有することを特徴とする半導体集積回路装置の製造方法。
- 請求項３記載の半導体集積回路装置の製造方法において、前記半導体ウエハはシリコンを主成分とし、前記第１補強部材は４２アロイ、シリコンまたはシリコンと同程度の線膨張率の材質を主成分とすることを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記第１弾性材および前記第２弾性材は、前記複数の接触端子の前記先端と前記複数の第１電極との間の隙間を吸収するように前記複数の接触端子の前記複数の第１電極への押圧時の加圧によって変形することを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記第１弾性材の弾性率は前記第２弾性材の弾性率より小さいことを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記第１シートの前記第２面にて、隣接する前記第２電極は隣接する前記接触端子の先端部間の間隔より広い第１の間隔を隔てて配置され、前記第１の間隔は各々の前記第２電極間で等しいことを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記主面は複数の第１領域に分割され、前記複数のチップ領域の各々は前記複数の第１領域のいずれかに配置され、前記（ｃ）工程は前記複数の第１領域の各々に対して行うことを特徴とする半導体集積回路装置の製造方法。
- （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程、
（ｃ）前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線と電気的に接続する複数の第２電極が配置され、
前記第１カードは、前記複数の第２電極に電気的に接続する複数の接続機構を有し、
前記接続機構は、弾性を有し前記複数の接触端子の前記複数の第１電極への接触時の加重によって前記第２電極を押圧する接触針と前記接触針を保持する保持部材とから形成され、前記第１シートの前記第２面上にて前記第２電極に接触するように配置され、
前記接触針は、前記複数の接触端子が前記複数の第１電極へ接触する前に予め前記第２電極を押圧していることを特徴とする半導体集積回路装置の製造方法。 - 請求項９記載の半導体集積回路装置の製造方法において、前記第１シートの前記第２面には少なくとも前記第２電極が配置されていない領域にて第１補強部材が形成され、前記半導体ウエハおよび前記第１補強部材は第１線膨張率を有することを特徴とする半導体集積回路装置の製造方法。
- 請求項１０記載の半導体集積回路装置の製造方法において、前記半導体ウエハはシリコンを主成分とし、前記第１補強部材は４２アロイ、シリコンまたはシリコンと同程度の線膨張率の材質を主成分とすることを特徴とする半導体集積回路装置の製造方法。
- 請求項９記載の半導体集積回路装置の製造方法において、前記第１シートの前記第２面にて、隣接する前記第２電極は隣接する前記接触端子の先端部間の間隔より広い第１の間隔を隔てて配置され、前記第１の間隔は各々の前記第２電極間で等しいことを特徴とする半導体集積回路装置の製造方法。
- 請求項９記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記主面は複数の第１領域に分割され、前記複数のチップ領域の各々は前記複数の第１領域のいずれかに配置され、前記（ｃ）工程は前記複数の第１領域の各々に対して行うことを特徴とする半導体集積回路装置の製造方法。
- （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程、
（ｃ）前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線と電気的に接続する複数の第２電極が配置され、
前記第１カードは、前記複数の第２電極に電気的に接続する複数の接続機構を有し、
前記接続機構は、弾性を有し前記複数の接触端子の前記複数の第１電極への接触時の加重によって前記第２電極の前記表面を押圧する接触針と前記接触針を保持する保持部材とから形成され、前記第１シートの前記第２面上にて前記第２電極に接触するように配置され、
前記接触針と接する前記複数の第２電極の表面は平坦化されていることを特徴とする半導体集積回路装置の製造方法。 - 請求項１４記載の半導体集積回路装置の製造方法において、前記第１シートの前記第２面には少なくとも前記第２電極が配置されていない領域にて第１補強部材が形成され、前記半導体ウエハおよび前記第１補強部材は第１線膨張率を有することを特徴とする半導体集積回路装置の製造方法。
- 請求項１５記載の半導体集積回路装置の製造方法において、前記半導体ウエハはシリコンを主成分とし、前記第１補強部材は４２アロイ、シリコンまたはシリコンと同程度の線膨張率の材質を主成分とすることを特徴とする半導体集積回路装置の製造方法。
- 請求項１４記載の半導体集積回路装置の製造方法において、前記第１シートの前記第２面にて、隣接する前記第２電極は隣接する前記接触端子の先端部間の間隔より広い第１の間隔を隔てて配置され、前記第１の間隔は各々の前記第２電極間で等しいことを特徴とする半導体集積回路装置の製造方法。
- 請求項１４記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記主面は複数の第１領域に分割され、前記複数のチップ領域の各々は前記複数の第１領域のいずれかに配置され、前記（ｃ）工程は前記複数の第１領域の各々に対して行うことを特徴とする半導体集積回路装置の製造方法。
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