WO2007017956A1 - プローブ組立体 - Google Patents

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WO2007017956A1
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semiconductor wafer
area
row
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Hidehiro Kiyofuji
Yutaka Minato
Akihisa Akahira
Original Assignee
Kabushiki Kaisha Nihon Micronics
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2887—Features relating to contacting the IC under test, e.g. probe heads; chucks involving moving the probe head or the IC under test; docking stations

Definitions

  • the present invention relates to a probe assembly suitable for use in electrical inspection of electrical circuits such as a number of integrated circuits (hereinafter simply referred to as I C) formed on a semiconductor wafer.
  • a conventional probe assembly of this type includes a probe board and a probe board extending from the probe board.
  • test for electrical inspection and each IC are electrically connected by bringing the probe tip into contact with the electrical connection terminal of each IC chip area formed on the semiconductor wafer. Connected. Depending on the capability of this tester, it is not possible to support batch measurement of all ICs on a semiconductor wafer.
  • a probe assembly is used in which a large number of ICs on a semiconductor wafer are partitioned into a plurality of linear regions according to the tester's capabilities, and linear probe groups corresponding to the partitioned regions are arranged on the probe substrate. It has been proposed to repeat the test for each partitioned area on the semiconductor wafer (see, for example, Patent Document 1), or a large number of ICs on the semiconductor wafer are partitioned into a plurality of block-shaped areas. It has been proposed to repeat the test for each partition area on a semiconductor wafer using a probe assembly in which a large number of probes are arranged two-dimensionally in accordance with (see, for example, Patent Document 2). . In addition, there has been proposed a method of selecting every other inspection target region of a large number of chip regions on a semiconductor wafer so as not to be adjacent (see, for example, Patent Document 3).
  • the probe assembly used for the inspection is continuous regardless of the selected region in the vertical and horizontal directions.
  • a densely packed probe is used.
  • a probe assembly having a number of probes corresponding to all ICs formed on a single semiconductor wafer can be used. It is possible to perform batch measurement inspection. However, in that case, a very large number of probes corresponding to the electrical connection terminals for inspection of all I c formed on one piece of semiconductor wear are arranged on the probe board in the IC arrangement pattern. It is necessary to form continuously and densely corresponding to the vertical and horizontal directions. Therefore, easy manufacture of the prop assembly becomes difficult.
  • Patent Document 1 Japanese Patent Laid-Open No. 7-2 3 5 5 7 2
  • Patent Document 2 Japanese Patent Laid-Open No. 11-1 2 1 5 5 3
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2 0 0 3-2 9 7 8 8 7 Disclosure of Invention
  • An object of the present invention is to provide a probe assembly in which a larger number of ICs can be manufactured simultaneously and relatively easily.
  • Another object of the present invention is to provide a probe assembly capable of effectively using each probe in addition to the above-described object.
  • the probe assembly according to the present invention is used for electrical inspection of a large number of semiconductor chip regions continuously formed in alignment in directions orthogonal to each other on a substantially circular semiconductor wafer.
  • a probe assembly including a probe substrate on which a plurality of probes capable of contacting the connecting portion is formed, the probe substrate having a size sufficient to cover the semiconductor wafer;
  • Corresponding to a predetermined rectangular chip region group including a predetermined number of semiconductor chip regions, the probe tips of a plurality of probe groups are arranged in the XY directions orthogonal to each other on one surface of the probe substrate.
  • the arrangement region is formed discontinuously in any direction of the X direction and the Y direction, and the semiconductor is moved by relative feed movement to the semiconductor wafer in either the X direction or the Y direction.
  • On wooha Characterized by enabling electrical inspection of chip area groups If the needle tip placement area is formed so as to correspond to all the semiconductor chip areas on the semiconductor wafer, that is, the IC, it is the inspection target area. It is necessary to place probes on the probe board in high density in the X and Y directions. For this reason, in such a continuous arrangement, an elaborate high-density arrangement technique in the ⁇ direction of the probe is required, so that easy manufacture becomes difficult.
  • the arrangement region of the probe tip of the probe substrate is formed discontinuously in any direction of the X direction and the heel direction, the above-described continuous placement in the heel direction can be achieved. It is possible to disperse the needle tip placement region within the inspection target region of the same semiconductor wafer, and the probe forming process becomes easier as compared with the conventional continuous placement. In addition, the relative movement of the semiconductor wafer in either the X direction or the vertical direction enables the electrical inspection of all the chip region groups on the semiconductor wafer. Provided is a probe assembly that is easy to manufacture without significantly reducing inspection efficiency compared to inspection.
  • the following probe tip arrangement is desirable in that one semiconductor wafer is inspected with as few measurements as possible and many probes are used effectively.
  • the rectangular chip region located on the most upstream side opposite to the movement direction in each row of the semiconductor wafer along the heel direction.
  • a probe tip placement region for each probe group is formed in the corresponding probe substrate region, and the probe tip placement region corresponding to a predetermined number of rectangular tip regions for each row and the probe tip placement region It is desirable to form the non-arrangement area and the arrangement area so that the non-arrangement area where the needle tip is not arranged is repeated in the movement direction in the same pattern.
  • the placement region of the needle tip corresponding to one rectangular tip region group and the non-placement region of the needle tip corresponding to two rectangular tip region groups are alternately arranged in the vertical direction.
  • a needle tip corresponding to one rectangular chip region group is provided for each row.
  • the arrangement area and the non-arrangement areas of the needle tips corresponding to the three rectangular chip area groups can be alternately arranged in the Y direction. According to this arrangement, all the measurement areas on a single semiconductor wafer can be inspected by measuring all three times by shifting one rectangular chip area group in the Y direction.
  • the pattern of the arrangement region and the non-arrangement region of the probe tip of the probe group can be asymmetric with respect to the center line along the Y direction.
  • the probe substrate has a size sufficient to cover the semiconductor wafer as the object to be inspected, and the arrangement region of the probe tip of the probe substrate is in the X direction and the Y direction.
  • the relative movement of the semiconductor wafer in either the X direction or the Y direction enables electrical inspection of all the chip area groups on the semiconductor wafer, thereby improving the test efficiency. It is possible to provide a probe thread and a solid body that can be easily manufactured.
  • the present invention also provides a probe assembly that can inspect a single semiconductor wafer with as few measurements as possible and can effectively use a large number of probes.
  • FIG. 1 is a bottom view showing a needle tip arrangement example of a probe group of a probe assembly according to the present invention.
  • FIG. 2 is a front view of the probe assembly according to the present invention.
  • FIG. 3 is a top view showing a test area of each chip area on a semiconductor wafer subjected to electrical inspection by the probe assembly shown in FIGS. 1 and 2.
  • FIG. 3 is a top view showing a test area of each chip area on a semiconductor wafer subjected to electrical inspection by the probe assembly shown in FIGS. 1 and 2.
  • FIG. 4 is a view similar to FIG. 3 showing the test area of each chip area on the semiconductor wafer corresponding to an example of the arrangement of the probe tips of the probe group of another probe assembly according to the present invention.
  • FIG. 5 is a view similar to FIG. 3 showing the test area of each chip area on the semiconductor wafer corresponding to an example of the arrangement of the probe tips of the probe group of still another probe assembly according to the present invention.
  • FIG. 1 is a bottom view of the probe assembly 10 viewed from below
  • FIG. 2 is a front view of the probe assembly 10.
  • the probe assembly 10 includes a circular wiring board 12 as a whole and a probe board 14 attached to the lower surface of the wiring board.
  • a large number of probes 16 are supported by each other.
  • the wiring board 12 is formed by incorporating a wiring circuit (not shown) on an insulating plate made of an electrically insulating material such as an epoxy resin reinforced with glass fiber. -On the upper surface of the wiring board 12, tester lands 18 (see FIG. 1), which are connection terminals to a tester (not shown), are arranged in a ring shape. Further, although not shown, a connection pad to which the corresponding tester land is connected through the wiring circuit is formed on the lower surface of the wiring board 12.
  • the probe board 14 passes through an internal wiring circuit (not shown) formed on the probe board, and each probe 16 provided on the lower surface thereof has a corresponding wiring. Connect to the connection pads on the substrate 1 2. Accordingly, each probe 16 is connected to the tester via the corresponding connection pad and each tester land 18 corresponding to the connection pad.
  • the probe assembly 10 is used for electrical inspection of a large number of IC chip regions (see FIG. 3) formed on the semiconductor wafer 20.
  • Each IC chip region is inspected after inspection.
  • a large number of IC chips are formed separated from each other.
  • each prop 16 is connected to the connection pad of each IC chip area, whereby the tester and the semiconductor wafer to be inspected by the tester. 20 are electrically connected to each other.
  • an IC chip chip region is formed on the semiconductor wafer 20.
  • Each IC chip region is aligned in the X and Y directions perpendicular to each other on FIG. 3, and is continuously formed uniformly in the circular region of the semiconductor wafer 20.
  • a to r columns are attached along the X direction on the surface of the semiconductor wafer 20, and similarly, X on the surface of the semiconductor wafer 20 is indicated to indicate each IC chip region.
  • Lines 1 'to 3 2' are attached along the Y direction perpendicular to the direction.
  • each IC chip area specified by each matrix corresponds to each IC chip.
  • a rectangular IC chip area is formed by a plurality of IC chip groups adjacent to each other in the XY direction. be able to.
  • Each IC chip region on the semiconductor wafer 20, that is, the probe substrate 14 of the probe assembly 10 used for the inspection of the IC chip, has a diameter approximately equal to the diameter of the semiconductor wafer so as to cover the surface of the semiconductor wafer 20.
  • the probe substrate 14 has the same diameter, and the above-described multiple probes 16 are provided.
  • the placement area of the needle tip of each probe 16 group is arranged along the XY direction.
  • each X direction has a mirror-symmetrical relationship in which the left and right are interchanged. is there.
  • the probe assembly 10 is fed and moved in the Y direction with respect to the semiconductor wafer 20 during inspection. Since this movement is a relative movement, the semiconductor wafer 20 can be moved in the reverse direction (one Y direction) instead of the movement of the probe assembly 10 in the Y direction.
  • FIG. 1 The region where the probe tip of the probe 16 is located, that is, the needle tip placement region of the probe 16 group is shown in FIG. In FIG. 1, the symbol ⁇ is typically attached to only one region out of the entire arrangement region of the sixteen probes 16 indicated by the white rectangular region. Omitted for simplicity of the drawing.
  • the arrangement area of the probe 16 group is half
  • the probe substrate 14 is formed in a distributed manner corresponding to the formation region of each IC region on the conductor wafer 20. Further, a plurality of non-arranged areas where the probe 16 is not arranged despite the IC area on the semiconductor wafer 20, that is, where the probe tip of the probe 16 is not arranged are dispersed on the probe substrate 14. Is formed. Therefore, the arrangement region ⁇ is formed discontinuously in any direction of the X direction and the vertical direction. In the example shown in FIG. 1, focusing on the central h, i, j columns on the probe substrate 14, the semiconductor wafer 2 0] !, i,; shown in FIG.
  • Arrangement regions are formed in the corresponding first row, that is, the first row that is the most upstream region on the opposite side of the movement direction of the probe assembly 10 in those columns.
  • the second and third rows are non-arranged areas.
  • the repeated pattern of the arrangement region and the non-arrangement region continues in the Y direction in the fourth row and thereafter.
  • the arrangement region is formed in the corresponding second row, that is, the second row which is the region located on the most upstream side opposite to the moving direction of the columns.
  • a repeating pattern of one arrangement region ⁇ and two non-arrangement regions continues in the ⁇ direction.
  • the most upstream region on the opposite side of the moving direction of those columns is formed in each of the third row, the fifth row, the sixth row, the eighth row, and the first row. Similarly, a repeated pattern of one placement region and two non-placement regions is formed. Continues in the Y direction.
  • k, m column outside n column, n column, o column, p column and q column are also the third most upstream area on the opposite side of the moving direction of those columns.
  • Rows, 4th row, 5th row, 7th row and 10th row are respectively formed, and as described above, the repeated pattern of one placement region and 2 non-placement regions is Y. Continue in the direction. In column r, a single placement area string is in the first sixteenth row. Is formed.
  • each column excluding the first row and the third row of the i-th column, the first row, the third row, the first row, the arrangement region of the probes 16 on the probe substrate 14 , X direction and Y direction are discontinuous.
  • the tip of the probe 16 group in the first row of the h, i, j columns on the probe substrate 14 is the h, i, j column of the semiconductor wafer 20.
  • the probe tips of one row 16 are the f, g rows and k of the semiconductor wafer 20.
  • the probe assembly 10 is disposed on the semiconductor wafer 20 so as to correspond to the connection pads in the IC chip region in the second 'row of one column, and descends toward the semiconductor wafer 20.
  • each probe 16 group of the probe assembly 10 is connected to each connection pad in the IC chip region which is hatched in the left-up direction in FIG.
  • an electrical inspection of the IC chip region with the diagonally left-up oblique line is performed using all the probes 16 on the probe assembly 10.
  • the probe assembly 10 is separated upward from the semiconductor wafer 20 and moved by one IC region in the Y direction at the separation position.
  • the probe tip of the first row of the 16th row of the h, i, j columns on the probe substrate 14 is moved to the h, i, of the semiconductor wafer 20;
  • the probes of the first column 16 and the group 6 needle tips of the semiconductor wafer 20 f, g columns and 3 ⁇ 4 are corresponding to the connection pads in the IC chip region of the third row of the first column.
  • the probe assembly 10 is separated upward from the semiconductor wafer 20, Moved in the Y direction for one IC area for the third inspection.
  • the probe tip of the first row of the probe assembly 10 in the h, i, j column of the probe assembly 10 is moved to the position of the h, i, j column of the semiconductor wafer 20.
  • Corresponding to each of the connection pads in the IC chip region of the 3 'row, and f, g columns and k on both sides thereof, and the f point of the group of probes 16 are the f, g columns and f of the semiconductor wafer 20 k, corresponding to each connection pad of the IC chip region in the 4'th row of one column.
  • each descent of the probes 1 6 on the probe substrate 1 4 is caused to move laterally as shown in FIG. Connected to each connection pad in the IC chip area with parallel lines.
  • the third inspection except for the group of probes 16 that are not used in the second inspection of the probe assembly 10, h, i, j ⁇ IJ 3 1 row, n ⁇ IJ 2 8 IC chip area with horizontal parallel lines using other probes 16 groups except probes 1 6 groups arranged in rows, p columns 2 5 rows, q columns 2 2 rows and r columns 1 6 rows The electrical inspection is performed.
  • the probes 16 are arranged at a high density or the tip is arranged.
  • the probe assembly 10 can be manufactured relatively easily and inexpensively.
  • a three-dimensional lo in Fig. L an example is shown in which, in each row, one needle tip placement area a in which 16 groups of probes 16 are placed and two non-placement areas are repeatedly arranged in the same direction in the Y direction.
  • the arrangement of the probe 16 on the probe substrate 14 of the probe assembly 10 is arranged in each row between the needle tip placement area ⁇ where the probe 16 group is placed and the non-placement area.
  • the arrangement pattern can be changed as appropriate.
  • the row arrangement form in the X direction is the same as the example shown in FIG. 1, and one gold + destination arrangement region ⁇ ; for each column, Three non-arranged areas can be repeatedly arranged in the ⁇ direction.
  • the IC chip area that has been given a left-up diagonal line is subjected to an electrical inspection in the first inspection, and the right-up diagonal line is applied in a second inspection.
  • the IC chip area that has been subjected to electrical inspection is subjected to electrical inspection in the third inspection, and the IC chip area that has been subjected to horizontal parallel lines in the final fourth inspection. Get an electrical test.
  • the arrangement region of the probe tips of the group of probes 16 on the probe substrate 14 corresponds to the IC chip region to which the left-up oblique line is to be subjected to the first inspection.
  • the number of unused probes 16 is slightly increased and the number of inspections is increased by one, but the non-arrangement area is increased. Therefore, it is advantageous in that it can be manufactured more easily.
  • the row arrangement in the X direction is the same as the example shown in FIG. 1, and one needle tip arrangement area is provided for each column.
  • Non-arranged areas can be repeatedly arranged in the vertical direction.
  • the probe assembly 10 using this arrangement example in the first inspection, the IC chip region that is left-slanted and has been subjected to an electrical inspection, In the second inspection, the IC chip area that is hatched to the right is subjected to an electrical inspection, and the electrical inspection of all the IC chip areas on the semiconductor wafer 20 is completed in these two inspections.
  • the arrangement area of the probe tips on the probe board 14 on the probe board 14 corresponds to the IC chip area with the left-upward oblique line that is the first inspection target, and the second time.
  • the IC chip area of the upward-sloping diagonal line to be inspected in both inspections, all pro Can be used effectively.
  • some unused probes 16 do not cause damage to the contact part due to contact with the part other than the connection pad in the IC chip region and the probe 16 itself, and the probe 16 The life of 16 is increased, and the durability of the probe thread and solid 10 is improved.
  • the number of columns in the X direction on the probe substrate 14 matches that of the chip region on the semiconductor wafer 20.
  • the probe placement region ct in each row on the probe substrate 14, is not continuous in the Y direction, but a plurality of probe placement regions ⁇ are provided between the non-placement regions as necessary. It can be arranged continuously.
  • the number of consecutive probe arrangement areas a in each column is ⁇ (in the above example, the probe arrangement area is not continuous in the ⁇ direction, so the value of ⁇ is ⁇ 1 '' in both cases.
  • the number of consecutive non-arranged areas ⁇ , and the number of chip areas in the corresponding column on the semiconductor wafer 20 is W, based on the quotient obtained by dividing this W by the sum of ⁇ and ⁇
  • the number of continuous areas consisting of ⁇ arrangement areas ⁇ existing in the row is determined. That is, basically, when WZ ( ⁇ + ⁇ ) is divisible, there are ( ⁇ + ⁇ ⁇ ⁇ ⁇ ) probe placement regions ⁇ in that row, and when there is a remainder, The number of continuous regions consisting of this number of arrangement regions ⁇ is determined so that there is a probe arrangement region ⁇ consisting of (W / N + M) + 1 pieces.
  • the present invention is not limited to the above embodiments, and various modifications can be made without departing from the spirit of the present invention.
  • the arrangement area a and the non-arrangement area of the probes 16 group can be arranged symmetrically with respect to the diameter in the ⁇ direction of the probe substrate 14. it can.
  • the continuous number of arrangement regions ⁇ in each row in the X direction can be selected as appropriate.

Abstract

　ほぼ円形の半導体ウエハ上で互いに直交する方向へ整列して連続的に形成された多数の半導体チップ領域の電気的検査に用いられ、該各半導体チップ領域の電気接続部に接触可能の多数のプローブが形成されたプローブ基板を備えるプローブ組立体。所定数の半導体チップ領域を含む所定の矩形チップ領域群に対応してプローブ基板の面上で互いに直交するＸＹ方向に、複数のプローブ群の針先が配置されている。このプローブ群の針先の配置領域は、Ｘ方向およびＹ方向のいずれの方向にも不連続に形成されている。Ｘ方向またはＹ方向のいずれか一方への前記半導体ウエハとの相対的な送り移動により、前記半導体ウエハ上の全チップ領域群の電気的検査が可能となる。

Description

プローブ組立体 技術分野
本発明は、 半導体ウェハ上に形成された多数の集積回路 （以下、 単に I Cと称 する。 ） のような電気回路の電気的検査に用いるのに好適なプローブ組立体に関 する。
明
背景技術
従来のこの種のプロ一ブ組立体は、 プ口ーブ基板と該プ口一ブ基板から伸長す 書
る多数のプローブとを有し、 プローブ先端を半導体ウェハ上に形成された各 I C チップ領域の電気的接続端子に接触させることにより、 電気的検査のためのテス タと各 I Cとが電気的に接続される。 このテスタの能力によっては、 半導体ゥェ ハ上の全ての I Cの一括測定に対応できない。
そのため、 テスタの能力に応じて、 半導体ウェハ上の多数の I Cを線状の複数 の領域に区画し、 この区画領域に対応した線状のプローブ群をプローブ基板に配 置したプローブ組立体を用いて、 半導体ウェハ上の区画領域毎にテストを繰り返 すことが提案され （例えば、 特許文献 1参照） 、 あるいは半導体ウェハ上の多数 の I Cをブロック状の複数の領域に区画し、 この区画領域に対応して多数のプロ ーブを 2次元的に配置したプロ一ブ組立体を用いて、 半導体ゥェハ上の区画領域 毎にテストを繰り返すことが提案されている （例えば、 特許文献 2参照） 。 ま た、 半導体ウェハ上の多数のチップ領域の検査対象領域を隣接しないように一つ おきに選択する方法が提案されている （例えば、 特許文献 3参照） 。
ところで、 このような隣接しない検査対象領域を電気的に一つおきに選択する 方法を使用しても、 その検査に使用されるプローブ組立体は、 選択領域に無関係 で縦横方向に対応して連続かつ密集してプロープが配置されたものが使用されて いる。
また、 近年、 テスタの能力の向上により、 一枚の半導体ウェハ上に形成された すべての I Cに対応した数のプローブを有するプローブ組立体を用いて、 いわゆ る一括測定検査を行うことが可能である。 しかしながら、 その場合、 プローブ基 板には、 一枚の半導体ウェア上に形成されるすべての I cについての検査のため の電気的接続端子に対応した極めて大多数のプローブを I Cの配置パターンであ る縦横方向に対応して連続かつ密集して形成する必要がある。 そのため、 プロ一 プ組立体の容易な製造は困難となる。
[特許文献 1 ] 特開平 7— 2 3 5 5 7 2号公報
[特許文献 2 ] 特開平 1 1— 1 2 1 5 5 3号公報
[特許文献 3 ] 特開 2 0 0 3— 2 9 7 8 8 7号公報 発明の開示
発明が解決しょうとする課題
本発明の目的は、 より多数の I Cを同時的にしかも製造が比較的容易なプロ一 ブ組立体を提供することにある。
また、 本発明の他の目的は、 前記した目的に加えて、 各プローブを有効に使用 することができるプローブ組立体を提供することにある。 課題を解決するための手段
本発明に係るプローブ組立体は、 ほぼ円形の半導体ウェハ上で互いに直交する 方向へ整列して連続的に形成された多数の半導体チップ領域の電気的検査に用い られ、 該各半導体チップ領域の電気接続部に接触可能の多数のプローブが形成さ れたプロ一ブ基板を備えるプロ一ブ組立体であって、 前記プロ一プ基板は前記半 導体ウェハを覆うに充分な大きさを有し、 所定数の半導体チップ領域を含む所定 の矩形チップ領域群に対応してプローブ基板の一方の面の互いに直交する XY方 向に複数のプローブ群の針先が配置され、 該プローブ群の針先の配置領域が前記 X方向おょぴ Y方向のいずれの方向にも不連続に形成されており、 X方向または Y方向のいずれか一方への前記半導体ウェハとの相対的な送り移動により、 前記 半導体ゥェハ上の全チップ領域群の電気的検査を可能とすることを特徴とする。 針先の配置領域を半導体ウェハ上のすべての半導体チップ領域すなわち I Cに 対応するように形成すると、 検査対象領域である. I Cの全形成領域に対応して、 プローブ基板にはその X方向および Y方向に連続して高密度でプローブを配置す る必要がある。 そのため、 このような連続配置では、 プローブの Χ Υ方向への精 巧な高密度配置の技術が必要となることから、 容易な製造は困難となる。
これに対し、 本発明によれば、 プローブ基板の針先の配置領域は X方向おょぴ Υ方向のいずれの方向にも不連続に形成されることから、 前記した ΧΥ方向への 連続配置に等しい半導体ウェハの検査対象領域内に針先の配置領域を分散させる ことができ、 従来の連続配置に比較して、 プローブの形成工程が容易になる。 し かも、 X方向または Υ方向のいずれか一方への前記半導体ウェハとの相対的な送 り移動により、 前記半導体ウェハ上の全チップ領域群の電気的検査が可能となる こと力ゝら、 一括検査に比較して検査効率の大きな低下を招くことなく、 製造の容 易なプロ一ブ組立体が提供される。
さらに、 できる限り少ない測定回数で一枚の半導体ウェハの検査を行いかつ多 数のプローブを有効に使用する点で、 次のようなプローブの針先配置が望まし レ、。
すなわち、 たとえば前記 Υ方向への移動を伴って電気的検査が繰り返されると き、 Υ方向に沿った前記半導体ウェハの各列における移動方向と反対側の最も上 流側に位置する矩形チップ領域に対応するプローブ基板の領域には、 それぞれプ ローブ群の針先の配置領域を形成し、 また前記プローブ基板には、 列毎に所定数 の矩形チップ領域に対応する前記針先の配置領域と前記針先が配置されない非配 置領域とが移動方向へ同一パターンで繰り返されるように、 非配置領域と配置領 域とを形成することが望ましい。
これにより、 非配置領域の数に応じた繰り返し回数で、 チップ領域から外れた 測定に寄与しないプローブの数の少ないプロ一ブ組立体が得られる。
たとえば、 前記列毎に、 一つの前記矩形チップ領域群に対応する針先の前記配 置領域と二つの前記矩形チップ領域群に対応する針先の前記非配置領域とを Υ方 向に交互に配列することができる。 この配列によれば、 Υ方向に一つの前記矩形 チップ領域群分をずらせた全 2度の測定によって、 一枚の半導体ウェハ上のすべ ての測定領域の検査が可能となる。
また、 たとえば、 前記列毎に、 一つの前記矩形チップ領域群に対応する針先の 前記配置領域と三つの前記矩形チップ領域群に対応する針先の前記非配置領域と を Y方向に交互に配列することができる。 この配列によれば、 Y方向に一つの前 記矩形チップ領域群分をずらせた全 3度の測定によって、 一枚の半導体ウェハ上 のすベての測定領域の検査が可能となる。
前記プローブ群の針先の前記配置領域および非配置領域のパターンは、 Y方向 に沿った中心線に関して非対称とすることができる。
【発明の効果】
本発明によれば、 前記したように、 プローブ基板は被検査体である半導体ゥェ ハを覆うに充分な大きさを有し、 このプローブ基板の針先の配置領域は X方向お よび Y方向のレ、ずれの方向にも不連続に形成されることから、 半導体ウェハの検 查対象領域内に針先配置領域を分散させることができ、 これによりプローブの形 成工程を容易とすることができ、 しかも X方向または Y方向のいずれか一方への 前記半導体ウェハとの相対的な送り移動により、 前記半導体ウェハ上の全チップ 領域群の電気的検査が可能となるので、 テスト効率の向上を図ることができしか も製造の容易なプロ一ブ糸且立体が提供される。
また、 本発明によれば、 できる限り少ない測定回数で一枚の半導体ウェハの検 査を行いかつ多数のプロ一ブを有効に使用することのできるプロ一ブ組立体が提 供される。
図面の簡単な説明
図 1は、 本発明に係るプローブ組立体のプローブ群の針先配置例を示す底面図 である。
図 2は、 本発明に係るプローブ組立体の正面図である。
図 3は、 図 1および図 2に示したプローブ組立体により電気的検査を受ける半 導体ウェハ上の各チップ領域のテスト領域を示す上面図である。
図 4は、 本発明に係る他のプローブ組立体のプローブ群の針先配置例に対応し た半導体ウェハ上の各チップ領域のテスト領域を示す図 3と同様な図面である。 図 5は、 本発明に係るさらに他のプローブ組立体のプローブ群の針先配置例に 対応した半導体ウェハ上の各チップ領域のテスト領域を示す図 3と同様な図面で ある。 符号の説明
1 0 プローブ組立体
1 2 配線基板
1 4 プローブ基板
1 6 プローブ
2 0 半導体ウェハ
a 配置領域 発明を実施するための最良の形態
本発明に係るプローブ 立体 1 0が、 図 1および図 2に示されている。 図 1 は、 プローブ組立体 1 0を下方から見た底面図であり、 図 2はプローブ組立体 1 0の正面図である。
プローブ組立体 1 0は、 図 1および図 2に示すように、 全体に円形の配線基板 1 2と、 該配線基板の下面に取り付けられたプローブ基板 1 4とを備え、 このプ ローブ基板 1 4に多数のプローブ 1 6 (図 2参照） が支持されている。
配線基板 1 2は、 例えばガラス繊維で補強されたエポキシ樹脂のような電気絶 縁材料から成る絶縁板に配線回路 （図示せず） が組み込まれて形成されている。 - 配線基板 1 2の上面には、 テスタ （図示せず） への接続端子であるテスターラン ド 1 8 (図 1参照） が環状に配列されている。 また、 配線基板 1 2の下面には、 図示しないが、 前記配線回路を経て対応する前記テスターランドが接続される接 続パッドが形成されている。
プローブ基板 1 4は、 従来よく知られているように、 該プローブ基板に形成さ れた図示しない内部配線回路を経て、 その下面に設けられた各プローブ 1 6をそ れぞれに対応する配線基板 1 2の前記接続パッドに接続する。 したがって、 各プ ロ^ "ブ 1 6は、 対応する前記接続パッドおよぴ該接続パッドに対応する各テスタ 一ランド 1 8を経て、 前記テスタに接続される。
プローブ組立体 1 0は、 図 2に示すように、 半導体ウェハ 2 0に形成された多 数の I Cチップ領域 （図 3参照） の電気的検査のために用いられ、 各 I Cチップ 領域は検査後に、 相互に分離され、 多数の I Cチップが形成される。 この多数の I Cチップ領域の電気的検查のために、 各 I Cチップ領域の接続パッドに各プロ ープ 1 6が接続され、 これにより、 前記テスタと該テスタにより検查を受ける被 検査体である半導体ウェハ 2 0が相互に電気的に接続される。
半導体ウェハ 2 0上には、 図 3に示すように、 I Cチップチップ領域が形成さ れている。 各 I Cチップ領域は、 図 3上で互いに直角な X方向および Y方向に整 列して、 半導体ウェハ 2 0の円形領域内で連続して一様に形成されている。 図 3 には、 各 I Cチップ領域を指し示すために、 便宜上、 半導体ウェハ 2 0の面上で X方向に沿って a〜 r列が付され、 また同様に、 半導体ウェハ 2 0の面上で X方 向に直角な Y方向に沿って 1 ' 〜 3 2 ' 行が付されている。
図示の例では、 各行列で指定される各 I Cチップ領域が各 I Cチップに対応す るが、 X Y方向に相互に隣接する複数個の I Cチップ群によって矩形の各 I Cチ ップ領域を構成することができる。
この半導体ウェハ 2 0上の各 I Cチップ領域すなわち I Cチップの検査に用い られるプローブ組立体 1 0のプローブ基板 1 4は、 半導体ウェハ 2 0の表面を覆 うように、 該半導体ウェハの直径にほぼ等しい直径を有し、 このプローブ基板 1 4には、 前記した多数のプローブ 1 6が設けられている。 図 1には、 それぞれの プローブ 1 6郡の針先の配置領域が、 X Y方向に沿って配列されている。
図 1に示すプローブ基板 1 4の下面と、 図 3に示す半導体ウェハ 2 0の表面と は、 検査時には互いに対向して配置されることから、 それぞれの X方向は左右が 入れ替わる鏡面対称の関係にある。 プローブ組立体 1 0は、 検査時に半導体ゥェ ハ 2 0に関して Y方向へ送り移動される。 この移動は相対移動であることから、 プローブ組立体 1 0の Y方向への移動に代えて、 半導体ウェハ 2 0を逆方向 （一 Y方向） へ移動させることができる。
プローブ 1 6の針先が位置する領域すなわちプローブ 1 6群の針先配置領域 は、 図 1に白抜きの矩形領域 0；で示されている。 図 1には、 白抜き矩形領域で示 されるプローブ 1 6群の全配置領域のうち、 代表的にその一領域にのみ符号 αが 付されており、 他の配置領域の参照符号ひは、 図面の簡素化のために省略されて いる。
図 1と図 3との比較から明らかなように、 プローブ 1 6群の配置領域ひは、 半 導体ウェハ 2 0上の各 I C領域の形成領域に対応してプローブ基板 1 4の全域に 分散して形成されている。 さらに、 半導体ウェハ 2 0上の I C領域にも拘わらず プローブ 1 6が配置されていない、 すなわちプロープ 1 6の針先が配置されてい ない複数の非配置領域が、 プローブ基板 1 4上に分散して形成されている。 その ため、 配置領域 αは、 X方向おょぴ Υ方向のいずれの方向にも、 不連続に形成さ れている。 図 1に示す例では、 プローブ基板 1 4上の中央の h、 i、 j列に注目すると、 . 図 3に示した半導体ウェハ 2 0の]!、 i、 ； j列の第 1 ' 行に対応する第 1行、 す なわちそれらの列でプローブ組立体 1 0の移動方向と反対側の最も上流側に位置 する領域である第 1行に、 配置領域ひが形成されている。 しかしながら、 第 2行 および第 3行は非配置領域である。 以下、 プローブ基板 1 4の h、 i、 j列で は、 第 4行以下で、 この配置領域ひおよび非配置領域の繰り返しパターンが Y方 向へ続く。
また、 プローブ基板 1 4では、 その h、 i、 j列の両側の f 、 g列およぴ 、 1列では、 半導体ウェハ 2 0の f 、 g列および k、 1列の第 2 ' 行に対応する第 2行すなわちそれらの列の前記した移動方向と反対側の最も上流側に位置する領 域である第 2行に配置領域 が形成されている。 以下、 プローブ基板 1 4の f 、 g列および k、 1列では、 同様に、 一つの配置領域 αおよび二つの非配置領域の 繰り返しパターンが Υ方向へ続く。
さらに、 f 、 g列の外側の e列、 さらにその外側の d列、 c歹 ίί、 b列および a 列では、 それらの列の前記した移動方向と反対側の最も上流側に位置する領域で ある第 3行、 第 5行、 第 6行、 第 8行おょぴ第 1 1行のそれぞれに配置領域 が 形成され、 同様に、 一つの配置領域ひおよび二つの非配置領域の繰り返しパター ンが Y方向へ続く。 また、 k、 1列の外側の m列、 n列、 o列、 p列および q列 についても、 それらの列の前記した移動方向と反対側の最も上流側に位置する領 域である第 3行、 第 4行、 第 5行、 第 7行および第 1 0行のそれぞれに配置領域 ひカ形成され、 前記したと同様に、 一つの配置領域ひおよび二つの非配置領域の 繰り返しパターンが Y方向へ続く。 r列では、 単一の配置領域ひが第 1 6行にの み形成されている。
その結果、 図 1から明らかなように、 h、 i、 ； i列の第 1行おょぴ第 3 1行を 除く各行列で、 プローブ基板 1 4上のプローブ 1 6群の配置領域ひは、 X方向お ょぴ Y方向で不連続に形成されている。
前記したプローブ組立体 1 0の検査では、 まず、 プローブ基板 1 4上の h、 i、 j列の第 1行のプローブ 1 6群の 先が、 半導体ウェハ 2 0の h、 i、 j列 の第 行の I Cチップ領域の前記各接続パッドに対応し、 またその両側の f 、 g列および k、 1列のプローブ 1 6群の針先が半導体ウェハ 2 0の f 、 g列およ ぴ 、 1列の第 2 ' 行の I Cチップ領域の前記各接続パッドに対応するように、 プローブ組立体 1 0が半導体ウェハ 2 0上に配置され、 該半導体ウェハ 2 0へ向 けて降下する。 この降下により、 プローブ組立体 1 0の各プローブ 1 6群は、 図 3に左上がりの斜線を施した I Cチップ領域の前記各接続パッドに接続される。 これにより、 第 1回目の検查では、 プローブ組立体 1 0上のすべてのプローブ 1 6群を使用して、 左上がり斜線を施した I Cチップ領域の電気検査が行われる。 第 1回目の検査後、 プローブ組立体 1 0は、 半導体ウェハ 2 0から上方へ離さ れ、 その離反位置で、 Y方向へ一つの I C領域分、 移動される。 この 2回目の検 査のための移動により、 たとえば、 プローブ基板 1 4上の h、 i、 j列の第 1行 のプロープ 1 6群の針先は、 半導体ウェハ 2 0の h、 i、 ； j列の第 2 ' 行の I C チップ領域の前記各接続パッドに対応し、 またその両側の f 、 g列およぴ1^、 1 列のプローブ 1 6群の針先は半導体ウェハ 2 0の f 、 g列およぴ¾:、 1列の第 3 ' 行の I Cチップ領域の前記各接続パッドに対応する。
したがって、 2回目の検查のために、 プローブ組立体 1 0が半導体ウェハ 2 0 へ向けて降下すると、 この降下によって、 プローブ基板 1 4の各プローブ 1 6群 は、 図 3に右上がりの斜線を施した I Cチップ領域の前記各接続パッドに接続さ れる。 これにより、 第 2回目の検査では、 m歹 IJ 3 0行、 c歹 IJ 2 7行、 d歹 IJ 2 9行 および e列 3 0行に配置されたプローブ 1 6群を除くプローブ基板 1 4上のプロ ープ 1 6群を使用して、 右上がり斜線を施した I Cチップ領域の電気検査が行わ れる。
2回目の検査後、 プローブ組立体 1 0は半導体ウェハ 2 0から上方へ離され、 3回目の検査のために、 一つの I C領域分、 さらに Y方向へ移動される。 この 3 回目の検査のための移動により、 プローブ組立体 1 0の h、 i 、 j列の第 1行の プローブ 1 6群の針先は、 半導体ウェハ 2 0の h、 i 、 j列の第 3 ' 行の I Cチ ップ領域の前記各接続パッドに対応し、 またその両側の f 、 g列および k 、 1列 のプローブ 1 6群の f先は半導体ウェハ 2 0の f 、 g列および k 、 1列の第 4 ' 行の I Cチップ領域の前記各接続パッドに対応する。
したがって、 3回目の検查のために、 プローブ組立体 1 0が半導体ウェハ 2 0 へ向けて降下すると、 この降下によって、 プローブ基板 1 4上の各プローブ 1 6 群は、 図 3に横方向の平行線を施した I Cチップ領域の前記各接続パッドに接続 される。 これにより、 第 3回目の検查では、 プローブ組立体 1 0の 2回目の検査 で不使用のプローブ 1 6群を除き、 さらに、 h、 i 、 j歹 IJ 3 1行、 n歹 IJ 2 8行、 p列 2 5行、 q列 2 2行および r列 1 6行に配置されたプローブ 1 6群を除く他 のプローブ 1 6群を使用して、 横方向平行線を施した I Cチップ領域の電気検查 が行われる。
その結果、 1回目の検查では、 一部のプローブ 1 6群の不使用を招くことな く、 すべてのプロープ 1 6が有効に使用される。 また、 2回目おょぴ 3回目の検 查では一部のプローブ 1 6群が利用されることはないが、 その大多数のプローブ 1 6群が有効に使用される。 これら 3回の検査で、 半導体ウェハ 2 0上のすべて の I Cチップ領域の電気検査が可能になることから、 効率的な検査が可能とな る。
また、 有効に使用されないプローブ 1 6群の個数の低減を図ることにより、 不 使用のプローブ 1 6が I Cチップ領域の前記接続パッド以外の部分に当接するこ とによる当接部の損傷およびプローブ 1 6自体の損傷の低減を図ることができ、 これによりプローブ 1 6の寿命の増大が図られることから、 プローブ組立体 1 0 の耐久性が向上する。
また、 プローブ基板 1 4上にプローブ 1 6群が X方向および Y方向の 2方向に 連続して形成されないことから、 高密度で連続してプローブ 1 6を配置し、 ある いはその 先を配置する必要はなく、 プローブ組立体 1 0の製造が比較的容易に かつ安価に行える。 図 lのプローブ *a立体 l oでは、 各列で、 プローブ 1 6群が配置された一つの 針先配置領域 aと二つ非配置領域を Y方向へ同一パターンで繰り返し配置した例 を示した。 これに代えて、 プローブ組立体 1 0のプローブ基板 1 4上へのプロ一 ブ 1 6群の配置について各列で、 プローブ 1 6群が配置される針先配置領域 αと 非配置領域との配置パタ一ンを適宜変更することができる。
例えば、 プローブ基板 1 4上のプローブ 1 6群の配置で、 X方向への行配置の 形態は図 1に示した例と同様とし、 各列毎に一つの金+先配置領域 ο;と、 三つの非 配置領域とを Υ方向へ繰り返し配置することができる。
この配置によれば、 図 4に示されているように、 1回目の検査で、 左上がり斜 線が施された I Cチップ領域が電気検査を受け、 2回目の検査で、 右上がり斜線 が施された I Cチップ領域が電気検査を受け、 3回目の検査で、 白抜きの I Cチ ップ領域が電気検査を受け、 最後の 4回目の検査で横平行線が施された I Cチッ プ領域が電気検査を受ける。
この場合のプローブ基板 1 4上のプローブ 1 6群の針先の配置領域ひは、 1回 目の検查対象となる左上がり斜線が施された I Cチップ領域に対応する。 この配 置例によれば、 図 1に示した例に比較して、 不使用のプローブ 1 6群の個数が若 干増大し、 また検查回数が 1回増えるが、 非配置領域が増大することから、 製造 がより容易に行える点で有利である。
他方、 プローブ基板 1 4上のプローブ 1 6群の配置で、 X方向への行配置の形 態は図 1に示した例と同様とし、 各列毎に一つの針先配置領域ひと、 一つの非配 置領域とを Υ方向へ繰り返し配置することができる。
この配置例を用いたプローブ組立体 1 0によれば、 図 5に示されているよう に、 1回目の検査で、 左上がり斜線が施された I Cチップ領域が電気検查を受 け、 2回目の検査で、 右上がり斜線が施された I Cチップ領域が電気検査を受 け、 この 2回の検査で、 半導体ウェハ 2 0上の全 I Cチップ領域の電気検査が終 了する。 しかも、 この場合のプローブ基板 1 4上のプローブ 1 6群の針先の配置 領域ひは、 1回目の検查対象となる左上がり斜線が施された I Cチップ領域に対 応し、 2回目の検查対象となる右上がり斜線の I Cチップ領域と対応することか ら、 両検査で、 一部のプローブ 1 6群の不使用を招くことなく、 すべてのプロ一 プ 1 6を有効に使用することができる。
そのため、 一部の不使用のプローブ 1 6が I Cチップ領域の前記接続パッド以 外の部分に当接することによる当接部の損傷およびプローブ 1 6自体の損傷を生 'じることはなく、 プローブ 1 6の寿命の増大が図られ、 プローブ糸且立体 1 0の耐 久性が向上する。
本発明に係るプローブ基板 1 4のプローブ 1 6の配置では、 プローブ基板 1 4 上の X方向の列数は、 半導体ウェハ 2 0上のチップ領域のそれに一致する。 前記したいずれの例においても、 プローブ基板 1 4上の各列で、 プローブ配置 領域 ctは Y方向に連続しないが、 非配置領域間に必要に応じて複数のプ口一ブ配 置領域 αを連続して配置することができる。 この場合、 各列での連続するプロ一 ブ配置領域 aの数を Ν (前記した例では、 プロープ配置領域ひは Υ方向に連続し ないことから、 いずれも Νの値は 「1」 である。 ） とし、 連続する非配置領域の 数 Μとし、 半導体ウェハ 2 0上の対応する列のチップ領域数を Wとすると、 この Wを Νと Μとの和で除したときの商を元に、 その列に存在する Ν個の配置領域 α からなる連続領域の数が決められる。 すなわち、 基本的に、 WZ (Ν +Μ) が割 り切れるとき、 その列には、 (Ν +Μ) 個の Ν個からなるプローブ配置領域 αが存在し、 余りが出るとき、 その列には （W/N +M) + 1個の Ν個からなる プローブ配置領域 αが存在するように、 この Ν個の配置領域 αからなる連続領域 の数が決められる。
産業上の利用可能性
本発明は、 上記実施例に限定されず、 その趣旨を逸脱しない限り、 種々変更す ることができる。 例えば、 半導体ウェハ 2 0上の I Cチップ領域の対称配置に対 応して、 プローブ基板 1 4の Υ方向の直径に関して左右対称にプローブ 1 6群の 配置領域 aおよび非配置領域を配置することができる。 また、 各行での配置領域 αの X方向への連続個数は、 適宜選択することができる。

Claims

請求の範囲
1 . ほぼ円形の半導体ウェハ上で互いに直交する方向へ整列して連続的に形成 された多数の半導体チップ領域の電気的検査に用いられ、 該各半導体チップ領域 の電気接続部に接触可能の多数のプローブが形成されたプロ一ブ基板を備えるプ ローブ組立体であって、 前記プローブ基板は前記半導体ウェハを覆うに充分な大 きさを有し、 所定数の半導体チップ領域を含む所定の矩形チップ領域群に対応し てプローブ基板の一方の面の互いに直交する χ γ方向に複数のプローブ群の針先 が配置され、 該プローブ群の針先の配置領域が前記 X方向おょぴ Y方向のいずれ の方向にも不連続に形成されており、 X方向または Y方向のいずれか一方への前 記半導体ウェハとの相対的な送り移動により、 前記半導体ゥェハ上の全チップ領 域群の電気的検査を可能とすることを特徴とするプローブ組立体。
2 . 前記 Y方向への移動を伴って電気的検査が繰り返されるとき、 Y方向に沿 つた前記半導体ウェハの各列における移動方向と反対側の最も上流側に位置する 矩形チップ領域に対応するプローブ基板の領域には、 それぞれプローブ群の針先 の配置領域が形成され、 また前記プローブ基板には、 列毎に所定数の矩形チップ 領域に対応する前記針先の配置領域と前記針先が配置されない非配置領域とが移 動方向へ同一パターンの繰り返しで形成されている、 請求項 1に記載のプローブ 組立体。
3 . 前記列毎に、 一つの前記矩形チップ領域群に対応する針先の前記配置領域 と二つの前記矩形チップ領域群に対応する針先の前記非配置領域とが Y方向に交 互に配列されている、 請求項 2に記載のプローブ組立体。
4 . 前記列毎に、 一つの前記矩形チップ領域群に対応する針先の前記配置領域 と三つの前記矩形チップ領域群に対応する針先の前記非配置領域とが Y方向に交 互に配列されている、 請求項 2に記載のプローブ組立体。
5 . 前記プローブ群の針先の前記配置領域おょぴ非配置領域のパターンは、 Y 方向に沿った中心線に関して非対称である請求項 2に記載のプローブ組立体。
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