JP6030291B2 - 配線基板の製造方法 - Google Patents

Description

本発明は、特に半導体ウエハに形成されたＩＣ回路等の電気特性を測定するプローブカード等として好適に用いることが可能な配線基板の製造方法に関するものである。

近年、ＩＣ回路等の電気特性を測定するに際しては、Ｓｉウエハ単位で検査を行うような要求が高くなっている。その際、Ｓｉウエハの大型化が進み、現在ではφ３００ｍｍ（１２インチ）のＳｉウエハに対しても検査を行うことが要求されるようになっている。このような大型のＳｉウエハ上には、検査対象であるＩＣ回路（ＤＵＴ）が例えばパターン状に形成されており、上記Ｓｉウエハは、該Ｓｉウエハ内のＩＣ回路の数に応じて、１６ＤＵＴ、３２ＤＵＴ及び６４ＤＵＴ等として分類される。

一方、上記Ｓｉウエハを検査するプローブカード等においても、それを構成する多層配線基板において、上記ＳｉウエハのＤＵＴに対応するＤＵＴ部を設け、このＤＵＴ部内に、上記ＤＵＴと電気的接触を行ってＤＵＴの電気特性の検査を行うための複数の電極パッドが形成されている。また、近年では、ＳｉウエハのＤＵＴ数の増加に伴い、ＳｉウエハのＤＵＴ数と同じ数のＤＵＴ部を備えた多層配線基板が要求されている。

このようなＤＵＴ部は、一般に、多層配線基板の、検査対象であるＳｉウエハと対向する主面上に形成される一方、検査対象であるＳｉウエハからの電気信号（測定信号）を検査装置に伝送するためのパッドは多層配線基板の裏面側に形成される。

また、多層配線基板の主面に形成された各ＤＵＴ部内には、ＤＵＴの特定の箇所から同一種の信号が負荷される特定電極パッドが複数含まれ、隣接するＤＵＴ部間において、これら特定電極パッド同士を多層配線基板の特定の内部配線層を介して互いに電気的に接続し、多層配線基板の裏面に形成すべき電極パッドの数を削減するとともに、これら電極パッドと検査装置とを電気的に接続するための配線数を削減し、多層配線基板、すなわちプローブカードの構成を簡略化している。

しかしながら、特にＤＵＴ部内において電極パッドを格子状または千鳥状に配設した場合においては、電極パッドのパッドピッチが、特定内部配線層の幅、内部電極パッドの径、並びに内部電極パッド及び特定内部配線層間のクリアランスの２倍で画定されてしまうため、上記特定電極パッドを接続するための特定の内部配線層は、パッドピッチ（パッド間）に、１本しか配置できるスペースがない。したがって、従来のパッド配置では上述した特定の内部配線層の数が必然的に増大してしまう。

また、Ｓｉウエハ内のＤＵＴ数の増加とＩＣ回路のファイン化に伴い、ＩＣ回路側の端子間距離（ピッチ）も狭い為、ＤＵＴを構成するパッド間距離が狭くなる（特定電極パッドの径、並びに特定電極パッド及び特定内部配線層間のクリアランスの２倍で画定されてしまう）。

したがって、Ｓｉウエハ内に含まれるＤＵＴ部の配置がきめられており、内部配線層の数を一定とした場合において、ＤＵＴ部内に配設することが可能な特定電極パッドの数を導出して、上述のような電気特性の検査に適した配線基板を製造する技術の開発が求められている。このような製造技術が開発されることにより、ＤＵＴ部内に所定の数の特定電極パッドを配設する際に必要とされる内部配線層の層数を無駄に増やすことなく、最低層数を導出することができ、上記配線基板を薄型化及び簡略化することができる。

特表２００８−５０４５５９号

本発明は、配線基板内におけるＤＵＴ部の配置が決められており、配線基板の内部配線層の数を一定とした場合において、ＤＵＴ部内に配設することが可能な特定電極パッドの数を導出することが可能な配線基板の製造技術を得、これによって、配線基板内の内部配線層の層数を最低数とするようなＤＵＴ部内の特定電極パッドの配置を導出することができ、配線基板を薄型化及び簡略化することを目的とする。

また、本発明は、
内部配線層及び層間接続体を有する基板本体と、
前記基板本体の少なくとも主面上において複数のＤＵＴ部が画定されるとともに、各ＤＵＴ部内に格子状または千鳥状に配設された複数の表面電極パッドと、
前記基板本体内に配設され、前記複数の表面電極パッドと前記層間接続体を介して電気的に接続された複数の内部電極パッドと、
前記基板本体の裏面上に配設され、前記複数の表面電極パッドと前記層間接続体と前記内部電極パッドとを介して電気的に接続された複数の裏面電極パッドとを備え、
各ＤＵＴ部内に配設された前記複数の表面電極パッドは、同一種の信号が付加される複数の特定表面電極パッドを含み、
前記内部配線層は、隣接するＤＵＴ部間における前記特定表面電極パッド間を電気的に接続する特定内部配線層を含み、
前記内部電極パッドは前記特定表面電極パッドとビアを介して接続される特定内部電極パッドを含み、
各ＤＵＴ部を構成する前記複数の表面電極パッドそれぞれのピッチは、前記特定内部配線層の幅、前記特定内部電極パッドの径、並びに前記特定内部電極パッド及び前記特定内部配線層間の間隔の２倍で画定される、
配線基板の製造方法であって、
特定内部配線層の層数をＡ、各ＤＵＴ部内に配設された前記複数の表面電極パッドの総列数をＮ、及び各ＤＵＴ部内に配設すべき前記特定表面電極パッドの数をＢ（Ｂは0を含まない整数）とした場合において、前記特定表面電極パッドの数Ｂは、各ＤＵＴ部内および各ＤＵＴ部内のＸ列目までにおいて、
Ｂ＜（Ｘ＋１）×Ａ
（Ｘは、１からＮまでの自然数であって、ＤＵＴ部内での列の順を表す）
なる関係式を満足し、Ａが最も小さくなるようにＤＵＴ部内の各列における特定表面電極パッドの配置を決定する工程を含むことを特徴とする、配線基板の製造方法に関する。

本発明によれば、配線基板内部の一主面のおけるＤＵＴ部の配置が決まっており、配線基板の内部配線層の数を一定とした場合において、ＤＵＴ部内に配設することが可能な特定電極パッドの数を導出することが可能な配線基板の製造技術を得、これによって、配線基板内の内部配線層の層数が最低層数とするような前記ＤＵＴ部内の特定電極パッドの配置を導出することができ、配線基板を薄型化及び簡略化することできる。

実施形態における配線基板の概略構成を示す断面図である。 図１に示す配線基板の主面上に形成されたＤＵＴ部内の表面電極パッドの配列状態を示す図である。 図１に示す配線基板の内部配線層及び内部電極パッドを示す概略図である。

以下、図面を参照しながら本発明の実施形態について説明する。

図１は、本実施形態における配線基板の概略構成を示す断面図であり、図２は、図１に示す配線基板の主面上に形成されたＤＵＴ部内の表面電極パッドの配列状態を示す図である。なお、図１に示す配線基板におけるＤＵＴ部内の表面電極パッドについては簡略化して描いている。また、本実施形態においては、上記配線基板が、半導体ウエハに形成されたＩＣ回路等の電気特性を測定するプローブカードに用いられるとして構成され、機能する場合について説明する。

図１に示す配線基板１０は、複数の絶縁層と内部配線層とが交互に積層されて構成され、主面１１Ａ及び裏面１１Ｂと略平行に形成された内部配線層４１，４２，４３，４４，４５、４６及び５２、特定内部配線層５１を含み、前記絶縁層に形成された層間接続体であるビア６１、６２、６３、６４、６５、６６、６７、６８、７１、７２及び７３を含む、例えばセラミック多層配線基板等の基板本体１１を有する。なお、特に図示していないが、ビア６１等の少なくとも上端若しくは下端には内部電極パッドが配設されている。

なお、基板本体１１を構成する絶縁層を樹脂ではなくセラミックで構成することによって、検査対象である半導体ウエハに対して、基板本体１１、すなわち配線基板１０を繰り返し接触して使用した場合においても、このような繰り返し測定に耐えうるような高強度の配線基板１０を得ることができる。

基板本体１１の主面１１Ａは、検査対象であるＩＣ回路等が形成された半導体ウエハ側に位置し、基板本体１１の主面１１Ａ上には、複数のＤＵＴ部２０，２０’（図では簡略化して２つとしている）が画定され、各ＤＵＴ内には表面電極パッド２１，２２，２３及び２６、並びに２１’，２２’，２３’及び２６’が配設されている。なお、表面電極パッド２６及び２６’は、基板本体１１の主面１１Ａ上で互いに隣接するＤＵＴ部２０，２０’内において、同一種の測定信号が負荷された特定表面電極パッドを構成する。

また、表面電極パッド２１及び２２は、外部電源から取り込んだ電力を測定対象であるＩＣ回路等が形成された半導体ウエハに対して供給するための電極パッドを構成する。この場合、例えば表面電極パッド２２をグランド電位とし、表面電極パッド２１を所定の電圧が負荷されるようにして構成することができる。

さらに、表面電極パッド２３は、測定対象である半導体ウエハのＩＣ回路等からの測定信号を外部検査装置に供給するための電極パッドとして構成することができる。但し、表面電極パッド２３は、特定表面電極パッドとして構成されるものではないので、基板本体１１の主面１１Ａ上で互いに隣接するＤＵＴ部２０内において、同一種の測定信号が負荷されず、異種の測定信号が負荷される。

基板本体１１の裏面１１Ｂは、上述した半導体ウエハの電気検査する外部検査装置に接続される側に位置し、基板本体１１の裏面１１Ｂ上には、複数の裏面電極パッド３１，３２，３３，３４及び３６が配設されている。

裏面電極パッド３６は、基板本体１１の主面１１Ａ上に形成された隣接するＤＵＴ部２０，２０’内の特定表面電極パッド２６及び２６’同士が以下に説明する特定内部配線層を介して電気的に結合される電極パッドを構成し、裏面電極パッド３２及び３３は、測定対象であるＩＣ回路等が形成された半導体ウエハに対して外部電源から電力を供給するための電極パッドを構成する。この場合、例えば裏面電極パッド３３をグランド電位とし、裏面電極パッド３２を所定の電圧が負荷されるようにして構成することができる。

また、裏面電極パッド３１及び３４は、測定対象である半導体ウエハのＩＣ回路等からの測定信号を外部検査装置に供給するための電極パッドとして構成することができる。但し、裏面電極パッド３１及び３４は、特定表面電極パッド２６及び２６’と電気的に接続されるものではないので、同一種の測定信号が負荷されず、異種の測定信号が負荷される。

なお、本願における“特定”とは、同一種の測定信号が負荷される内部配線層等を、異種の測定信号が負荷される内部配線層等と区別するために用いたものである。

基板本体１１の内部には、上述のように、内部配線層４１、４２、４３、４４、４５、４６、５１及び５２が主面１１Ａ及び裏面１１Ｂと略平行に内蔵されている。

ＤＵＴ部２０，２０’内の電極パッド２１，２１’と内部配線層４１とは層間接続体としてのビア６１を介して電気的に接続され、内部配線層４１は層間接続体としてのビア６７を介して内部配線層４６と電気的に接続され、内部配線層４６は層間接続体としてのビア６８を介して裏面電極パッド３２と電気的に接続されている。したがって、内部配線層４１及び４６はいわゆる電源層を構成する。なお、層間接続導体としてのビアの少なくとも上端若しくは下端の少なくとも一方には内部電極パッドがある。

また、ＤＵＴ部２０，２０’内の電極パッド２２，２２’と内部配線層４２とは層間接続体としてのビア６２を介して電気的に接続されている。内部配線層４２は層間接続体としてのビア６３を介して内部配線層４３及び４５と電気的に接続されている。内部配線層４５は層間接続体としてのビア６４を介して裏面電極パッド３３と電気的に接続されている。したがって、内部配線層４２、４３及び４５はいわゆるグランド層を構成する。なお、層間接続導体としてのビアの少なくとも上端若しくは下端の少なくとも一方には内部電極パッドがある。

さらに、ＤＵＴ部２０，２０’内の電極パッド２３，２３’と内部配線層４４とは層間接続体としてのビア６５を介して電気的に接続されており、内部配線層４４は、層間接続体としてのビア６６を介して裏面電極パッド３１及び３４と電気的に接続されている。したがって、内部配線層４４はいわゆる信号層を構成する。なお、層間接続導体としてのビアの少なくとも上端若しくは下端の少なくとも一方には内部電極パッドがある。

また、ＤＵＴ部２０，２０’内の特定表面電極パッド２６，２６’は、層間接続体としてのビア７１及び特定内部電極パッド８６，８６を介して特定内部配線層５１と電気的に接続され、裏面側にむかってビア７２、内部配線層５２及び図示しない内部電極パッド、並びにビア７３及び図示しない内部電極パッドを順次に介して共通の裏面電極パッド３６と電気的に接続される。

図１に示す配線基板１０においては、その概略構成を示すべく、ＤＵＴ部数は２個で、各ＤＵＴ部２０，２０’内における特定表面電極パッド２６の数が１個の場合について記載しているので、特に問題とならないが、一般には、主面に設けられるＤＵＴ部数は非常に多いため、ＤＵＴ部数を構成するパッドの数に対応して裏面電極パッド数も増加し、図２に示すように、ＤＵＴ部２０内には同一種の信号が負荷される電極である特定表面電極２６が複数個含まれるので、該ＤＵＴ部２０と隣接する別のＤＵＴ部２０’との間においては、これら特定電極パッド２６同士を配線基板１０の特定内部配線層及び特定内部電極パッドを介して互いに電気的に接続し、多層配線基板の裏面に形成すべき裏面電極パッドの数を削減するとともに、これら裏面電極パッドと検査装置とを電気的に接続するための配線数を削減し、配線基板１０、すなわちプローブカードとしての構成を簡略化している。

しかしながら、図２に示すように、ＤＵＴ部２０内において表面電極パッドを格子状に配設した場合においては、図３に示すように、表層電極パッドとはビアを介して接続されている内部電極パッドも格子状に配設され、特定表面電極パッドも特定内部電極パッドとビアを介して接続されている。なお、表面電極パッドの径と内部電極パッドの径とは異なっている場合がある。

この場合、図３に示すように基板本体１１の内部に形成され、ビアによって表面電極パッドと接続されている内部電極パッドも内部電極パッドのパッド間隔が、特定内部配線層の幅、内部電極パッドの径、並びに内部電極パッド及び特定内部配線層間の間隔の２倍で画定されることになる。このため、ＤＵＴ部内の特定電極パッド同士を接続するための特定内部配線層は、内部電極パッド間に１本しか配置できるスペースがない。

したがって、同一面上にて全ての特定内部配線層を形成できない場合は、別の層の面上にて、特定内部電極パッドと特定内部配線層とを形成し、特定電極パッド同士を電気的に接続する必要がある。

なお、図３において、符号８１、８２及び８３は、ＤＵＴ部２０内に配置された表面電極パッド２１，２２，２３直下に位置する内部電極パッドを表し、符号８１’、８２’及び８３’は、ＤＵＴ部２０’内に配置された表面電極パッド２１’，２２’，２３’直下に位置する内部電極パッドを表す。また、符号８６及び８６’は、ＤＵＴ部２０及び２０’における特定表面電極パッド２６及び２６’直下に位置する特定内部電極パッドを表す。図２及び図３中ｔはパッドピッチを示す。また、ｌは特定内部配線層５１の配線幅を示す。さらにｋは、内部電極パッド８２と特定内部配線層５１の間隔（クリアランス）を示す。

ＤＵＴ部内の特定電極パッドの配置と数によっては、特定内部電極パッドと特定内部配線層を設けるための絶縁層を新たに設ける必要が生じるため、配線基板１０の内部配線層数が増大して、配線基板１０が厚くなって大型化してしまう。

したがって、本実施形態においては、配線基板１０における特定内部配線層の層数をＡ、各ＤＵＴ部２０内に配設された複数の表面電極パッドの列数をＮ、及び各ＤＵＴ部２０内に配設すべき特定表面電極パッド２６の数をＢとした場合において、特定表面電極パッド２６の数Ｂが、
Ｂ＜（Ｘ＋１）×Ａ
（Ｘは、１からＮまでの自然数）
なる関係式を満足し、Ａが最も小さくなるように各ＤＵＴ部２０内における特定表面電極パッド２６の配置を決定する。

例えば、図１に示す配線基板１０のように、特定内部配線層の層数が１（特定内部配線層５１）個の場合であって、図２に示すように、ＤＵＴ部２０内に配設された表面電極パッドの列数が１２であるとすると、ＤＵＴ部２０の各列に配置すべき特定表面電極パッドは以下のようにして計算する。

ＤＵＴ部２０の第１列目に配置する特定表面電極パッド数を導出する場合は、Ｘ＝１及びＡ＝１であるのでＢ＜２となり、第１列目に配置できる特定表面電極パッド数は最大で１個となる。次に、第２列目までに配置する特定表面電極パッド数を導出する場合は、Ｘ＝２及びＡ＝１であるのでＢ＜３となり、第２列目までに配置できる特定表面電極パッド数は最大で２個となる。このような計算を順次続けていくと、第１２列目までに配置する特定表面電極パッドパッド数を導出する場合は、Ｘ＝１２及びＡ＝１であるのでＢ＜１３となり、第１２列目までに配置できる特定表面電極パッド数は最大で１２個となる。

しかしながら、上記関係式はＤＵＴ部２０の総ての列で成立しなければならないので、この場合、第２列目以降においても、当該列に配置できる特定表面電極パッドの数は１個ということになる。したがって、配線基板１０における特定内部配線層の数が１個の場合、ＤＵＴ部２０内に配設できる特定表面電極パッドの数は、各例で最大１個であるので、１２列の場合は、最大で１×１２＝１２個となる。

同様に、特定内部配線層の層数が２個の場合であって、図２に示すように、ＤＵＴ部２０内に配設された表面電極パッドの列数が１２であるとすると、ＤＵＴ部２０の各列に配置すべき特定表面電極パッドは以下のようにして計算する。

ＤＵＴ部２０の第１列目に配置する特定表面電極パッド数を導出する場合は、Ｘ＝１及びＡ＝２であるのでＢ＜４となり、第１列目に配置できる特定表面電極パッド数は最大で３個となる。次に、第２列目までに配置する特定表面電極パッド数を導出する場合は、Ｘ＝２及びＡ＝２であるのでＢ＜６となり、第２列目までに配置できる特定表面電極パッド数は最大で５個となる。このような計算を順次続けていくと、第１２列目までに配置する特定表面電極パッド数を導出する場合は、Ｘ＝１２及びＡ＝２であるのでＢ＜２６となり、第１２列目までに配置できる特定表面電極パッド数は最大で２５個となる。

上述した結果を逆に考えると、ＤＵＴ部２０内に配置すべき特定表面電極パッド数が１２個までの場合は、特定表面電極パッドを各列に最大で１個づつ配設すれば、これら特定表面電極パッドを電気的に接続するために必要な特定内部配線層の数は１個とすることができる。同様に、ＤＵＴ部２０内に配置すべき特定表面電極パッド数が２５個までの場合は、特定表面電極パッドを各列に最大で２個づつ配設すれば、これら特定表面電極パッドを電気的に接続するために必要な特定内部配線層の層数は２個とすることができる。

但し、特定表面電極パッド数が１２個の場合でも、各列に配列すべき電極の数を２以上とすれば、これら特定表面電極パッドを電気的に接続するために必要な特定内部配線層の数は２以上となり、特定表面電極パッド数が２５個の場合でも、各列に配列すべき電極の数を４以上とすれば、これら特定表面電極パッドを電気的に接続するために必要な特定内部配線層の数は３以上となる。したがって、特定表面電極パッドの数が公知の場合は、その配置を上述のような関係を満足するように行うことによって、これら特定表面電極パッドを電気的に接続するために必要な特定内部配線層の層数を最小とすることができる。

したがって、特定表面電極パッドの配置を決定することによって、配線基板１０、すなわちプローブカードを薄型化及び簡略化することできる

なお、上述した関係式は理論的に導出したものではなく、本発明者らの膨大な実験データに基づく解析の結果、経験的に得られたものである。

また、図１に示す配線基板１０は、常法によって作製することができる。例えば、配線基板１０の内部配線層に応じたグリーンシートを準備し、これらを順次に積層してグリーンシート多層体を作製するとともに、各グリーンシートの主面上に内部配線層４１〜４６、５２及び特定内部配線層５１を配置する。また、グリーンシートに対して孔あけ加工を実施し、所定の導体を充填することによって、ビア６１〜６８及び７１〜７３を形成する。その後、グリーンシート多層体を焼成し、表面研磨を行い、焼成体の各主面上に内部電極パッド、電極パッド２１〜２３，２６及び裏面電極パッド３１〜３４，３６をメッキ法等により形成して、配線基板１０を得る。

以上、本発明を具体例を挙げながら詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。

例えば、上記実施形態では、ＤＵＴ部２０内に表面電極パッドを格子状に配置する場合について説明したが、千鳥状に形成する場合においても各列に配置すべき表面電極パッドが間引かれること点を除き、上記実施形態と同様にして、特定内部配線層の数を最小限にするようにして内部ＤＵＴ部２０内に表面電極パッドを配置し、配線基板を作製することができる。

また、本実施形態では、配線基板１０をプローブカードとして用いた場合について記載したが、配線基板１０はプローブカードのみではなく、その他の、例えばIC搭載用パッケージについても用いることができる。

１０ 配線基板
１１ 基板本体
２０ ＤＵＴ部
２１，２２，２３ 電極パッド
２６ 特定電極パッド
３１，３２，３３，３４，３６ 裏面電極パッド
４１，４２，４３，４４，４５，４６，５２ 内部配線層
５１ 特定内部配線層
６１，６２，６３，６４，６５，６６，６７，６８，７１、７２，７３ ビア
８１，８２，８３，８１’，８２’，８３’ 内部電極パッド
８６，８６’ 特定内部電極パッド

Claims (2)

1. 内部配線層及び層間接続体を有する基板本体と、
   前記基板本体の少なくとも主面上において複数のＤＵＴ部が画定されるとともに、各ＤＵＴ部内に格子状または千鳥状に配設された複数の表面電極パッドと、
   前記基板本体内に配設され、前記複数の表面電極パッドと前記層間接続体を介して電気的に接続された複数の内部電極パッドと、
   前記基板本体の裏面上に配設され、前記複数の表面電極パッドと前記層間接続体と前記内部電極パッドとを介して電気的に接続された複数の裏面電極パッドとを備え、
   各ＤＵＴ部内に配設された前記複数の表面電極パッドは、同一種の信号が付加される複数の特定表面電極パッドを含み、
   前記内部配線層は、隣接するＤＵＴ部間における前記特定表面電極パッド間を電気的に接続する特定内部配線層を含み、
   前記内部電極パッドは前記特定表面電極パッドとビアを介して接続される特定内部電極パッドを含み、
   各ＤＵＴ部を構成する前記複数の表面電極パッドそれぞれのピッチは、前記特定内部配線層の幅、前記特定内部電極パッドの径、並びに前記特定内部電極パッド及び前記特定内部配線層間の間隔の２倍で画定される、
   配線基板の製造方法であって、
   特定内部配線層の層数をＡ、各ＤＵＴ部内に配設された前記複数の表面電極パッドの総列数をＮ、及び各ＤＵＴ部内に配設すべき前記特定表面電極パッドの数をＢ（Ｂは0を含まない整数）とした場合において、前記特定表面電極パッドの数Ｂは、各ＤＵＴ部内および各ＤＵＴ部内のＸ列目までにおいて、
   Ｂ＜（Ｘ＋１）×Ａ
   （Ｘは、１からＮまでの自然数であって、ＤＵＴ部内での列の順を表す）
   なる関係式を満足し、Ａが最も小さくなるようにＤＵＴ部内の各列における特定表面電極パッドの配置を決定する工程を含むことを特徴とする、配線基板の製造方法。
2. 前記配線基板は、セラミック多層配線基板であることを特徴とする、請求項１に記載の配線基板の製造方法。

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