JP2004047758A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004047758A JP2004047758A JP2002203620A JP2002203620A JP2004047758A JP 2004047758 A JP2004047758 A JP 2004047758A JP 2002203620 A JP2002203620 A JP 2002203620A JP 2002203620 A JP2002203620 A JP 2002203620A JP 2004047758 A JP2004047758 A JP 2004047758A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- package
- ball electrodes
- chip
- ball
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Wire Bonding (AREA)
Abstract
【課題】はんだ接合部の寿命を延ばし、信頼性の高い半導体装置を供給する。
【解決手段】半導体パッケージと、半導体パッケージ内に配置されたICチップ、前記半導体パッケージの一方の面に、複数のボール電極がアレイ状に配置された半導体素子において、前記複数のボール電極の配置ピッチが、粗密になっていて、前記ボール電極は、前記パッケージ四隅部に近いほど、密に配置され、さらに、ICチップ周辺部に近いほど、密に配置されている。
【選択図】 図1
【解決手段】半導体パッケージと、半導体パッケージ内に配置されたICチップ、前記半導体パッケージの一方の面に、複数のボール電極がアレイ状に配置された半導体素子において、前記複数のボール電極の配置ピッチが、粗密になっていて、前記ボール電極は、前記パッケージ四隅部に近いほど、密に配置され、さらに、ICチップ周辺部に近いほど、密に配置されている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に複数のボール電極が配置された半導体素子の実装構造に関する。
【0002】
【従来の技術】
従来、複数のボール電極がアレイ状に配置された半導体素子のパッケージと、前記半導体素子が実装される基板との間の、はんだ接合部の信頼性向上のため、はんだ接合部の応力を低減させる方法がとられてきた。
【0003】
これは、半導体素子・パッケージ・ボール電極・基板相互で、線膨張係数が異なるため、熱が加わるとそれぞれ膨張率が異なり、接合部であるボール電極に、大きな応力が加わって、接合部の寿命が短くなる虞がある。
【0004】
そのため、従来からボール電極に加わる応力歪みを低減する方法として、例えば、特開平7−221132号に記載された、応力が加わる外周部のボール電極の径を大きくする方法、特許登録3016380号に記載された、最も応力が加わる、ボール電極の径を大きくする方法、特開平11−176980号に記載された、応力が発生しやすい部分には、ボール電極を設けない方法、特開平9−162241号に記載された、最も応力が加わる、ボール電極の近くに補強のための補助バンプを設けたもの、などが知られている。
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来例のうち、特開平7−221132号、特許登録3016380号記載の、ボール電極を大きくするものは、パッケージの小型化に支障がある。製造上2種類以上の径のボール電極を用意する必要がある。はんだの使用量が増えてしまうと言う問題がある。
【0006】
特開平9−162241号に記載の補助バンプを設けるものは、パッケージの小型化に支障がある。製造上2種類以上の材料を用意しなければならないと言う問題がある。
【0007】
さらに、特開平11−176980号記載の、応力が高くなる部分に、ボール電極を設けないものも、パッケージの小型化に問題がある。
【0008】
【課題を解決するための手段】
半導体パッケージと、半導体パッケージ内に配置されたICチップ、前記半導体パッケージの一方の面に、複数のボール電極がアレイ状に配置された半導体素子において、前記複数のボール電極の配置ピッチが、粗密になっていて、前記ボール電極は、前記パッケージ四隅部に近いほど、密に配置され、さらに、ICチップ周辺部に近いほど、密に配置されている。
【0009】
【発明の実施の形態】
本発明の実施の形態を図面に基づいて説明する。
【0010】
図1は、本発明の半導体装置を、ボール電極側から見た平面図である。
【0011】
図2は、本発明の半導体装置の断面図である。
【0012】
図3は、本発明の半導体装置を、基板に実装したところの断面図である。
【0013】
図4は、本発明の半導体装置の、ボール電極の配置方法を示した図である。
【0014】
図5は、本発明の半導体装置の、第2の実施例を示す図である。
【0015】
図6は、本発明の半導体装置の、第2の実施例を示す図であり、ボール電極の配置方法を示した図である。
【0016】
図7は、本発明の半導体装置の、第3の実施例を示す図であり、ボール電極側から見た平面図である。
【0017】
図8は、本発明の半導体装置の、第3の実施例を示す図であり、断面図である。
【0018】
図9は、本発明の半導体装置の、第3の実施例を示す図であり、ボール電極の配置方法を示した図である。
【0019】
図10は、本発明の半導体装置の、第4の実施例を示す図である。
【0020】
図11は、本発明の半導体装置の、第4の実施例を示す図であり、ボール電極側から見た平面図である。
【0021】
図1は、本発明の半導体装置を、ボール電極側から見た平面図、図2は、本発明の半導体装置の断面図、図3は、本発明の半導体装置を、基板に実装したところの断面図である。これらの図を用いて、半導体装置の構成を説明する。
【0022】
本発明の半導体装置での半導体素子1は、ICチップ3、パッケージ2、半導体素子接続部4、複数のボール電極10から構成される。
【0023】
前記パッケージ内の半導体素子接続部には、前記半導体素子と前記複数のボール電極とを、適宜接続する配線が構成されている(図示せず)。
【0024】
前記ICチップは、ICチップ裏面に設けられた複数の電極(図示せず)を通じて、前記半導体素子接合部に接続されている。材質は、シリコンである。
【0025】
前記複数のボール電極は、図1に示すように、前記パッケージの裏面に、概略アレイ状に配置されている。材質は、例えば鉛フリーはんだである。
【0026】
前記半導体素子が実装される回路基板 5には、前記パッケージの複数のボール電極に対応した位置にアレイ状に端子を設け(図示せず)、パッケージとは、図3に示すように、前記複数のボール電極のはんだで接合される。材質は、例えばガラスエポキシ樹脂である。
【0027】
次に、パッケージが熱で変形する現象を説明する。
【0028】
図3のように回路基板に実装された半導体素子を考える。
【0029】
ICチップ、パッケージ及び、半導体素子が実装される回路基板の線膨張係数を比較する。半導体素子の物性をシリコン、パッケージをエポキシ樹脂、半導体素子が実装される基板の物性をガラスエポキシ樹脂とすると、シリコンの線膨張係数は、エポキシ樹脂やガラスエポキシ樹脂の線膨張係数に比べ、約1桁小さい。また、エポキシ樹脂とガラスエポキシ樹脂の線膨張係数も必ずしも同じではない。
【0030】
このため、半導体素子等の発熱により、パッケージの温度が上昇すると、線膨張係数の小さいICチップを含むパッケージの伸びに対して、回路基板の伸びの方が大きくなり、パッケージと回路基板を接続している、ボール電極部に応力が加わる。このため、繰り返し熱が加わると、ボール電極部に疲労ひずみが蓄積し、やがて破断に至る。
【0031】
このとき、複数のボール電極部のうち、パッケージの四隅に配置されたボール電極11や、ICチップとパッケージ境界部に配置されたボール電極12に加わる応力が大きく、寿命も短い傾向に有る。
【0032】
四隅に配置されたボール電極の応力が高いのは、熱膨張は長さに比例して大きくなるためで、パッケージの対角線上の線膨張差が一番大きい。
【0033】
また、ICチップとパッケージ境界部に配置されたボール電極の応力が高いのは、パッケージが、ICチップの近くで、熱膨張率の小さいICチップに拘束され、回路基板との熱膨張差が大きくなるためである。
【0034】
図4は、本発明の半導体装置の、ボール電極の配置方法を示した図である。
【0035】
本発明では、高い応力が加わる部分のボール電極の配置密度を上げる事で、一ヶ所のボール電極への応力集中を避けている。
【0036】
次に、本発明の、ボール電極の配置について説明する。
【0037】
ボール電極の配置ピッチは、パッケージの周囲に行くほど、狭くなるように配置され、例えば、パッケージの中心線を対称面として、
x>・・・f>e>d>c>b>a(図では6ピッチ分のみ表示。xは、仮の個数を示す)
なるピッチで配置している。
【0038】
前記では、すべてのピッチが異なるとして示したが、応力集中部でない部分では、同一長ピッチでも良い。例えば、f=eである。
【0039】
また、ICチップの周辺では、gなるピッチで、ボール電極が配置される。例えば、g=aなるピッチである。
【0040】
図5は、本発明の半導体装置の、第2の実施例を示す図である。
【0041】
本発明の第2の実施例を示す半導体装置での半導体素子1は、ICチップ3、パッケージ2、半導体素子接続部4、複数のボール電極10から構成される。
【0042】
前記複数のボール電極は、図5に示すように、前記パッケージの裏面に、概略アレイ状に配置されている。
【0043】
ICチップの内側に当たる部分にも、複数のボール電極が配置されている、フルグリッドの半導体装置である。
【0044】
このICチップ内側の、ボール電極の配置ピッチは、図6で説明するように、応力がそれほど加わらないので、粗くなっている。
【0045】
図6は、本発明の半導体装置の、第2の実施例を示す図であり、ボール電極の配置方法を示した図である。
【0046】
本発明では、高い応力が加わる部分のボール電極の配置密度を上げる事で、一ヶ所のボール電極への応力集中を避けている。
【0047】
次に、本発明の、ボール電極の配置について説明する。
【0048】
ボール電極の配置ピッチは、パッケージの周囲に行くほど、狭くなるように配置され、例えば、パッケージの中心線を対称面として、
x>・・・f>e>d>c>b>a(図では6ピッチ分のみ表示。xは、仮の個数を示す)
なるピッチで配置している。
【0049】
前記では、すべてのピッチが異なるとして示したが、応力集中部でない部分では、同一長ピッチでも良い。例えば、f=eである。
【0050】
また、ICチップの周辺では、gなるピッチで、ボール電極が配置される。例えば、g=aなるピッチである。
【0051】
ICチップの内側にあたる部分は、ICチップと回路基板の線膨張差がさほど大きくないため、ボール電極のピッチは粗くても良い。配置ピッチは例えば、h>gとなる。
【0052】
図7は、本発明の半導体装置の、第3の実施例を示す、ボール電極側から見た平面図、図8は、本発明の半導体装置の、第3の実施例の断面図である。これらの図を用いて、半導体装置の構成を説明する。
【0053】
本発明の半導体装置での半導体素子1は、ICチップ3、パッケージ2、半導体素子接続部4、複数のボール電極10から構成される。
【0054】
前記パッケージ内の半導体素子接続部には、前記半導体素子と前記複数のボール電極とを、適宜接続する配線が構成されている(図示せず)。
【0055】
前記ICチップは、ICチップ裏面に設けられた複数の電極(図示せず)を通じて、前記半導体素子接合部に接続されている。材質は、シリコンである。
【0056】
前記複数のボール電極は、図7に示すように、前記パッケージの裏面に、概略アレイ状に配置されている。材質は、例えば鉛フリーはんだである。
【0057】
図9は、本発明の半導体装置の、第3の実施例を示す図であり、ボール電極の配置方法を示した図である。
【0058】
本発明では、高い応力が加わる部分のボール電極の配置密度を上げる事で、一ヶ所のボール電極への応力集中を避けている。
【0059】
次に、本発明の、ボール電極の配置について説明する。
【0060】
ボール電極の配置ピッチは、Pなる幅で均等に配置されている。ボール電極に働く応力が高い、四隅部及びICチップの周辺では、ハーフピッチつまりP/2なる幅で配置されている。
【0061】
図10は、本発明の半導体装置の、第4の実施例を示す図である。
【0062】
本発明の第4の実施例を示す半導体装置での半導体素子1は、ICチップ3、パッケージ2、半導体素子接続部4、複数のボール電極10から構成される。
【0063】
前記複数のボール電極は、図10に示すように、前記パッケージの裏面に、概略アレイ状に配置されている。
【0064】
ICチップの内側部分にも複数のボール電極が配置されている。この配置ピッチは、図11で説明するように、応力がそれほど加わらないので、ピッチPなる幅で均等に配置されている。
【0065】
図11は、本発明の半導体装置の、第4の実施例を示す図であり、ボール電極の配置方法を示した図である。
【0066】
本発明では、高い応力が加わる部分のボール電極の配置密度を上げる事で、一ヶ所のボール電極への応力集中を避けている。
【0067】
次に、本発明の、ボール電極の配置について説明する。
【0068】
ボール電極の配置ピッチは、Pなる幅で均等に配置されている。ボール電極に働く応力が高い、四隅部及びICチップの周辺では、ハーフピッチつまりP/2なる幅で配置されている。
【0069】
ICチップ内側にあたる部分は、パッケージと回路基板の線膨張差が、さほど大きくないため、ボール電極のピッチは、Pなる幅で均等に配置されている。
【0070】
ICチップのボール電極の配置は、ICのスペックによって決まるため、必ずしも本実施例で示した配置でなくても良い。
【0071】
尚、最小ピッチは、ボール電極の大きさで決まり、はんだ付け後、相互のボール電極がブリッジしない事を満足する必要が有る事は、言うまでもない。
【0072】
尚、本発明は、その主旨を免脱しない範囲で、上記実施例を修正または変形したものに適用可能であり、具体的には、MCM、BGA、CSPと言った半導体素子である。
【0073】
【発明の効果】
以上説明したように、(1)〜(8)本発明によれば、大きな応力が加わるボール電極の配置密度を密にする事により、1個当たりのボール電極に加わる応力を低減でき、接合信頼性の高い半導体装置を供給できる。
【図面の簡単な説明】
【図1】本発明の半導体装置を、ボール電極側から見た平面図である。
【図2】本発明の半導体装置の断面図である。
【図3】本発明の半導体装置を、基板に実装したところの断面図である。
【図4】本発明の半導体装置の、ボール電極の配置方法を示した図である。
【図5】本発明の半導体装置の、第2の実施例を示す図である。
【図6】本発明の半導体装置の、第2の実施例を示す図であり、ボール電極の配置方法を示した図である。
【図7】本発明の半導体装置の、第3の実施例を示す図であり、ボール電極側から見た平面図である。
【図8】本発明の半導体装置の、第3の実施例を示す図であり、断面図である。
【図9】本発明の半導体装置の、第3の実施例を示す図であり、ボール電極の配置方法を示した図である。
【図10】本発明の半導体装置の、第4の実施例を示す図である。
【図11】本発明の半導体装置の、第4の実施例を示す図であり、ボール電極側から見た平面図である。
【符号の説明】
1 半導体素子
2 パッケージ
3 ICチップ
4 半導体素子接続部
5 回路基板
10 はんだボール電極
【発明の属する技術分野】
本発明は、半導体装置に関し、特に複数のボール電極が配置された半導体素子の実装構造に関する。
【0002】
【従来の技術】
従来、複数のボール電極がアレイ状に配置された半導体素子のパッケージと、前記半導体素子が実装される基板との間の、はんだ接合部の信頼性向上のため、はんだ接合部の応力を低減させる方法がとられてきた。
【0003】
これは、半導体素子・パッケージ・ボール電極・基板相互で、線膨張係数が異なるため、熱が加わるとそれぞれ膨張率が異なり、接合部であるボール電極に、大きな応力が加わって、接合部の寿命が短くなる虞がある。
【0004】
そのため、従来からボール電極に加わる応力歪みを低減する方法として、例えば、特開平7−221132号に記載された、応力が加わる外周部のボール電極の径を大きくする方法、特許登録3016380号に記載された、最も応力が加わる、ボール電極の径を大きくする方法、特開平11−176980号に記載された、応力が発生しやすい部分には、ボール電極を設けない方法、特開平9−162241号に記載された、最も応力が加わる、ボール電極の近くに補強のための補助バンプを設けたもの、などが知られている。
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来例のうち、特開平7−221132号、特許登録3016380号記載の、ボール電極を大きくするものは、パッケージの小型化に支障がある。製造上2種類以上の径のボール電極を用意する必要がある。はんだの使用量が増えてしまうと言う問題がある。
【0006】
特開平9−162241号に記載の補助バンプを設けるものは、パッケージの小型化に支障がある。製造上2種類以上の材料を用意しなければならないと言う問題がある。
【0007】
さらに、特開平11−176980号記載の、応力が高くなる部分に、ボール電極を設けないものも、パッケージの小型化に問題がある。
【0008】
【課題を解決するための手段】
半導体パッケージと、半導体パッケージ内に配置されたICチップ、前記半導体パッケージの一方の面に、複数のボール電極がアレイ状に配置された半導体素子において、前記複数のボール電極の配置ピッチが、粗密になっていて、前記ボール電極は、前記パッケージ四隅部に近いほど、密に配置され、さらに、ICチップ周辺部に近いほど、密に配置されている。
【0009】
【発明の実施の形態】
本発明の実施の形態を図面に基づいて説明する。
【0010】
図1は、本発明の半導体装置を、ボール電極側から見た平面図である。
【0011】
図2は、本発明の半導体装置の断面図である。
【0012】
図3は、本発明の半導体装置を、基板に実装したところの断面図である。
【0013】
図4は、本発明の半導体装置の、ボール電極の配置方法を示した図である。
【0014】
図5は、本発明の半導体装置の、第2の実施例を示す図である。
【0015】
図6は、本発明の半導体装置の、第2の実施例を示す図であり、ボール電極の配置方法を示した図である。
【0016】
図7は、本発明の半導体装置の、第3の実施例を示す図であり、ボール電極側から見た平面図である。
【0017】
図8は、本発明の半導体装置の、第3の実施例を示す図であり、断面図である。
【0018】
図9は、本発明の半導体装置の、第3の実施例を示す図であり、ボール電極の配置方法を示した図である。
【0019】
図10は、本発明の半導体装置の、第4の実施例を示す図である。
【0020】
図11は、本発明の半導体装置の、第4の実施例を示す図であり、ボール電極側から見た平面図である。
【0021】
図1は、本発明の半導体装置を、ボール電極側から見た平面図、図2は、本発明の半導体装置の断面図、図3は、本発明の半導体装置を、基板に実装したところの断面図である。これらの図を用いて、半導体装置の構成を説明する。
【0022】
本発明の半導体装置での半導体素子1は、ICチップ3、パッケージ2、半導体素子接続部4、複数のボール電極10から構成される。
【0023】
前記パッケージ内の半導体素子接続部には、前記半導体素子と前記複数のボール電極とを、適宜接続する配線が構成されている(図示せず)。
【0024】
前記ICチップは、ICチップ裏面に設けられた複数の電極(図示せず)を通じて、前記半導体素子接合部に接続されている。材質は、シリコンである。
【0025】
前記複数のボール電極は、図1に示すように、前記パッケージの裏面に、概略アレイ状に配置されている。材質は、例えば鉛フリーはんだである。
【0026】
前記半導体素子が実装される回路基板 5には、前記パッケージの複数のボール電極に対応した位置にアレイ状に端子を設け(図示せず)、パッケージとは、図3に示すように、前記複数のボール電極のはんだで接合される。材質は、例えばガラスエポキシ樹脂である。
【0027】
次に、パッケージが熱で変形する現象を説明する。
【0028】
図3のように回路基板に実装された半導体素子を考える。
【0029】
ICチップ、パッケージ及び、半導体素子が実装される回路基板の線膨張係数を比較する。半導体素子の物性をシリコン、パッケージをエポキシ樹脂、半導体素子が実装される基板の物性をガラスエポキシ樹脂とすると、シリコンの線膨張係数は、エポキシ樹脂やガラスエポキシ樹脂の線膨張係数に比べ、約1桁小さい。また、エポキシ樹脂とガラスエポキシ樹脂の線膨張係数も必ずしも同じではない。
【0030】
このため、半導体素子等の発熱により、パッケージの温度が上昇すると、線膨張係数の小さいICチップを含むパッケージの伸びに対して、回路基板の伸びの方が大きくなり、パッケージと回路基板を接続している、ボール電極部に応力が加わる。このため、繰り返し熱が加わると、ボール電極部に疲労ひずみが蓄積し、やがて破断に至る。
【0031】
このとき、複数のボール電極部のうち、パッケージの四隅に配置されたボール電極11や、ICチップとパッケージ境界部に配置されたボール電極12に加わる応力が大きく、寿命も短い傾向に有る。
【0032】
四隅に配置されたボール電極の応力が高いのは、熱膨張は長さに比例して大きくなるためで、パッケージの対角線上の線膨張差が一番大きい。
【0033】
また、ICチップとパッケージ境界部に配置されたボール電極の応力が高いのは、パッケージが、ICチップの近くで、熱膨張率の小さいICチップに拘束され、回路基板との熱膨張差が大きくなるためである。
【0034】
図4は、本発明の半導体装置の、ボール電極の配置方法を示した図である。
【0035】
本発明では、高い応力が加わる部分のボール電極の配置密度を上げる事で、一ヶ所のボール電極への応力集中を避けている。
【0036】
次に、本発明の、ボール電極の配置について説明する。
【0037】
ボール電極の配置ピッチは、パッケージの周囲に行くほど、狭くなるように配置され、例えば、パッケージの中心線を対称面として、
x>・・・f>e>d>c>b>a(図では6ピッチ分のみ表示。xは、仮の個数を示す)
なるピッチで配置している。
【0038】
前記では、すべてのピッチが異なるとして示したが、応力集中部でない部分では、同一長ピッチでも良い。例えば、f=eである。
【0039】
また、ICチップの周辺では、gなるピッチで、ボール電極が配置される。例えば、g=aなるピッチである。
【0040】
図5は、本発明の半導体装置の、第2の実施例を示す図である。
【0041】
本発明の第2の実施例を示す半導体装置での半導体素子1は、ICチップ3、パッケージ2、半導体素子接続部4、複数のボール電極10から構成される。
【0042】
前記複数のボール電極は、図5に示すように、前記パッケージの裏面に、概略アレイ状に配置されている。
【0043】
ICチップの内側に当たる部分にも、複数のボール電極が配置されている、フルグリッドの半導体装置である。
【0044】
このICチップ内側の、ボール電極の配置ピッチは、図6で説明するように、応力がそれほど加わらないので、粗くなっている。
【0045】
図6は、本発明の半導体装置の、第2の実施例を示す図であり、ボール電極の配置方法を示した図である。
【0046】
本発明では、高い応力が加わる部分のボール電極の配置密度を上げる事で、一ヶ所のボール電極への応力集中を避けている。
【0047】
次に、本発明の、ボール電極の配置について説明する。
【0048】
ボール電極の配置ピッチは、パッケージの周囲に行くほど、狭くなるように配置され、例えば、パッケージの中心線を対称面として、
x>・・・f>e>d>c>b>a(図では6ピッチ分のみ表示。xは、仮の個数を示す)
なるピッチで配置している。
【0049】
前記では、すべてのピッチが異なるとして示したが、応力集中部でない部分では、同一長ピッチでも良い。例えば、f=eである。
【0050】
また、ICチップの周辺では、gなるピッチで、ボール電極が配置される。例えば、g=aなるピッチである。
【0051】
ICチップの内側にあたる部分は、ICチップと回路基板の線膨張差がさほど大きくないため、ボール電極のピッチは粗くても良い。配置ピッチは例えば、h>gとなる。
【0052】
図7は、本発明の半導体装置の、第3の実施例を示す、ボール電極側から見た平面図、図8は、本発明の半導体装置の、第3の実施例の断面図である。これらの図を用いて、半導体装置の構成を説明する。
【0053】
本発明の半導体装置での半導体素子1は、ICチップ3、パッケージ2、半導体素子接続部4、複数のボール電極10から構成される。
【0054】
前記パッケージ内の半導体素子接続部には、前記半導体素子と前記複数のボール電極とを、適宜接続する配線が構成されている(図示せず)。
【0055】
前記ICチップは、ICチップ裏面に設けられた複数の電極(図示せず)を通じて、前記半導体素子接合部に接続されている。材質は、シリコンである。
【0056】
前記複数のボール電極は、図7に示すように、前記パッケージの裏面に、概略アレイ状に配置されている。材質は、例えば鉛フリーはんだである。
【0057】
図9は、本発明の半導体装置の、第3の実施例を示す図であり、ボール電極の配置方法を示した図である。
【0058】
本発明では、高い応力が加わる部分のボール電極の配置密度を上げる事で、一ヶ所のボール電極への応力集中を避けている。
【0059】
次に、本発明の、ボール電極の配置について説明する。
【0060】
ボール電極の配置ピッチは、Pなる幅で均等に配置されている。ボール電極に働く応力が高い、四隅部及びICチップの周辺では、ハーフピッチつまりP/2なる幅で配置されている。
【0061】
図10は、本発明の半導体装置の、第4の実施例を示す図である。
【0062】
本発明の第4の実施例を示す半導体装置での半導体素子1は、ICチップ3、パッケージ2、半導体素子接続部4、複数のボール電極10から構成される。
【0063】
前記複数のボール電極は、図10に示すように、前記パッケージの裏面に、概略アレイ状に配置されている。
【0064】
ICチップの内側部分にも複数のボール電極が配置されている。この配置ピッチは、図11で説明するように、応力がそれほど加わらないので、ピッチPなる幅で均等に配置されている。
【0065】
図11は、本発明の半導体装置の、第4の実施例を示す図であり、ボール電極の配置方法を示した図である。
【0066】
本発明では、高い応力が加わる部分のボール電極の配置密度を上げる事で、一ヶ所のボール電極への応力集中を避けている。
【0067】
次に、本発明の、ボール電極の配置について説明する。
【0068】
ボール電極の配置ピッチは、Pなる幅で均等に配置されている。ボール電極に働く応力が高い、四隅部及びICチップの周辺では、ハーフピッチつまりP/2なる幅で配置されている。
【0069】
ICチップ内側にあたる部分は、パッケージと回路基板の線膨張差が、さほど大きくないため、ボール電極のピッチは、Pなる幅で均等に配置されている。
【0070】
ICチップのボール電極の配置は、ICのスペックによって決まるため、必ずしも本実施例で示した配置でなくても良い。
【0071】
尚、最小ピッチは、ボール電極の大きさで決まり、はんだ付け後、相互のボール電極がブリッジしない事を満足する必要が有る事は、言うまでもない。
【0072】
尚、本発明は、その主旨を免脱しない範囲で、上記実施例を修正または変形したものに適用可能であり、具体的には、MCM、BGA、CSPと言った半導体素子である。
【0073】
【発明の効果】
以上説明したように、(1)〜(8)本発明によれば、大きな応力が加わるボール電極の配置密度を密にする事により、1個当たりのボール電極に加わる応力を低減でき、接合信頼性の高い半導体装置を供給できる。
【図面の簡単な説明】
【図1】本発明の半導体装置を、ボール電極側から見た平面図である。
【図2】本発明の半導体装置の断面図である。
【図3】本発明の半導体装置を、基板に実装したところの断面図である。
【図4】本発明の半導体装置の、ボール電極の配置方法を示した図である。
【図5】本発明の半導体装置の、第2の実施例を示す図である。
【図6】本発明の半導体装置の、第2の実施例を示す図であり、ボール電極の配置方法を示した図である。
【図7】本発明の半導体装置の、第3の実施例を示す図であり、ボール電極側から見た平面図である。
【図8】本発明の半導体装置の、第3の実施例を示す図であり、断面図である。
【図9】本発明の半導体装置の、第3の実施例を示す図であり、ボール電極の配置方法を示した図である。
【図10】本発明の半導体装置の、第4の実施例を示す図である。
【図11】本発明の半導体装置の、第4の実施例を示す図であり、ボール電極側から見た平面図である。
【符号の説明】
1 半導体素子
2 パッケージ
3 ICチップ
4 半導体素子接続部
5 回路基板
10 はんだボール電極
Claims (8)
- 半導体パッケージと、半導体パッケージ内に配置されたICチップ、前記半導体パッケージの一方の面に、複数のボール電極がアレイ状に配置された半導体素子において、前記複数のボール電極の配置ピッチが、粗密になっていることを特徴とする、半導体装置。
- 前記ボール電極は、前記パッケージ四隅部に近いほど、密に配置されている事を特徴とする、前記請求項1記載の半導体装置。
- 前記ボール電極は、ICチップ周辺部に近いほど、密に配置されている事を特徴とする、前記請求項1記載の半導体装置。
- 半導体パッケージと、半導体パッケージ内に配置されたICチップ、前記半導体パッケージの一方の面に、複数のボール電極がアレイ状に配置された半導体素子において、前記パッケージ四隅部に近いほど、密に配置され、ICチップ周辺部に近いほど、密に配置されていて、前記ボール電極は、ICチップ内側では、配置密度が粗い事を特徴とする、半導体装置。
- 半導体パッケージと、半導体パッケージ内に配置されたICチップ、前記半導体パッケージの一方の面に、複数のボール電極がアレイ状に配置された半導体素子において、前記複数のボール電極の配置ピッチが、ハーフピッチになっていることを特徴とする、半導体装置。
- 前記ボール電極は、前記パッケージ四隅部において、ハーフピッチで配置されている事を特徴とする、前記請求項5記載の半導体装置。
- 前記ボール電極は、ICチップ周辺部において、ハーフピッチで配置されている事を特徴とする、前記請求項5記載の半導体装置。
- 半導体パッケージと、半導体パッケージ内に配置されたICチップ、前記半導体パッケージの一方の面に、複数のボール電極がアレイ状に配置された半導体素子において、前記パッケージ四隅部及び、ICチップ周辺部において、ハーフピッチで配置され、前記ボール電極は、ICチップ内側では、フルピッチで配置された事を特徴とする、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002203620A JP2004047758A (ja) | 2002-07-12 | 2002-07-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002203620A JP2004047758A (ja) | 2002-07-12 | 2002-07-12 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004047758A true JP2004047758A (ja) | 2004-02-12 |
Family
ID=31709442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002203620A Withdrawn JP2004047758A (ja) | 2002-07-12 | 2002-07-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004047758A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080217770A1 (en) * | 2007-03-09 | 2008-09-11 | Nec Corporation | Mounting configuration of electronic component |
JP2009200289A (ja) * | 2008-02-22 | 2009-09-03 | Elpida Memory Inc | 半導体装置、電子装置、半導体装置の製造方法および配線基板 |
US7652361B1 (en) | 2006-03-03 | 2010-01-26 | Amkor Technology, Inc. | Land patterns for a semiconductor stacking structure and method therefor |
US8015697B2 (en) | 2008-07-07 | 2011-09-13 | Samsung Techwin Co., Ltd. | Chip mounter for recognizing BGA package through chip mounter |
US8400779B2 (en) | 2009-11-19 | 2013-03-19 | Samsung Electronics Co., Ltd. | Semiconductor package having multi pitch ball land |
JP2013222745A (ja) * | 2012-04-13 | 2013-10-28 | Ibiden Co Ltd | 電子部品及びその製造方法 |
-
2002
- 2002-07-12 JP JP2002203620A patent/JP2004047758A/ja not_active Withdrawn
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7652361B1 (en) | 2006-03-03 | 2010-01-26 | Amkor Technology, Inc. | Land patterns for a semiconductor stacking structure and method therefor |
US20080217770A1 (en) * | 2007-03-09 | 2008-09-11 | Nec Corporation | Mounting configuration of electronic component |
JP2008227020A (ja) * | 2007-03-09 | 2008-09-25 | Nec Corp | 電子部品の実装構造 |
US8362610B2 (en) | 2007-03-09 | 2013-01-29 | Nec Corporation | Mounting configuration of electronic component |
JP2009200289A (ja) * | 2008-02-22 | 2009-09-03 | Elpida Memory Inc | 半導体装置、電子装置、半導体装置の製造方法および配線基板 |
US8015697B2 (en) | 2008-07-07 | 2011-09-13 | Samsung Techwin Co., Ltd. | Chip mounter for recognizing BGA package through chip mounter |
US8400779B2 (en) | 2009-11-19 | 2013-03-19 | Samsung Electronics Co., Ltd. | Semiconductor package having multi pitch ball land |
US8817486B2 (en) | 2009-11-19 | 2014-08-26 | Samsung Electronics Co., Ltd. | Semiconductor package having multi pitch ball land |
JP2013222745A (ja) * | 2012-04-13 | 2013-10-28 | Ibiden Co Ltd | 電子部品及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7687803B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
US6426875B1 (en) | Heat sink chip package | |
US6841881B2 (en) | Semiconductor device and a method of manufacturing the same | |
KR100239198B1 (ko) | 반도체 장치 | |
US20050029673A1 (en) | Multi-chip semiconductor device with specific chip arrangement | |
KR20000023449A (ko) | 반도체 부품 및 그 제조 방법, 반도체 부품의 실장 구조및 그 실장 방법 | |
JP2001339043A (ja) | 半導体装置及びそれを用いた半導体モジュール | |
CA2687424C (en) | A contact pad and method of forming a contact pad for an integrated circuit | |
JP2009212315A (ja) | 半導体装置及びその製造方法 | |
JP2007165420A (ja) | 半導体装置 | |
US8445998B1 (en) | Leadframe structures for semiconductor packages | |
KR100392720B1 (ko) | 배선의 레이아웃이 향상된 칩 스케일 패키지 | |
JP2004047758A (ja) | 半導体装置 | |
JP2000124259A (ja) | Icチップ、半導体装置、及び、半導体装置の製造方法 | |
JP2003092376A (ja) | 半導体装置の実装方法及びその実装構造、並びに半導体装置及びその製造方法 | |
JPH0637233A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2003023243A (ja) | 配線基板 | |
JP2004128364A (ja) | 半導体パッケージおよび半導体パッケージの実装構造体 | |
JPH10313167A (ja) | 配線基板 | |
JP4699829B2 (ja) | リードフレーム基盤及び基板基盤半導体パッケージ用ボンディング構造とその製造方法 | |
JP2007317754A (ja) | 半導体装置 | |
JPH11186440A (ja) | 半導体装置 | |
KR100478780B1 (ko) | 멀티칩 모듈 | |
JP2000068415A (ja) | チップスケ―ルパッケ―ジ素子の製造方法及びチップスケ―ルパッケ―ジ素子 | |
KR100772107B1 (ko) | 볼 그리드 어레이 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |