KR100478780B1 - 멀티칩 모듈 - Google Patents

Abstract

본 발명는 멀티칩 모듈에 관한 것으로서 적어도 2개 이상의 상기 반도체 칩을 갖추고 각 반도체칩은 반도체 칩의 전극과, 칩전극에 전기적으로 연결하는 도전성의 배선과 배선에 전기적으로 연결하는 도전성의 랜드와, 랜드에 설치되는 외부단자와, 랜드와 반도체칩과의 사이에 게재하는 응력완화층을 갖추고, 외부단자를 매개하여 실장기판에 설치되고 제 1 반도체칩의 응력완화층은 무엇보다 단부에 위치하는 외부단자의 상기 반도체 칩의 중심에서의 거리가 제 1 반도체칩보다 작은 제 1 반도체칩의 상기 응력완화층 이상의 두께를 갖추는 고신뢰성의 멀티칩 모듈의 기술을 제공한다.

Description

멀티칩 모듈{MULTI-CHIP MODULE}

본 발명은 반도체 칩을 실장기판에 복수탑재한 멀티칩 모듈에 관한 것이다.

최근, 휴대전화, 노트형 컴퓨터, PDA(Personal Digital Assistance)가 급속하게 보급하는 가운데 이들 민생용 전자시스템의 소형·경량화, 고기능화가 급속하게 진전되어 있고 그것을 실현하기 위한 CPU, 마이크로컴퓨터, 로직, 메모리등의 반도체 디바이스와 수동계의 전자부품등을 고밀도로 실장하여 시스템 모듈로서 조성되는 기술을 필요로 하고 있다.

그 연구의 표출은 거의 디바이스를 1칩 안에 삽입하는 시스템·온·칩이지만 다른 디바이스를 동시에 삽입하는 것이 곤란하기 때문에 수율저하의 위험이 있고, 또한 상기한 시스템 모듈은 제품별 오더메이드가 되어 다른 구성으로서 소량만의 생산이 되기 쉽고 상기한 제품에 대하여 디바이스의 단계에서 설계하여 수정하는 것은 코스트의 견적이 적합하지 않는 문제가 있다. 상기에서, 별도로 제작한 복수의 칩을 우선 단배선길이로 고밀도로 실장하여 하나의 시스템모듈로 완성하는 MCM(멀티 칩 모듈)기술개발이 번성하게 되었다.

종래의 MCM의 예로서 일본국 특개평10-126044호 공보에 복수의 반도체칩을 납땜을 매개하여 베이스기판에 플립칩실장하고 반도체소자와 베이스기판과의 사이에 봉합수지를 유입한 구조의 MCM기재가 있다.

또한, 일본국 특개평 2000-196008호 공보에 기판상에 3개 이상의 반도체칩을 평면적으로 배치하여 가는 선에 의해 전기적으로 접속하고 반도체 칩 및 가는선 전체를 봉합수지에 의해 덮어 기판의 표면에 외부전극이 되는 볼 그리드 어레이(Ball grid array)를 형성한 멀티칩형 반도체장치에 대한 기재가 있다.

그런데 일본국 특개평10-126044호 공보, 일본국 특개평2000-196008로 공보의 어느 하나에도 열응력등에 대해 멀티 칩 모듈 전체로서 신뢰성을 향상시키는 것에 대해서는 기재되어 있지 않다.

따라서, 본 발명은 열응력등에 대해서 고신뢰성을 갖추는 멀티 칩모듈을 제공하는 것이다.

상기 과제를 극복하기 위하여 본 발명의 멀티칩 모듈은 이하와 같이 구성된다.

제 1 발명은 반도체소자를 갖추는 반도체 칩이 실장기판에 복수 탑재된 멀티칩 모듈로서 적어도 2개 이상의 상기 반도체 칩은 상기 반도체 칩의 칩전극과, 상기 칩전극에 전기적으로 연결하는 도전성의 배선과, 상기 배선에 전기적으로 연결하는 도전성의 랜드와, 상기 랜드에 설치되는 외부단자와, 상기 랜드와 상기 반도체 칩과의 사이에 게재하는 응력완화층을 갖추고, 상기 외부단자를 매개하여 상기 실장기판에 설치되어 제 1 반도체칩의 응력완화층이 최대단부에 위치하는 외부단자의 반도체 칩의 중심에서의 거리가 상기 제 1 반도체 칩보다 작은 제 2 반도체 칩의 상기 응력완화층보다 두꺼운 것이다.

본 발명의 멀티칩 모듈의 신뢰성을 높이는 경우 상기에 탑재하는 복수의 응력완화층부착 반도체 칩의 신뢰성을 상기에 맞추도록 하면, 제일 바깥단자 거리가 큰 칩만큼 응력완화층에 의한 변형흡수를 보다 강하게 하지 않으면 되지 않는다. 응력완화층은 재료의 탄성률이 작고, 두께가 두꺼운 만큼 변형을 흡수하는 응력이 높아진다. 응력완화층의 재료는 동일한 정도의 것을 이용하면 제일 바깥거리가 큰 만큼 응력완화층의 두께를 두껍게 하는 것에 의해 외부단자의 신뢰성의 차를 작게할 수 있다.

실장기판에 복수 탑재되는 응력완화층을 갖추는 반도체 칩은 외부단자가 반도체 칩의 면내 혹은 그곳에 가까운 범위에 배치되어 있는 칩사이즈의 소형패키지이다. 기판실장상태에서 온도변화가 부가되면 반도체 칩과 실장기판의 열팽창차에 의한 변형이 사이에 끼워진 외부단자에 집중하기 쉽지만 외부단자와 반도체 칩과의 사이에 게재하는 응력완화층의 변형에 의해 이 변형을 흡수하고, 온도 사이클에 있어서의 외부단자의 수명을 향상할 수 있다. 종래의 베어칩(bear chip) 실장에 의한 멀티 칩 모듈에 있어서 실행하던 언더 필에 의한 보강을 실행하지 않는 경우에도 외부단자의 신뢰성을 높이는 것이 가능하기 때문에, 실장시의 언더필 공정을 생략하는 것이 가능하여 저코스트가 되어진다. 또한, 실장 후의 리페어가 가능해진다. 또한, 이 경우는 효과적으로 냉각하는 시점에서 외부단자의 주위에는 공작을 갖추는 것이 바람직하다, 또한, 반도체 칩상에 배선하여 칩의 칩전극의 피치에 대해서 광역피치로 외부단자를 배치하고 있으므로 기판으로의 실장이 용이하고 고밀도의 실장기판을 필수로 하지 않는다. 또한, 열팽창에 의한 변위차를 응력완화층이 흡수하기 때문에 칩에 발생하는 응력도 저감할 수 있다. 또한, 칩크랙도 억제할 수 있다, 상기에 의해 신뢰성이 높은 멀티 칩 모듈가를 얻을 수 있고, 기판 실장이 용이하여 칩 크랙을 억제할 수 있는 멀티 칩 모듈이 구해진다.

또한, 적어도 2개 이상의 상기 반도체 칩은 상기 반도체 칩의 칩전극과, 상기 칩 전극에 전기적으로 연결하는 도전성의 배선과, 상기 배선에 전기적으로 연결하는 도전성의 랜드와, 상기 랜드에 설치되는 외부단자와, 상기 랜드와 상기 반도체 칩과의 사이에 게재하는 응력완화층을 갖추고, 상기 외부단자를 매개하여 상기 실장기판에 설치되고, 외부단자의 주위에는 공간을 설치하여 상기 응력완화층을 갖추는 제 1 반도체 칩의 단부와, 제 1 반도체 칩에 근접하게 배치된 상기 응력완화층을 갖추는 제 2 반도체 칩의 단부와의 간격을 1mm미만으로 한 멀티 칩 모듈을 형성하는 것이 바람직하다.

언더 필 실장에 있어서는 언더 필은 반도체 칩의 단부에서 실장기판 표면을 향하여 외측으로 펼쳐지도록 형성된다(under-fill fillet). 또한, 언더필을 주입하는 노즐을 통하기 위해서라도 근접하게 실장되는 반도체 칩의 간격은 1 ~ 2mm정도 필요하다. 한편, 본 발명의 멀티칩 모듈의 응력완화층을 갖추는 반도체 장치에 있어서 언더 필을 생략하는 경우는 반도체 칩과 동일사이즈로 형성하는 것이 가능하므로 복수의 반도체 칩을 보다 고밀도로 실장하는 것이 가능하다. 그 때, 고밀도로 실장하여도 효과적인 냉각이 가능하다. 예를들면, 근접하는 반도체 칩의 간격을 1mm미만, 보다 실장밀도를 높이기 위하여 0.5mm이하 정도로 하는 것도 사려된다. 또한, 양 칩단부는 접촉되지 않는 정도의 협소함이 가능하다.

또한, 제 2 발명은 복수의 상기 응력완화층을 갖추는 반도체 칩을 구비한 멀티 칩 모듈로서 제 1 반도체 칩의 응력완화층이, 최대 단부에 위치하는 상기 외부단자의 투영면적이 상기 제 1 반도체 칩보다 큰 제 2 반도체 칩의 상기 응력완화층보다 두꺼운 것을 특징으로 한다.

외부단자의 수명은, 외부단자의 사이즈에 의해 변화하고 외부단자의 사이즈가 큰 만큼 외부단자자신에 의한 변형흡수가 커지므로, 외부단자의 신뢰성이 향상한다, 따라서, 외부단자를 배열하는 피치등이 작고 외부단자의 사이즈가 작은 경우등에는 상기와 같이 상기 응력완화층의 두께를 두텁게 하여 전체의 응력흡수력의 격차를 시정하여 전체에서의 신뢰성을 향상시키는 것이 가능하다.

그러나, 프로세스의 통일화에 의한 코스트저감 메리트가 큰 경우에는 무엇보다 최대 외부단자 거리가 큰 응력완화층 부착 반도체 장치에 있어서 신뢰성이 확보할 수 있는 정도의 두께의 응력완화층을 다른 응력완화층 부착 반도체장치에 있어서 형성하여도 좋다.

또한, 상기 멀티 칩 모듈에 있어서는 상기 응력완화층을 가지는 반도체장치의 적어도 하나는 상기 배선 및 상기 랜드 및 상기 외부단자 및 상기 응력완화층의 단부가 상기 반도체 칩의 단부보다 내측으로 형성되어 있는 것이 바람직하다. 또한, 그 경우는 예를들면 상기 배선은 박막배선을 이용하는 것이 바람직하다.

반도체 칩의 재료로서는 종래 Si가 주류였지만 최근에는, 예를들면 통신계의 고속신호처리와 광신호처리등에 GaAs와 InP등의 화합물 반도체가 이용되도록 되어 왔다. 이렇게 한 화합물 반도체는 일반적으로 Si에 비하여 약하기 때문에 상기 기술한 칩 크랙의 문제가 현저해진다. 본 발명의 멀티 칩 모듈에 있어서는, 상기와 같은 화합물 반도체의 반도체 칩에 응력완화층부착 반도체 장치를 적용하는 것에 의해 반도체 칩에 부가되는 응력을 저감하고 칩 크랙을 방지하는 것이 가능하다.

본 발명은 복수의 반도체 디바이스와 수동계의 전자부품등을 고밀도로 기판에 실장하여 시스템으로서 동작할 수 있는 기능을 갖는 멀티 칩 모듈에 적응하는 것이 가능하다. 실장기판에 탑재되는 반도체 디바이스로서는 예를들면, CPU, 마이크로 컴퓨터, 로직, 메모리(DRAM, SRAM, Flash등) 혹은 화상처리 전용 칩, 인터페이스 등을 1칩화 한 전용 칩등, 제품에 따라서 다양하게 고려될 수 있다. 수동계 부품은 콘덴서와 저항등 주로 노이즈의 저감등 회로의 안정화를 위하여 조립되어 있는 것으로 실장기판의 내부에 조립되어 있는 것이어도 좋다.

본 발명의 제 1 실시형태를 나타내는 평면도를 도 1에, 단면도를 도 2에 나타낸다. 도 1에 나타나는 바와 같이 본 발명의 제 1 실시형태는 실장기판(1)상에 제 1 반도체 칩(10), 제 2 반도체 칩(20)의 두개의 반도체 장치, 4개의 수동부품(4)이 실장된 기본적인 구성예이다.

도 2는, 본 발명의 제 1 실시형태, 제 1 반도체 칩(10) 및 제 2 반도체 칩(20)을 포함하는 단면(도 1의 II-II단면)에 있어서의 단면도를 나타낸 것이다. 도 2에 나타나는 바와 같이 제 1 반도체 칩(10) 표면에는 칩 전극(11)과 칩전극(11)에서 인출되는 도전성의 배선(12)과, 상기에 연결하는 도전성의 랜드(13)와 적어도 반도체 칩(10)과 랜드(13)와의 사이에 개재하는 응력완화층(14)과, 랜드(13)에 접합되는 외부단자(15)를 갖춘 제 1 응력완화층부착 반도체장치(2)는 외부단자(15)를 매개하여 실장기판(1)에 실장되어 있다. 동일하게, 제 2 반도체 칩(20)도 칩전극(21), 도전성 배선(22), 도전성 랜드(23), 응력완화층(24), 외부단자(25)를 갖춘다. 이 제 2 응력완화층 부착 반도체장치(3)는 외부단자(5)를 매개하여 실장기판(1)에 실장되어 있다.

외부단자(15, 25)는 예를들면, 납땜재료(Pb-Sn공융(euctic), Sn-Ag-Cu계, Sn-Ag-Cu-Bi계등)가 이용되고 볼형으로 형성된다.

본 발명의 멀티 칩 모듈에 있어서는, 제 1 반도체 칩(10), 제 2 반도체 칩(20)과 함께 실장기판(1)과의 사이에 응력완화층(14, 24)이 개재하고 있기 때문에 반도체 칩과 실장기판의 열팽창차에 의한 변형을 이 응력완화층의 변형에 의해 흡수하고 외부단자인 납땜 범프에 발생하는 변형을 저감하여 납땜 범프의 온도사이클에 있어서의 수명을 향상한다.

반도체 칩을 베어칩실장, 즉 칩전극상에 직접형성한 외부단자를 매개하여 기판에 실장한 경우, 상기 기술한 반도체 칩과 실장기판의 열팽창차에 의한 변형에 의해 외부단자가 조기에 피로되기 때문에, 반도체 칩과 실장기판 사이에 언더필로 불리우는 수지를 주입하여 외부단자 주위를 보강하는 것에 의해 외부단자의 신뢰성을 확보하고 있다. 그런데, 언더필은 재료비가 높고, 주입공정에 시간이 걸리고 또한 보이드등이 발생하지 않는 신뢰성이 높은 주입방법의 노우하우가 필요하는 등의 문제가 있었다.

본 발명의 멀티 칩 모듈에 있어서는, 응력완화층의 변형에 의해 외부단자의 신뢰성을 확보할 수 있다. 더불어서, 언더필 수지에 의한 보강을 생략하는 경우 또한 저 코스트화가 가능하다. 냉각효과를 높이는 것도 가능하다. 납땜범프로 실장하고 있기 때문에 열에 의해 납땜을 용융시키는 것으로 용이하게 슬립이 가능하다. 그로 인하여, 불량칩의 교환은 언더 필을 한 것에 비하여 용이하게 된다.

또한, 종래의 베어칩실장에 있어서는 협피치(일반적으로 100㎛약정도)로 배열한 칩 전극상에 형성한 외부단자에 의해 기판에 실장하므로 기판 탑재시의 위치맞춤으로 고정밀도가 요구된다. 한편, 본 발명의 응력완화층 부착 반도체 장치는 칩전극에서 인출한 배선에 의해 피치를 확대하고 있으므로 고위치 맞춤 정밀도를 필요로 하지 않도록 하는 것도 가능하다.

이상과 같이, 본 발명의 멀티 칩 모듈에 있어서는, 종래의 베어칩실장에 의한 멀티 칩 모듈과 비교하여, 외부단자의 피치가 확대하고 있고, 또한, 언더필 필요가 없기 때문에 반도체 칩의 실장기판으로 실장이 용이하고, 또한, 실장 후의 리페어가 가능한 특징이 있다. 또한, 외부단자의 피치를 확대하기 위하여 실장기판측도 외부단자 접합용 랜드의 피치를 크게 할 수 있고 저가의 기판을 사용할 수 있는 특징이 있다.

또한, 탑재되는 반도체 칩의 재료로서는 Si를 주재료로 하지만 예를들면 휴대전화등으로 이용되는 통신용의 고주파신호 처리를 실행하는 칩등에는 GaAs와 InP등의 화합물 반도체가 이용되는 경우가 있다. 본 발명의 응력 완화층 부착 반도체 장치에 있어서는, 열변형을 외부단자와 응력 완화층의 쌍방으로 흡수 할 수 있기 때문에 반도체 칩에 발생하는 응력을 매우 작게 할 수 있다. 따라서, 상기 한 바와 같은 Si보다 위험한 재료를 이용한 반도체 칩은 응력완화층 부착 반도체 장치에 조립하여 실장기판에 실장하는 것이 바람직하다.

또한, 언더필실장에 있어서는, 언더필은 반도체 칩의 단부에서 실장기판 표면을 향하여 외측으로 펼쳐지도록 형성된다(언더 필 필렛). 또한, 언더필을 주입하는 노즐을 통하기 위해서도 근접하게 실장되는 반도체 칩의 간격은 1 ~ 2mm정도 필요하다. 한편, 본 발명의 멀티 칩 모듈의 응력완화층 부착 반도체장치는 반도체 칩과 동일사이즈로 형성하는 것이 가능하고, 또한 언더필 실장을 생략하여 복수의 반도체 칩을 보다 고정밀도로 실장하는 것이 가능하다. 예를들면, 근접하는 응력완화층부착 반도체 칩의 단부간격을 1mm미만, 예를들면 0.5mm이하로 설치하는 것이 가능하다.

상기 기술의 응력완화층은 탄성률이 작고 두꺼운 만큼 변형을 흡수하는 능력이 높고, 외부단자의 신뢰성을 향상할 수 있다.

멀티 칩 모듈에서 요구되는 신뢰성 레벨을 만족하기에는 탑재되는 전체 반도체 장치에 있어서, 외부단자의 신뢰성을 그 레벨이상으로 할 필요가 있지만 복수의 다른 반도체 칩에 대해서는 이 신뢰성 레벨을 만족하기 위한 응력완화층의 요구사양은 동일하지는 않다.

복수의 다른 반도체 칩에 대해서 재료 및 두께가 비등한 응력완화층을 형성한 응력완화층 부착 반도체 장치를 고려하는 그 복수의 반도체 칩을 갖추는 반도체 장치에 있어서, 외부단자의 수명은 달라진다. 그 이유는, 반도체 칩과 실장기판의 열팽창에 의한 변위차는 반도체 칩의 중심에서 원거리일수록 커지기 때문에 반도체 칩 중심에서 원거리에 배치된 외부단자일수록 큰 변형이 발생하기 때문이다. 최대 외측에 위치하는 외부단자의 반도체 칩 중심에서 거리를 이하 최대 외부단자거리로 호칭한다.

제 1 응력완화층 부착 반도체 장치(2)가 제 2 응력완화층 부착 반도체장치(3)보다 상기 최대 외부단자거리가 큰 경우에는 양자의 외부단자의 신뢰성을 동등하게 하기 위하여 제 1 응력완화층 부착 반도체장치(2)의 응력완화층에 의한 변형흡수를 크게 한다. 응력완화층의 재료는 동일한 정도의 것을 이용하면 응력완화층의 두께를 두껍게 하는 것에 의해 변형흡수의 능력을 크게 할수 있으므로 제 1 응력완화층 부착 반도체장치(2)에 있어서의 응력완화층(14)의 두께(14a)가 제 2 응력완화층 부착 반도체장치(3)에 있어서의 응력완화층(24)의 두께(24a)보다 두껍게 한다. 또한, 상기 최대 외부단자의 거리를 대신하여, 가장 먼 외부단자간의 거리를 비교하여 큰쪽의 칩 응력완화층의 두께를 작은 쪽의 응력완화층의 두께보다 두껍게 하여도 좋다.

외부단자의 수명은 외부단자의 사이즈에 의해서도 변화한다. 외부단자의 사이즈가 큰만큼 외부단자 자신에 의한 변형 흡수가 커지므로, 외부단자의 신뢰성이 향상한다. 따라서, 제 2 응력완화층 부착 반도체장치(3)의 외부단자의 배열피치가 작고, 외부단자 사이즈가 제 1 응력완화층 부착 반도체장치(2)보다 작은 경우는 제 1 반도체장치(2) 보다 제 2 반도체장치(3)의 응력완화층의 두께를 두껍게 한다.

또한, 외부단자 사이즈를 대신하여 랜드의 지름(예를들면, 최대 외부단자의 랜드지름)를 비교하여, 지름이 작은 쪽의 반도체장치의 응력완화층의 두께를 두꺼운 쪽의 반도체장치의 두께를 두껍게 하여도 좋다.

또한, 일례로서, 제 2 응력완화층 부착 반도체장치(3)가 최대 외부단자 거리가 작은 경우에서도 외부단자를 배열하는 피치가 작고, 외부단자의 사이즈를 작게 할 수 없는 경우에는 최대 외부단자거리가 큰 제 1 응력완화층 부착 반도체 장치(2)보다 응력완화층의 두께를 두껍게 하지 않으면 신뢰성을 구할 수 없는 경우도 있다. 상기 예의 경우에는 외부단자의 사이즈가 작은 제 2 응력완화층 부착 반도체장치(3)을 응력완화층의 두께를 두껍게 할 수 있는 것도 고려할 수 있다.

응력완화층의 두께를 두껍게 하는 만큼 외부단자의 신뢰성은 향상하지만, 한편으로 응력완화층을 두껍게 하는 만큼 응력완화층의 재료비가 상승한다. 또한, 칩전극과 응력완화층상의 랜드를 접속하는 배선을 박막배선 프로세스에 의해 형성하는 경우, 응력완화층이 두꺼워지면, 포토레지스트의 노광·현상이 곤란해진다. 따라서, 응력완화층의 두께는 두개의 응력완화층 부착 반도체장치에 있어서 필요한 신뢰성레벨을 확보 할 수 있는 정도로 조정하여 그 이상으로 두껍게 하지 않는 것에 의해 최대 효율적인 구성이 된다.

또한, 프로세스의 통일화에 의한 코스트저감 메리트가 큰 경우는 양자의 응력완화층을 동일한 정도의 두께로 형성하여도 좋다.

또한, 외부단자수가 작은 응력완화층 부착 반도체장치에 있어서, 응력완화층이 두꺼워도 배선형성이 그다지 곤란해지지 않는 형성 프로세스(예를들면 리드와 와이어 의한 접속)를 이용한 경우는 응력완화층의 형성은 쉽다.

따라서, 조건에 따라서는 외부단자수가 작은 응력완화층 부착 반도체장치에 두꺼운 응력완화층을 형성하는 것도 가능하다.

응력완화층의 재료로서는 예를들면, 폴리이미드 수지, 폴리에텔 이미드수지, 폴리이미드 아미드 수지, 아크릴 변성(變成) 에폭시 수지, 고부를 배합한 에폭시수지, 실리콘수지등이 있고, 변형을 흡수하는 효과를 구하기 위하여 상온에 있어서의 종탄성계수(縱彈性係數)가 2000MPa이하 정도의 저탄성인 것이 바람직하다. 그 결과, 100MPa이상 정도의 탄성은 확보하는 것이 바람직하다. 실용적으로는 500이상 1000이하 MPa정도의 범위를 사용하는 것도 가능하다.

도 2의 단면도에 나타난 응력완화층부착 반도체장치의 구성에 있어서는, 본 발명의 주요한 효과를 설명하기 위하여 필요한 부재만을 기재하고 있고, 상세한 구성은 생략하고 있다. 본 제 1 실시형태의 제 1 응력완화층 부착 반도체장치(2)의 상세한 구성의 일례를 나타내는 평면도를 도 3에, 단면도를 도 4에 나타낸다. 도 3은 내부구조가 알 수 있도록 외부단자와 표면보호막의 일부를 제거한 상태의 도를 나타내었다.

도 3에 나타나는 바와 같이 제 1 반도체 칩(10)은 칩주변부의 4변에 칩전극(11)이 배치되어 있고, 배선(12)이 중앙부로 인출되어 있고, 외부단자(15)가 접합하는 랜드(13)는 칩전극(11)보다 피치가 확대하여 배열되어 있다. 예를들면 마이크로 컴퓨터와 같이 외부단자의 수가 수백정도로 많은 경우에는 칩전극을 중앙부보다 주변부에 배열하는 경우가 많다. 도 4에 단면도를 나타낸다. 응력완화층(14)은 적어도 랜드(13)와 제 1 반도체 칩(10)과의 사이에 개재하는 것에 의해 열변형을 흡수하여 외부단자의 신뢰성을 향상 할 수 있다.

이하, 도 2에서 생략한 부재에 대해서 설명한다. 패시베이션막(16)은 반도체 칩(10)의 칩전극(11) 형성면을 덮도록 형성된다. 매우 얇은 막이고 반도체 칩 표면의 보호를 위하여 웨이퍼공정에 있어서 형성되는 것이 가능하다.

패시베이션막(16)과 응력완화층(14)과의 사이에 개재되는 바와 같이 절연막(17)을 형성하여도 좋다. 본 응력완화층 부착 반도체장치(2)에서는 배선(12)과 반도체 칩(10)의 내부 배선과의 사이에 두꺼운 응력완화층(14)이 개재하기 때문에 양자 사이의 정전용량을 저감할 수 있고, 크로스토크노이즈에 의한 오동작을 발생하기 어려운 특징이 있다. 그런데, 칩전극(11)의 주위에 있어서는 배선(12)이 얇은 패시베이션막(16)상에 직접형성되기 때문에 고속동작이 필요한 경우에는 이 부분의 정전용량이 문제가 되는 경우가 있다. 절연막(17)을 칩전극(11)주위에 있어서, 배선(12)과 반도체 칩(10)과의 사이에 개재하는 바와 같이 형성하는 것에 의해 이 부분의 정전용량을 크게 저감하는 것이 가능하다.

또한, 본 응력완화층 부착 반도체장치(2)의 최표면에는 주로 배선의 보호를 목적으로 하여 표면보호막(18)을 형성한다. 표면보호막(18)에는 랜드(13)상에 개구부를 형성하고 랜드(13)와 외부단자(15)를 접합한다.

또한, 도 3에 나타나는 바와 같이 평면적으로 본 반도체 칩(10)의 중심에서 가장 떨어진 위치에 있는 외부단자까지의 거리가 상기 기술한 최대 외부단자거리(19)이다.

본 제 1 실시형태의 제 2 응력완화층 부착 반도체장치(3)의 상세한 구성의 일례를 나타내는 평면도를 도 5에, 단면도를 도 6에 나타낸다. 도 5는, 내부구조가 알수 있도록 외부단자와 표면보호막의 일부를 제거한 상태의 도를 나타내었다.

기본적인 구성은 제 1 응력완화층 부착 반도체장치(2)와 동일하지만, 칩전극(21)이 반도체 칩(20)의 중앙부에 배열하고 있는 점이 다른다. 메모리제품등 외부단자의 수가 수십으로 비교적 적은 경우에는 본예와 같이 칩전극이 중앙부에 배열되는 경우가 있다. 도 5에 나타나는 바와 같이, 중앙 칩전극(21)에서 배선(22)이 주변부로 인출되어 있고, 외부단자(25)가 접합하는 랜드(23)는 칩전극(21)보다 피치가 확대하여 배열되어 있다. 도 2에서 생략되어 있는 부재에 대해서도 제 1 응력완화층 부착 반도체장치와 동일하고 반도체 칩(20) 표면에는 패시베이션막(16)이 반도체장치의 최대표면에는 표면보호막(18)이 형성되어 있고, 패시베이션막(16)과 응력완화층(14)과의 사이에 개재하는 절연막(17)을 형성하여도 좋다.

칩 전극배치에 관해서는 도 3에 나타난 주변 4변 위치 및 도 5에 나타난 중앙 일렬 배치에 한정한 것은 아니고 예를들면, 도 7의 평면도에 나타나는 바와 같이, 주변의 2변에 위치하는 경우도 있다. 또한, 주변과 중앙 양방향으로 배치하는 경우, 또한 상기를 2열 이상으로 배치하는 경우등 다양한 배열이 형성된다. 상기 한 다양한 배열의 응력완화층 부착 반도체장치가 본 실시예의 제 1 응력완화층 부착 반도체 장치 및 혹은 제 2 응력완화층 부착 반도체장치에 이용되어도 좋다. 외부단자의 배치에 대해서도 본 실시예에 있어서 도시한 배치에 한정된 것은 아니다.

또한, 도 3 ~ 도 7에서 나타난 응력완화층 부착 반도체장치에 있어서는, 구성부재가 전체 반도체 칩 면내에 형성되어 있기 때문에 웨이퍼레벨에서의 제조를 실행하여도 좋다. 즉, 종래의 반도체장치 제조공정에서는 웨이퍼상에 다수의 반도체 칩이 형성되고 패시베이션막이 형성된 상태로부터 다이싱(dicing)하여 개개의 반도체장치로 삭출되도록 하는 웨이퍼레벨의 제조방법을 적용하는 것이 가능하다. 상기에 의해, 반도체 칩 개개에 대해서 반도체장치에 조립하는 작업을 실행하기 보다도 제조코스트를 대폭으로 저감할 수 있는 가능성이 있다. 또한, 웨이퍼레벨에서 제조하는 경우, 응력완화층은 예를들면 스크린마스크를 이용하여 인쇄법에 의해 형성하는 것이 바람직하다. 상기에 의해, 웨이퍼 일괄로 형성하는 것이 가능하고, 또한 칩전극상을 제거하여 형성하는 것이 용이하기 때문이다. 또한, 배선 및 랜드는 웨이퍼 일괄로 형성하기 때문에 스퍼터 및 도금등을 이용한 박막배선 형성 프로세스를 이용하는 것이 바람직하다.

웨이퍼 레벨의 제조방법을 이용하면 웨이퍼 부근에서 취득할 수 있는 반도체장치의 수가 많아 질수록 그 제조코스트를 저감 할 수 있게 된다. 그런데, 예를들면 반도체 칩이 크거나 반도체칩의 수율이 악화되는 등의 이유로, 웨이퍼부근에서 취득할 수 있는 양질의 반도체 칩이 적은 경우에는 개개의 반도체 칩에 대해서 제조를 실행하는 편이 저코스트가 되는 경우도 있다.

칩 개개에 대해서 제조를 실행하는 것을 전제로 한 응력완화층부착 반도체장치의 구성예를 도 8, 도 9의 단면도로 나타낸다. 도 8은 반도체 칩(30)의 주변부에 칩 전극(31)이 배치되어 있는 경우이다. 반도체 칩(30) 표면에 형성된 패시배이션막(36)상에는 칩전극(32)위를 제외하여 응력완화층(34)을 형성하고, 또한 배선(32, 33)이 설치된 테이프형 구성물(37)이 접착된다. 배선(32)은 일부테이프형 구성물(37)에서 돌출하거나 리드부를 갖추고, 이 리드부의 선단을 칩 전극(32)과 접속하여 전기적 접속을 취한다. 그리고 배선(32)의 리드부 및 칩전극(32)과의 접속부를 봉합수지(38)에 의해 봉합한다.

본 구조에 있어서도, 응력완화층(34)에 의해 열변형을 흡수하고, 외부단자의 신뢰성을 향상하는 것이 가능하다. 또한, 상기 제 1 실시예의 멀티 칩 모듈에 있어서, 제 1 혹은 제 2 의 응력완화층 부착 반도체장치의 어느 하나 혹은 쌍방으로 본 구성의 응력완화층 부착 반도체장치를 적용한 경우에 있어서도, 멀티 칩 모듈의 신뢰성을 만족시키기 위한 최대 외부단자거리가 크거나, 혹은 외부단자가 작은 응력완화층부착 반도체장치의 응력완화층을 두껍게 하거나 혹은 동등하게 한다. 단, 본 구조의 응력완화층 부착 반도체장치에 있어서는 응력 완화층상의 배선과 칩전극과의 접속을 리드에 의해 실행하고 있기 때문에, 박막배선을 형성하는 도 3 ~ 도 7의 구성과 비교하여 응력완화층이 뚜꺼워져도 배선형성이 그다지 곤란해지지 않는다. 따라서, 제 2 응력완화층 부착 반도체장치에 본 구성을 적용한 경우, 응력완화층을 얇게하는 것에 의한 재료비의 저감의 메리트보다 응력완화층의 형성의 용이함과, 기존 설비를 그 상태로서 사용하는 등의 메리트가 큰 경우에는 신뢰성이 오버 스펙이 되는 것을 통지하여 응력완화층이 두껍게 형성되는 경우가 있다.

도 9는 도 8의 구성과 거의 동일하지만 칩전극(31)이 반도체 칩(32)의 중앙부에 배열되어 있는 경우의 예를 나타내고 있다. 칩 중앙의 칩전극(31)에서 배선(32)이 주변부에 인출되는 부분이 다르지만 다른 도 8의 구성과 동일하다. 또한, 본 구성에 있어서는 칩 개개에 대해서 제조를 실행하므로 응력완화층(34) 및 테이프형 구성물(37)이 반도체 칩(30)단부에서 돌출하여도 좋다. 또한, 그 경우, 외부단자가 반도체 칩 단부보다 외측으로 형성되어도 좋다.

도 2에 나타난 바와 같이 본 발명의 멀티 칩 모듈에서는 복수의 반도체 칩 및 수동계 전자부품이 고밀도로 기판에 실장되어 있고 하나의 시스템으로서 동작하는 기능을 갖추는 모듈이다. 이 모듈은 예를들면 도 10의 단면도에 나타나는 바와 같이, 납땜 볼등의 외부단자(41)를 매개하여 머더보드에 2차 실장된다. 실장기판(1)은 다층의 배선층을 갖추고, 반도체 칩 탑재면의 랜드(42)에서 배선(43) 및 관통구(44)에 의해 이면에 전기적으로 인출되어 있고, 이면 랜드(45)를 매개하여 외부단자(41)가 설치되어 있다. 이 외부단자(41)를 매개하여 모듈이 머더보드에 탑재된다. 도 10에는 실장기판을 관통하는 관통구(44)가 설치된 예를 나타냈지만, 실장기판을 관통하지 않는 복수의 관통홀을 매개하여 배선이 이면에 인출되어도 좋다.

또한, 본 발명의 멀티 칩 모듈에서는 외부단자의 피치를 확대한 상태에서 실장기판에 탑재하기 때문에 종래의 베어칩 실장에 의한 멀티 칩 모듈과 같이, 고밀도로 랜드를 배치한 전용기판을 필요로 하지 않기 때문에 응력완화층 부착 반도체 장치 및 수동계 전자부품을 직접 머더보드에 탑재하여도 좋다. 즉, 도 2에 있어서의 실장기판(1)은 머더보드의 일부분이고, 상기 기술의 전자부품이 고밀도 실장된 머더보드의 일부분으로 하여 하나의 시스템으로서 기능을 갖추는 멀티 칩 모듈로 간주한다.

본 발명의 멀티 칩 모듈에 있어서, 탑재되는 반도체 칩은 3개 이상도 좋다. 그 중 적어도 2개 이상이 도 3 ~ 도 9에 나타난 바와 같은 응력완화층 부착 반도체장치의 형태를 이루어 실장기판에 접합되어 있다.

멀티 칩 모듈에 있는 신뢰성 레벨이 요구되는 경우 탑재된 복수의 응력완화층 부착 반도체 장치안에서 최대 외부단자거리가 큰 만큼 응력완화층의 두께를 두껍게 하여, 복수의 응력완화층 부착 반도체장치의 외부단자의 신뢰성을 동일한 정도로 하지만 응력완화층의 재료비저감등의 관점에서는 바람직하다. 단, 프로세스의 통일화에 의한 코스트저감의 메리트가 큰 경우에는 최대 외부단자거리가 작은 것에 대해서도 최대 외부단자 거리가 큰 것에 맞추어서 동일한 정도의 두께의 응력완화층을 형성하여도 좋다.

또한, 외부단자의 사이즈가 다른 것과 비교하여 작은 응력완화층 부착 반도체 장치에 있어서는 다른 최대 외부단자 거리가 큰 응력완화층 부착 반도체 장치보다 응력 완화층을 두껍게 형성하여 전체 신뢰성을 확보하는 것도 가능하다. 최대 외부단자거리보다 최부단자의 사이즈가 외부단자의 수명에 대한 영향이 큰 경우에는 외부단자의 사이즈가 작은 응력완화층 부착 반도체장치일수록 응력완화층의 두께를 두껍게 하여 전체에서의 신뢰성을 확보하는 것이 가능하다.

또한, 도 8 및 도 9에 나타난 바와 같은 리드에 의한 배선 접속을 실행하는 응력완화층 부착 반도체장치가 탑재되어 있는 경우, 박막배선을 이용하는 것에 비교하여 응력완화층이 두꺼워져도 배선형성이 그만큼 곤란해지지 않으므로, 응력완화층을 얇게 하는 것에 의한 재료비의 저감의 메리트보다 응력완화층의 형성의 용이함과 기존 설비를 그 상태로 사용하는 등의 메리트가 큰 경우에는 신뢰성이 오버스펙이되는 것을 통지하므로 최대 외부단자거리가 최대로 큰 응력완화층 부착 반도체장치보다 응력완화층을 두껍게 형성하는 경우가 있다.

또한, 본 발명의 멀티 칩 모듈에는 응력완화층 부착 반도체장치의 형태를 이루고 있지 않은 반도체 칩이 탑재되어 있어도 좋다. 예를들면, 최대 외부단자거리가 비교적 작고, 또한, 외부단자의 사이즈도 비교적 큰 경우, 응력완화층에 의해 변형을 흡수하지 않아도 외부단자의 신뢰성이 확보가능한 경우가 있다. 이와 같은 경우에는 도 11의 단면도에 나타나는 바와 같이 응력완화층이 없는 구성을 이용하여도 좋다. 이 경우 배선(62)과 반도체 칩내부 배선과의 사이의 정전용량을 저감하기 위하여 배선(62)과 패시베이션막(66) 사이에 절연막(67)을 형성하고 있다.

또한, 복수의 반도체 칩을 한개의 패키지에 총합한 멀티 칩 패키지가 포함되어 있는 경우도 있다. 멀티 칩 패키지 구성의 일례를 도 12에 나타낸다. 반도체 칩(70)이 칩전극(73) 형성면과 반대면에서 접착층(72)을 매개하여 전용기판(71)에 접착되어 있고, 칩전극(73)과 전용기판(71)상의 본딩패드(74)를 도전성의 와이어(75)로 접속하여 반도체 칩(70)과 전용기판(71)을 전기적으로 접속하고 있다. 본딩패드(74)에서 배선(76), 관통홀(77)을 경유하여 전용기판(70)의 반도체 칩(70) 접착면과 반대면에 형성한 랜드(78)까지 전기 배선이 인출되고 랜드(78)에 외부단자(79)가 접합되어 있다. 반도체 칩(70) 및 와이어(75)와 그 접합부 부근에는 봉합수지(80)에 의해 봉합되어 있다. 도 10에는 실장기판을 관통하는 관통홀(44)이 설치된 예를 나타냈지만, 실장기판을 관통하지 않는 복수의 관통홀을 매개하여 배선이 이면에 인출되어도 좋다.

본 발명의 멀티 칩 모듈에 있어서는, 상기와 같은 화합물 반도체의 반도체 칩에 응력완화층부착 반도체 장치를 적용하는 것에 의해 반도체 칩에 부가되는 응력을 저감하고 칩 크랙을 방지하는 것이 가능하다.

본 발명에 의해 열응력등에 대해서 고신뢰성을 갖추는 멀티 칩 모듈을 제공하는 것이 가능하다.

도 1 은 본 발명에 있어서의 제 1 실시형태의 멀티 칩 모듈의 평면 모식도이다.

도 2 는 본 발명에 있어서의 제 1 실시형태의 멀티 칩 모듈의 단면 모식도이다.

도 3 은 본 발명에 있어서의 제 1 실시형태에 포함되는 제 1 응력완화층 부착 반도체 장치의 상세구조를 나타내는 평면모식도이다.

도 4 는 본 발명에 있어서의 제 1 실시형태에 포함되는 제 1 응력완화층 부착 반도체 장치의 상세구조를 나타내는 단면모식도이다.

도 5 는 본 발명에 있어서의 제 1 실시형태에 포함되는 제 2 응력완화층 부착 반도체 장치의 상세구조를 나타내는 평면모식도이다.

도 6 은 본 발명에 있어서의 제 1 실시형태에 포함되는 제 2 응력완화층 부착 반도체 장치의 상세구조를 나타내는 단면모식도이다.

도 7 은 칩 전극이 주변 2변 배치인 응력완화층 부착 반도체장치의 상세구조를 나타내는 평면모식도이다.

도 8 은 반도체 칩 각각에 대해서 제조를 실행하는 응력완화층 부착 반도체장치(칩 전극 주변배치)의 단면모식도이다.

도 9 는 반도체 칩 각각에 대해서 제조를 실행하는 응력완화층 부착 반도체장치(칩 전극 중앙배치)의 단면모식도이다.

도 10 은 실장기판의 이면에 외부단자를 형성한 본 발명의 멀티 칩 모듈의 단면모식도이다.

도 11 은 응력완화층을 형성하지 않는 반도체장치의 단면모식도이다.

도 12 는 복수의 반도체 칩을 탑재한 멀티 칩 패키지의 단면모식도이다.

<주요 부분을 나타내는 도면부호의 설명>

1 : 실장기판 2 : 제 1 응력완화층 부착 반도체장치

3 : 제 2 응력완화층 부착 반도체장치

4 : 수동부품 10 : 제 1 반도체 칩

11 : 칩 전극 12 : 배선

13 : 랜드 14 : 응력완화층

14a : 응력완화층의 두께 15 : 외부단자

16 : 패시베이션막 17 : 절연막

18 : 표면보호막

Claims (8)

1. 반도체 소자를 갖는 반도체 칩이 실장기판에 복수 탑재된 멀티칩모듈에 있어서,

   적어도 2개 이상의 상기 반도체 칩은,

   상기 반도체 칩의 칩전극과,

   상기 칩전극에 전기적으로 연결하는 도전성의 배선과,

   상기 배선에 전기적으로 연결하는 도전성의 랜드와,

   상기 랜드에 설치되는 외부단자와,

   상기 랜드와 상기 반도체 칩과의 사이에 개재하는 응력완화층을 갖고,

   상기 외부단자를 매개하여 상기 실장기판에 설치되고, 제 1 반도체 칩의 응력완화층이 최단부에 위치하는 상기 외부단자로의 상기 반도체 칩의 중심에서 거리가 상기 제 1 반도체 칩보다 작은 제 2 반도체 칩의 응력완화층보다 두꺼운 것을 특징으로 하는 멀티 칩모듈.
2. 반도체 소자를 갖는 반도체 칩이 실장기판에 복수 탑재된 멀티칩모듈에 있어서,

   적어도 2개 이상의 상기 반도체 칩은,

   상기 반도체 칩의 칩전극과,

   상기 칩전극에 전기적으로 연결하는 도전성의 배선과,

   상기 배선에 전기적으로 연결하는 도전성의 랜드와,

   상기 랜드에 설치되는 외부단자와,

   상기 랜드와 상기 반도체 칩과의 사이에 개재하는 응력완화층을 갖고,

   상기 외부단자를 매개하여 상기 실장기판에 설치되고, 제 1 반도체 칩의 응력완화층이 최단부에 위치하는 상기 외부단자의 투영면적이 상기 제 1 반도체 칩보다 큰 제 2 반도체 칩 응력완화층보다 두꺼운 것을 특징으로 하는 멀티 칩 모듈.
3. 청구항 1 에 있어서,

   상기 응력완화층을 갖는 반도체장치 가운데 적어도 하나는,

   상기 배선, 상기 랜드, 상기 외부단자 및 상기 응력완화층의 단부가 상기 반도체 칩의 단부보다 내측으로 형성되어 있는 것을 특징으로 하는 멀티 칩 모듈.
4. 청구항 2 에 있어서,

   상기 응력완화층을 갖는 반도체장치 가운데 적어도 하나는,

   상기 배선, 상기 랜드, 상기 외부단자 및 상기 응력완화층의 단부가 상기 반도체 칩의 단부보다 내측으로 형성되어 있는 것을 특징으로 하는 멀티 칩 모듈.
5. 청구항 1 에 있어서,

   상기 응력완화층을 갖는 반도체장치 가운데, 상기 반도체 칩의 기판재료로서 GaAs 혹은 InP를 포함하는것을 특징으로 하는 멀티 칩 모듈.
6. 청구항 2 에 있어서,

   상기 응력완화층을 갖는 반도체장치 가운데, 상기 반도체 칩의 기판재료로서 GaAs 혹은 InP를 포함하는것을 특징으로 하는 멀티 칩 모듈.
7. 청구항 3 에 있어서,

   상기 응력완화층을 갖추는 반도체 장치 가운데, 상기 반도체 칩의 기판재료로서 GaAs 혹은 InP를 포함하는것을 특징으로 하는 멀티 칩 모듈.
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