JPS60206158A - 突起電極付フイルムキヤリア - Google Patents
突起電極付フイルムキヤリアInfo
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- JPS60206158A JPS60206158A JP59060996A JP6099684A JPS60206158A JP S60206158 A JPS60206158 A JP S60206158A JP 59060996 A JP59060996 A JP 59060996A JP 6099684 A JP6099684 A JP 6099684A JP S60206158 A JPS60206158 A JP S60206158A
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- Japan
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- width
- film carrier
- electrodes
- protruding electrodes
- protruding
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はフィルムキャリアを用いる半導体素子の実装法
において、フィルムキャリアのリード先端部に、予め突
起電極を形成する、突起電極付フィルムキャリアに関す
る。
において、フィルムキャリアのリード先端部に、予め突
起電極を形成する、突起電極付フィルムキャリアに関す
る。
（従来例の構成とその問題点）
従来フィルムキャリアを用いる半導体素子の実装におい
ては、半導体素子の電極上に突起電極を形成しておく必
要があった。第１図に半導体素子上に形成した突起電極
の構造を示した。図において１は半導体素子、２は酸化
膜、３はｋｔ等による配線層、４は保護膜、５は金属膜
、６はＡｕ又はＡｕ合金、あるいは半田等によるメッキ
層である。
ては、半導体素子の電極上に突起電極を形成しておく必
要があった。第１図に半導体素子上に形成した突起電極
の構造を示した。図において１は半導体素子、２は酸化
膜、３はｋｔ等による配線層、４は保護膜、５は金属膜
、６はＡｕ又はＡｕ合金、あるいは半田等によるメッキ
層である。
以上の構成による半導体素子１上の突起電極にフィルム
キャリアのリード先端部がボンディングされる。フィル
ムキャリアを用いた実装方法では通常数十ピン以上の電
極の一括ボンディングが可能でアリ、ワイヤビンディン
グに比べ極めて高速のボンデインタができるものである
。しかしながら、フィルムキャリア実装においては、前
述したように半導体素子上への突起電極の形成が必要で
あり、このため ■突起電極形成に長時間のプロセスを必要とする。
キャリアのリード先端部がボンディングされる。フィル
ムキャリアを用いた実装方法では通常数十ピン以上の電
極の一括ボンディングが可能でアリ、ワイヤビンディン
グに比べ極めて高速のボンデインタができるものである
。しかしながら、フィルムキャリア実装においては、前
述したように半導体素子上への突起電極の形成が必要で
あり、このため ■突起電極形成に長時間のプロセスを必要とする。
■突起電極形成中に半導体素子が破壊され、歩留りが低
下する場合がある。
下する場合がある。
０以上により半導体素子のコストが高くなる。
等の問題点があった。
以上のフィルムキャリア実装方法の問題点を改俯する手
段として、第２図、第３図に示した方法が提案されてい
る。この方法を図を用いて説明する。１ず第２図（、）
に示したように、絶縁性材料より成る基板７の一面如単
層あるいは複数層より成る導電層８を蒸着法等の手段に
より形成する。次に絶縁性樹脂あるいは酸化膜等より導
電層８０表面を覆った後、選択エツチング法により部分
的に開口部を設けた絶縁マスク９を形成した後、電気メ
ッキにより前記開口部に突起電極１０を形成する。次い
で、前記突起電極１０上てフィルムキャリアのり一ド１
１の先端部を位置合せしめ、上部より加圧及び加熱せし
める。これにより第２図（ｂ）に示したごとく、前記リ
ード１１の先端部知突起電極１０が接合され、導電層８
よシ剥離する。この場合、フィルムキャリアのリード端
子１１と突起電極１０の接合は、通常、リード１１が表
面をＳｎメ、キした銅（Ｃｕ）箔、突起電極１０が金（
Ａｕ）により形成されているため、Ａｕ −Ｓｎ共晶に
より成されるものである。尚第３図には突起電極の形成
された基板の上面図を示した（以下、前記の方法を「転
写バンプ］と呼ぶ。） 以上のプロセスでフィルムキャリアのリードの先端部に
突起電極を接合した後、第４図（ａ）に示すように、半
導体素子１２の電極部１３（通常人Ｌ）にフィルムキャ
リアのリード１１に接合された突起電極１０を位置合せ
した後、再度、加圧及び加熱し第４図（ｂ）に示すごと
く、半導体素子１２の電極部１３と突起電極１０が接合
される。この時の接合ばＡｕ −ＡｔＯ熱圧着でなされ
る。
段として、第２図、第３図に示した方法が提案されてい
る。この方法を図を用いて説明する。１ず第２図（、）
に示したように、絶縁性材料より成る基板７の一面如単
層あるいは複数層より成る導電層８を蒸着法等の手段に
より形成する。次に絶縁性樹脂あるいは酸化膜等より導
電層８０表面を覆った後、選択エツチング法により部分
的に開口部を設けた絶縁マスク９を形成した後、電気メ
ッキにより前記開口部に突起電極１０を形成する。次い
で、前記突起電極１０上てフィルムキャリアのり一ド１
１の先端部を位置合せしめ、上部より加圧及び加熱せし
める。これにより第２図（ｂ）に示したごとく、前記リ
ード１１の先端部知突起電極１０が接合され、導電層８
よシ剥離する。この場合、フィルムキャリアのリード端
子１１と突起電極１０の接合は、通常、リード１１が表
面をＳｎメ、キした銅（Ｃｕ）箔、突起電極１０が金（
Ａｕ）により形成されているため、Ａｕ −Ｓｎ共晶に
より成されるものである。尚第３図には突起電極の形成
された基板の上面図を示した（以下、前記の方法を「転
写バンプ］と呼ぶ。） 以上のプロセスでフィルムキャリアのリードの先端部に
突起電極を接合した後、第４図（ａ）に示すように、半
導体素子１２の電極部１３（通常人Ｌ）にフィルムキャ
リアのリード１１に接合された突起電極１０を位置合せ
した後、再度、加圧及び加熱し第４図（ｂ）に示すごと
く、半導体素子１２の電極部１３と突起電極１０が接合
される。この時の接合ばＡｕ −ＡｔＯ熱圧着でなされ
る。
以上記述した「転写パンツ」を用いたフィルムキャリア
実装方法は、従来の半導体素子の電極部に直接突起電極
を形成する方法の問題点を改善する上で極めて優れたも
のである。しかしながら、この方法においては、次のよ
うな問題点を残している。即ち、この「転写バング」を
用いる実装方法においては、二基のボンディングが必要
であり、特に半導体素子の電極部とリードに接合された
突起電極を接合する二度目のボンディング時に突起電極
のつぶれが多くなることにより、リードが半導体素子に
接触しやすくなり、いわゆる工、ジク７チが発生しやす
くなる。これを防止するには、突起電極の厚みを厚くす
る方法がある。しかしながら、突起電極を形成する電気
メッキ法においては、メッキ厚さとほぼ同等に横方向に
もメッキが成長する。しだがって突起電極を厚くするこ
とは、必然的に突起電極の形状も大きくなり、ボンディ
ングには不要な部分すなわちリードの幅よりも広い部分
が多くなる。このだめＡｕの使用量が増大し、コストが
高くなる。
実装方法は、従来の半導体素子の電極部に直接突起電極
を形成する方法の問題点を改善する上で極めて優れたも
のである。しかしながら、この方法においては、次のよ
うな問題点を残している。即ち、この「転写バング」を
用いる実装方法においては、二基のボンディングが必要
であり、特に半導体素子の電極部とリードに接合された
突起電極を接合する二度目のボンディング時に突起電極
のつぶれが多くなることにより、リードが半導体素子に
接触しやすくなり、いわゆる工、ジク７チが発生しやす
くなる。これを防止するには、突起電極の厚みを厚くす
る方法がある。しかしながら、突起電極を形成する電気
メッキ法においては、メッキ厚さとほぼ同等に横方向に
もメッキが成長する。しだがって突起電極を厚くするこ
とは、必然的に突起電極の形状も大きくなり、ボンディ
ングには不要な部分すなわちリードの幅よりも広い部分
が多くなる。このだめＡｕの使用量が増大し、コストが
高くなる。
又、前記したようにメッキが横方向知も成長するため、
特にフィルムキャリアのリードのピッチが狭いものは突
起電極による短絡も発生しやすくなる。これらの問題を
解決する手段としては、フィルムキャリアのリード先端
部の幅よりも突起電極の幅を同等か、もしくは小さくす
る方法がある。
特にフィルムキャリアのリードのピッチが狭いものは突
起電極による短絡も発生しやすくなる。これらの問題を
解決する手段としては、フィルムキャリアのリード先端
部の幅よりも突起電極の幅を同等か、もしくは小さくす
る方法がある。
しかしながらこの方法であると、位置合せを上部から見
て行うので突起電極とリード先端部の位置合せが困難に
なる。
て行うので突起電極とリード先端部の位置合せが困難に
なる。
（発明の目的）
本発明の目的は前述した従来例の問題点を改善し、突起
電極とリードの接合時の位置合せの容易性は保持しつつ
、ンヨートあるいはエノノタッチ等の問題のない突起電
極付フィルムキャリアを提供するものである。
電極とリードの接合時の位置合せの容易性は保持しつつ
、ンヨートあるいはエノノタッチ等の問題のない突起電
極付フィルムキャリアを提供するものである。
（発明の構成）
上記目的を達成するだめに、本発明は半導体素子の電極
部に対応した複数素子分の突起電極を、予め基板上に形
成する場合に、各々の素子分の突起電極の中で、任意の
距離離間した少なく共二点の突起電極の幅を、フィルム
キャリアのリード端子先端の幅よりも広く形成した後、
前記突起電極を前記フィルムキャリアのリード端子に接
合転写することを特徴としだものである。
部に対応した複数素子分の突起電極を、予め基板上に形
成する場合に、各々の素子分の突起電極の中で、任意の
距離離間した少なく共二点の突起電極の幅を、フィルム
キャリアのリード端子先端の幅よりも広く形成した後、
前記突起電極を前記フィルムキャリアのリード端子に接
合転写することを特徴としだものである。
（実施例の説明）
次に本発明の実施例を図を用いて説明する。第５図は本
発明の一実施例であり、半導体素子の電極に対応した突
起電極を形成した基板の上面図を示す。第５図において
基板７上に形成された突起電極１２−ａ、１２−ｂのう
ち四隅の突起電極１２−ｂを他の突起電極１２−４より
大きくなるように形成したものである。この突起電極１
２− ａ’、 １２−ｂの大きさはメッキ厚みを一定と
すればノソキ前のマスクパターンの形状により決定され
る。通常マスク・ぐり一ンの幅（Ｗ）と突起電極の厚さ
くＨ）と突起電極の幅（ＷＢ）との関係はほぼＷＢ ＝
Ｗ ＋２１（となる。
発明の一実施例であり、半導体素子の電極に対応した突
起電極を形成した基板の上面図を示す。第５図において
基板７上に形成された突起電極１２−ａ、１２−ｂのう
ち四隅の突起電極１２−ｂを他の突起電極１２−４より
大きくなるように形成したものである。この突起電極１
２− ａ’、 １２−ｂの大きさはメッキ厚みを一定と
すればノソキ前のマスクパターンの形状により決定され
る。通常マスク・ぐり一ンの幅（Ｗ）と突起電極の厚さ
くＨ）と突起電極の幅（ＷＢ）との関係はほぼＷＢ ＝
Ｗ ＋２１（となる。
本実施例においては四隅の突起電極１２−ｂの頓は、こ
の突起電極を接合転写させるフィルムキャリアのリード
端子の幅よりも広くなるように、その他の突起電極１２
−ａの幅は、前記リード端子の幅と同等か、もしくは小
さくなるようにマスクパターンを形成した。第６図は、
第５図の突起電極を形成した基板を用いた、突起電極と
フィルムキャリアのリード端子との接合転写状態の断面
図を示している。第６図（ａ）において基板７上には導
電層８が形成され、その上には絶縁材料より成るメッキ
用マスク９が形成され、開口されたマスクツやターフ面
上には突起電極１２−ａ、１２−ｂがメッキにより形成
されている。突起電極１２−ａ、１２−ｂ上にはフィル
ムキャリアのリード端子１１が位置合せされる。この場
合、突起電極１２−ａは前記リード端子１１とほぼ同じ
幅であり、両端の突起電極１２−ｂはリード端子１１よ
りも広い幅となっており、突起電極１２−ａ、１２−ｂ
とリード端子１１との位置合せは、広い幅の突起電極１
２−ｂ部で行われる。第６図（ｂ）はリード端子１１と
突起電極１２−ａ、１２−ｂとが熱圧着だより接合（通
常Ａｕ −３ｎ共晶による）され、突起電極１２−ａ、
１２−ｂが基板７の導電層８より剥離した状態を示して
いる。
の突起電極を接合転写させるフィルムキャリアのリード
端子の幅よりも広くなるように、その他の突起電極１２
−ａの幅は、前記リード端子の幅と同等か、もしくは小
さくなるようにマスクパターンを形成した。第６図は、
第５図の突起電極を形成した基板を用いた、突起電極と
フィルムキャリアのリード端子との接合転写状態の断面
図を示している。第６図（ａ）において基板７上には導
電層８が形成され、その上には絶縁材料より成るメッキ
用マスク９が形成され、開口されたマスクツやターフ面
上には突起電極１２−ａ、１２−ｂがメッキにより形成
されている。突起電極１２−ａ、１２−ｂ上にはフィル
ムキャリアのリード端子１１が位置合せされる。この場
合、突起電極１２−ａは前記リード端子１１とほぼ同じ
幅であり、両端の突起電極１２−ｂはリード端子１１よ
りも広い幅となっており、突起電極１２−ａ、１２−ｂ
とリード端子１１との位置合せは、広い幅の突起電極１
２−ｂ部で行われる。第６図（ｂ）はリード端子１１と
突起電極１２−ａ、１２−ｂとが熱圧着だより接合（通
常Ａｕ −３ｎ共晶による）され、突起電極１２−ａ、
１２−ｂが基板７の導電層８より剥離した状態を示して
いる。
次に他の実施例を第７図を用いて説明する。第７図にお
いて、基板７上に形成された突起電極１２−ａ、１２−
ｂのうち対角上てちる突起電極１２−ｂの幅を第一の実
施例と同様にフィルムキャリアのリード端子の幅よりも
広く、他の突起電極１２−ａの幅を前記リード端子の幅
と同等もしくは小さく形成したものである。しだがって
この場合、リード端子と突起電極の位置合せは対角上に
ある突起電極１２−ｂを用いて行うことになる。以下は
第一の実施例と同様である。本発明は以上の二つの実施
例の他、半導体素子に対応した突起電極の中で、任意の
距離離間した少なく共二点の突起電極の幅を、フィルム
キャリアのリード端子の幅よりも大きくすることで達成
することができる。
いて、基板７上に形成された突起電極１２−ａ、１２−
ｂのうち対角上てちる突起電極１２−ｂの幅を第一の実
施例と同様にフィルムキャリアのリード端子の幅よりも
広く、他の突起電極１２−ａの幅を前記リード端子の幅
と同等もしくは小さく形成したものである。しだがって
この場合、リード端子と突起電極の位置合せは対角上に
ある突起電極１２−ｂを用いて行うことになる。以下は
第一の実施例と同様である。本発明は以上の二つの実施
例の他、半導体素子に対応した突起電極の中で、任意の
距離離間した少なく共二点の突起電極の幅を、フィルム
キャリアのリード端子の幅よりも大きくすることで達成
することができる。
（発明の効果）
以上記述したように本発明によれば突起電極とフィルム
キャリアのリードとの位置合せに必要な任意の距離離間
した少なく共、二点の突起電極の幅をリード端子部の幅
よシも広く形成し、池の突起電極は、リード端子の幅か
それ以下とすることにより位置合せの容易性は保持した
捷ま微細なパッドピッチの半導体素子などの接合の際に
発生しやすい突起電極間の短絡を減少させることかり能
となった。又、同時［ＩＪ−ド端子との位置合せに必要
な少なく共二点以外の突起電極の幅を小さくできること
により、メッキ量を減少することてなり、したがってコ
ストの低減もできるものである。
キャリアのリードとの位置合せに必要な任意の距離離間
した少なく共、二点の突起電極の幅をリード端子部の幅
よシも広く形成し、池の突起電極は、リード端子の幅か
それ以下とすることにより位置合せの容易性は保持した
捷ま微細なパッドピッチの半導体素子などの接合の際に
発生しやすい突起電極間の短絡を減少させることかり能
となった。又、同時［ＩＪ−ド端子との位置合せに必要
な少なく共二点以外の突起電極の幅を小さくできること
により、メッキ量を減少することてなり、したがってコ
ストの低減もできるものである。
、窮１図は従来法による半導体素子の実装法を示す図、
第２図はリード先端部に突起電極を接合する方法を示す
図、第３図は突起電極の形成された基板を示す上面図、
第４図はリードに接合された突起電極を半導体素子の電
極部に接合する方法を示す図、第５図は本発明の第一の
実施例（でよる突起電極が形成された基板の上面図、第
６図は本発明の第一の実施例による突起電極付リードの
製造法を示す図、第７図は本発明の第二の実施例による
突起電極が形成された基板の上面図である。 ７・・・基板、１１・・・フィルムキャリアのリード端
子、１２− ａ 、 １２− ｂ ・・・突起電極。 ×ご−一一 第１図 ａ （１）） 第３図 第５図 （ａ） （ｂ） 第７図
第２図はリード先端部に突起電極を接合する方法を示す
図、第３図は突起電極の形成された基板を示す上面図、
第４図はリードに接合された突起電極を半導体素子の電
極部に接合する方法を示す図、第５図は本発明の第一の
実施例（でよる突起電極が形成された基板の上面図、第
６図は本発明の第一の実施例による突起電極付リードの
製造法を示す図、第７図は本発明の第二の実施例による
突起電極が形成された基板の上面図である。 ７・・・基板、１１・・・フィルムキャリアのリード端
子、１２− ａ 、 １２− ｂ ・・・突起電極。 ×ご−一一 第１図 ａ （１）） 第３図 第５図 （ａ） （ｂ） 第７図
Claims (1)
- 複数のリード端子群に形成される突起電極の中で、任意
の距離離間した少なくとも二点の突起電極の幅が、前記
リード端子の幅よりも広く形成されたことを特徴とする
突起電極付フィルムキャリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59060996A JPS60206158A (ja) | 1984-03-30 | 1984-03-30 | 突起電極付フイルムキヤリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59060996A JPS60206158A (ja) | 1984-03-30 | 1984-03-30 | 突起電極付フイルムキヤリア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60206158A true JPS60206158A (ja) | 1985-10-17 |
| JPH0462459B2 JPH0462459B2 (ja) | 1992-10-06 |
Family
ID=13158548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59060996A Granted JPS60206158A (ja) | 1984-03-30 | 1984-03-30 | 突起電極付フイルムキヤリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60206158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100798896B1 (ko) | 2007-06-07 | 2008-01-29 | 주식회사 실리콘웍스 | 반도체 칩의 패드 배치 구조 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152147A (en) * | 1981-03-16 | 1982-09-20 | Matsushita Electric Ind Co Ltd | Formation of metal projection on metal lead |
-
1984
- 1984-03-30 JP JP59060996A patent/JPS60206158A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152147A (en) * | 1981-03-16 | 1982-09-20 | Matsushita Electric Ind Co Ltd | Formation of metal projection on metal lead |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100798896B1 (ko) | 2007-06-07 | 2008-01-29 | 주식회사 실리콘웍스 | 반도체 칩의 패드 배치 구조 |
| WO2008150055A1 (en) * | 2007-06-07 | 2008-12-11 | Silicon Works Co., Ltd | Pad layout structure of semiconductor chip |
| US8258631B2 (en) | 2007-06-07 | 2012-09-04 | Silicon Works Co., Ltd. | Pad layout structure of semiconductor chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0462459B2 (ja) | 1992-10-06 |
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