JPS60214548A - 突起電極付リ−ド端子 - Google Patents
突起電極付リ−ド端子Info
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- JPS60214548A JPS60214548A JP6996284A JP6996284A JPS60214548A JP S60214548 A JPS60214548 A JP S60214548A JP 6996284 A JP6996284 A JP 6996284A JP 6996284 A JP6996284 A JP 6996284A JP S60214548 A JPS60214548 A JP S60214548A
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- JP
- Japan
- Prior art keywords
- lead terminal
- electrode
- electrodes
- protruding
- bonded
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4885—Wire-like parts or pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素子の実装に用いられるフィ１−
ルムキャリアのリード端子に関し、特に突起電極を有す
るリード端子に関するものである。
るリード端子に関するものである。
（従来例の梼成とその問題点）
従来、フィルムキャリアを用いる半導体素子の実装にお
いては、半導体素子の電極上に突起電極を形成しておく
必要があった。第１図は半導体素子上に形成′した突起
電極を示したもので、１は半導体素子、２は酸化膜、３
はＡＱ等の配線層、４は保護膜、５は金属膜、６はＡｕ
又はＡｕ合金あるいは半田等のめっき層である。このよ
うに柳成された半導体素子１上の突起電極にフィルムキ
ャリアのリード端子がボンディングされる。フィルムキ
ャリアを用いた実装方法では、通常数十ビン以上の電極
の一括ボンディングが可能であり、ワイヤボンディング
に比べて極めて高速の処理ができるものである。
いては、半導体素子の電極上に突起電極を形成しておく
必要があった。第１図は半導体素子上に形成′した突起
電極を示したもので、１は半導体素子、２は酸化膜、３
はＡＱ等の配線層、４は保護膜、５は金属膜、６はＡｕ
又はＡｕ合金あるいは半田等のめっき層である。このよ
うに柳成された半導体素子１上の突起電極にフィルムキ
ャリアのリード端子がボンディングされる。フィルムキ
ャリアを用いた実装方法では、通常数十ビン以上の電極
の一括ボンディングが可能であり、ワイヤボンディング
に比べて極めて高速の処理ができるものである。
しかしながら、フィルムキャリア実装では、前述したよ
うに半導体素子上への突起電極の形成が必要であり、こ
のため、 （１）突起電極形成に多くの工数を必要とする。
うに半導体素子上への突起電極の形成が必要であり、こ
のため、 （１）突起電極形成に多くの工数を必要とする。
（２）突起電極形成中に半導体素子が破壊され、歩留り
が低下することがある。
が低下することがある。
（３）以上により半導体素子のコストが高くなる。
等の問題点があった。
上記フィルムキャリア実装方法の問題点を改善する手段
として、第２図、第３図に示した方法が提案されている
。まず、第２図（ａ）に示したように、絶縁性基板７の
一面に単層あるいは複数層の導電層８を蒸着法等の手段
により形成する。次に絶縁性樹脂あるいは酸化膜等で導
電層８の表面を覆った後、選択エツチング法により部分
的に開口部を設けた絶縁マスク９を形成した後、電気め
っきにより開口部に突起電極１０を形成する。
として、第２図、第３図に示した方法が提案されている
。まず、第２図（ａ）に示したように、絶縁性基板７の
一面に単層あるいは複数層の導電層８を蒸着法等の手段
により形成する。次に絶縁性樹脂あるいは酸化膜等で導
電層８の表面を覆った後、選択エツチング法により部分
的に開口部を設けた絶縁マスク９を形成した後、電気め
っきにより開口部に突起電極１０を形成する。
次いで、前記突起電極１０上にフィルムキャリアのリー
ド端子１１の先端部を位置合せし、上部より加圧及び加
熱する。これにより第２図（ｂ）に示したように、リー
ド端子１１の先端部に突起電極１０が接合され、導電層
８より剥離される。この場合、フィルムキャリアのリー
ド端子１１と突起電極１０との接合は、通常、リード端
子ＩＩがその表面をＳｎめっきした銅（Ｃｕ） ｆｌ’
ｆ、突起電極１０が金（Ａｕ）により形成されているた
め、Ａｕ−８ｎ共品によりなされるものである。（以下
、上記方法で形成された突起ｆｌｉ極を転写バンプと呼
ぶ。）以−にのプロセスで転写バンプを形成したフィル
ムキャリアに半導体素子を装着するときは、第３図（ａ
）に示したように、半導体素子１２の電極部１３（通常
ＡＱ）に、フィルムキャリアのリード端子１１に接合さ
れた突起電極１０を位置合せした後、再度、加圧及び加
熱し、第３図（ｂ）に示したように、半導体素子１２の
電極部１３と突起電極１０とを接合する。このときの接
合はＡｕ−ＡＱの熱圧着でなされる。
ド端子１１の先端部を位置合せし、上部より加圧及び加
熱する。これにより第２図（ｂ）に示したように、リー
ド端子１１の先端部に突起電極１０が接合され、導電層
８より剥離される。この場合、フィルムキャリアのリー
ド端子１１と突起電極１０との接合は、通常、リード端
子ＩＩがその表面をＳｎめっきした銅（Ｃｕ） ｆｌ’
ｆ、突起電極１０が金（Ａｕ）により形成されているた
め、Ａｕ−８ｎ共品によりなされるものである。（以下
、上記方法で形成された突起ｆｌｉ極を転写バンプと呼
ぶ。）以−にのプロセスで転写バンプを形成したフィル
ムキャリアに半導体素子を装着するときは、第３図（ａ
）に示したように、半導体素子１２の電極部１３（通常
ＡＱ）に、フィルムキャリアのリード端子１１に接合さ
れた突起電極１０を位置合せした後、再度、加圧及び加
熱し、第３図（ｂ）に示したように、半導体素子１２の
電極部１３と突起電極１０とを接合する。このときの接
合はＡｕ−ＡＱの熱圧着でなされる。
以上述べた転写バンプを用いたフィルムキャリア実装方
法は、従来の半導体素子の電極部に直接突起電極を形成
する方法の問題点を改善する」二で極めて優れたもので
ある。しかしながら、この方法においては、次のような
問題点を残している。
法は、従来の半導体素子の電極部に直接突起電極を形成
する方法の問題点を改善する」二で極めて優れたもので
ある。しかしながら、この方法においては、次のような
問題点を残している。
即ち、この転写バンプを用いる実装方法では１度３−
のボンディングが必要であり、特に半導体素子の電極部
とリード端子に接合された突起電極を接合する二度目の
ボンディング時に突起電極のつぶれが多くなることによ
り、リード端子が半導体素子に接触しやすくなり、いわ
ゆるエツジタッチが発生しやすくなる。これを防止する
には、突起電極の厚みを厚くすればよいが、突起電極を
形成する電気めっきにおいて、めっき厚さとほぼ同等に
横方向にもめっきが成長する。従って突起電極を厚くす
ると、必然的に突起電極の形状も大きくなり、ボンディ
ングには不要な部分、即ちリード端子の幅よりはみだす
部分が多くなる。このため、Ａｕの使用量が増大し、コ
ストが高くなる。又リード端子間のピッチが狭い高密度
実装においては、突起電極間のショートを誘発する。
とリード端子に接合された突起電極を接合する二度目の
ボンディング時に突起電極のつぶれが多くなることによ
り、リード端子が半導体素子に接触しやすくなり、いわ
ゆるエツジタッチが発生しやすくなる。これを防止する
には、突起電極の厚みを厚くすればよいが、突起電極を
形成する電気めっきにおいて、めっき厚さとほぼ同等に
横方向にもめっきが成長する。従って突起電極を厚くす
ると、必然的に突起電極の形状も大きくなり、ボンディ
ングには不要な部分、即ちリード端子の幅よりはみだす
部分が多くなる。このため、Ａｕの使用量が増大し、コ
ストが高くなる。又リード端子間のピッチが狭い高密度
実装においては、突起電極間のショートを誘発する。
第４図は、リード端子間のピッチが狭い場合の転写バン
プの工程を示したものである。第４図（ａ）の基板７上
に形成された突起電極１０が、第４図（ｂ）に示したよ
うにフィルムキャリア１５のリード端子１１の先端部に
転写接合された後、第４４− 図（ｃ）に示したように半導体素子１２の電極部１３に
ボンディングされる。このとき突起電極１０は熱圧着に
よりつぶれてリード端子１１の左右に押し拡。
プの工程を示したものである。第４図（ａ）の基板７上
に形成された突起電極１０が、第４図（ｂ）に示したよ
うにフィルムキャリア１５のリード端子１１の先端部に
転写接合された後、第４４− 図（ｃ）に示したように半導体素子１２の電極部１３に
ボンディングされる。このとき突起電極１０は熱圧着に
よりつぶれてリード端子１１の左右に押し拡。
げられ、隣接した突起電極どうしがシミー１〜するとい
う不良が発生しやすくなる。なお、第４図（ｂ）で、突
起電極１０の幅がリード端子１１の幅よりも広く形成さ
れているのは、突起電極ｌＯとリード端子１１の位置合
せを容易にするためと、数ミクロンの位置ずれが発生し
ても接合性に問題のないように余裕をとっているためで
ある。
う不良が発生しやすくなる。なお、第４図（ｂ）で、突
起電極１０の幅がリード端子１１の幅よりも広く形成さ
れているのは、突起電極ｌＯとリード端子１１の位置合
せを容易にするためと、数ミクロンの位置ずれが発生し
ても接合性に問題のないように余裕をとっているためで
ある。
（発明の目的）
本発明は、前記従来例の問題点を解消するためになされ
たもので、半導体素子の実装の信頼性を高め、同時に実
装のコスト低減を可能にした突起電極付リード端子を提
供するものである。
たもので、半導体素子の実装の信頼性を高め、同時に実
装のコスト低減を可能にした突起電極付リード端子を提
供するものである。
（発明の構成）
上記目的を達成するために、リード端子の先端部に接合
される突起電極が多角形の形状を有し、その対角線の一
本がリード端子の長手方向と直交し、かつ対角線の幅が
リード端子の幅よりも広くなるようにしている。そして
、フィルムキャリアのようにリード端子が高密度に配列
される場合は、互いに隣接する突起電極が千鳥状に配置
される。
される突起電極が多角形の形状を有し、その対角線の一
本がリード端子の長手方向と直交し、かつ対角線の幅が
リード端子の幅よりも広くなるようにしている。そして
、フィルムキャリアのようにリード端子が高密度に配列
される場合は、互いに隣接する突起電極が千鳥状に配置
される。
（実施例の説明）
以下、図面を用いて実施例を詳細に説明する。
第５図は、本発明の一実施例を示したものである。まず
、第５図（ａ）に示すように、基板７上に突起電極１６
を形成する。この突起電極１６は、第５図（ｂ）に示し
たようにリード端子１１の先端部に転写接合されるが、
このとき突起電極１６の対角線の一本がリード端子１１
の長手方向と直交し、かつその対角線の幅がリード端子
１１の先端部の幅よりも広くなるように予め形成されて
いるものである。次いで第５図（ｃ）に示したように、
リード端子１１に転写接合された突起電極１６を半導体
素子１２−１：の電極部１３に熱圧着し接合する。
、第５図（ａ）に示すように、基板７上に突起電極１６
を形成する。この突起電極１６は、第５図（ｂ）に示し
たようにリード端子１１の先端部に転写接合されるが、
このとき突起電極１６の対角線の一本がリード端子１１
の長手方向と直交し、かつその対角線の幅がリード端子
１１の先端部の幅よりも広くなるように予め形成されて
いるものである。次いで第５図（ｃ）に示したように、
リード端子１１に転写接合された突起電極１６を半導体
素子１２−１：の電極部１３に熱圧着し接合する。
以上の実施例では半導体素子上へのリード端子の接合に
ついて説明したが、その他の電極接続にも使用すること
が可能である。又、上記実施例は、リード端子が一本か
、あるいは複数本でも隣接するリード端子の間隔が比較
的広い、例えば約１５０μｍ以上の場合に適用する。
ついて説明したが、その他の電極接続にも使用すること
が可能である。又、上記実施例は、リード端子が一本か
、あるいは複数本でも隣接するリード端子の間隔が比較
的広い、例えば約１５０μｍ以上の場合に適用する。
第６図は、本発明の他の実施例を示したもので、リード
端子の間隔が狭い、例えば１５０μｍ以下のフィルムキ
ャリアの場合である。図において、１７はフィルムキャ
リア、１８はデバイスホール、１９はリード端子、２０
は転写接合された突起電極である。
端子の間隔が狭い、例えば１５０μｍ以下のフィルムキ
ャリアの場合である。図において、１７はフィルムキャ
リア、１８はデバイスホール、１９はリード端子、２０
は転写接合された突起電極である。
突起電極２０のリード端子への転写接合は、第５図の実
施例と同様な方法によるが、本実施例のようにリード端
子が間隔狭く高密度に配列されている場合は、隣接する
突起電極２０が千鳥状に配置される。
施例と同様な方法によるが、本実施例のようにリード端
子が間隔狭く高密度に配列されている場合は、隣接する
突起電極２０が千鳥状に配置される。
（発明の効果）
以上説明したように、本発明によれば、従来例と同一め
っき厚であれば、突起電極の体積を約１／２で形成でき
ることになり、Ａｕの使用量を削減することができ、コ
ストの低減が可能となった。
っき厚であれば、突起電極の体積を約１／２で形成でき
ることになり、Ａｕの使用量を削減することができ、コ
ストの低減が可能となった。
この場合、突起電極の体積が減少しても位置合せ精度や
接合強度には何ら支障はなかった。更にリード端子のピ
ッチが狭いフィルムキャリアでは、７− 突起電極を千鳥状に配列することにより、短絡の危険が
なくなり、極めて高密度の実装が可能となった・
接合強度には何ら支障はなかった。更にリード端子のピ
ッチが狭いフィルムキャリアでは、７− 突起電極を千鳥状に配列することにより、短絡の危険が
なくなり、極めて高密度の実装が可能となった・
第１図は、従来の半導体素子上に形成した突起電極を示
す断面図、第２図は、従来のリード端子に突起電極を形
成する方法を示す断面図、第３図は、第２図による方法
で突起電極を形成したリード端子と半導体素子の電極部
との接合を示す断面図、第４図は、従来の突起電極付リ
ード端子の処理工程を示す図、第５図は、本発明の一実
施例の突起電極付リード端子の処理工程を示す図、第６
図は１本発明の他の実施例のフィルムキャリアにおける
突起電極付リード端子の構成を示す平面図である。 １１．１９・・・・・・リード端子１．１２・・・・・
・半導体素子、 １３・・・・・・半導体素子の電極部
、１６．２０・・・・・・突起電極、 １７・・・・・
・フィルムキャリア。 ９− ８− 第１図 第２図 ｔ 第３図 第４図 第５図 第６図
す断面図、第２図は、従来のリード端子に突起電極を形
成する方法を示す断面図、第３図は、第２図による方法
で突起電極を形成したリード端子と半導体素子の電極部
との接合を示す断面図、第４図は、従来の突起電極付リ
ード端子の処理工程を示す図、第５図は、本発明の一実
施例の突起電極付リード端子の処理工程を示す図、第６
図は１本発明の他の実施例のフィルムキャリアにおける
突起電極付リード端子の構成を示す平面図である。 １１．１９・・・・・・リード端子１．１２・・・・・
・半導体素子、 １３・・・・・・半導体素子の電極部
、１６．２０・・・・・・突起電極、 １７・・・・・
・フィルムキャリア。 ９− ８− 第１図 第２図 ｔ 第３図 第４図 第５図 第６図
Claims (2)
- （１） リード端子の先端部に突起電極を備え、該突起
電極の形状が多角形であり、その対角線の一本が前記リ
ード端子の長手方向と直交し、かつ前記対角線の幅が前
記リード端子の先端部の幅よりも広いことを特徴とする
突起電極付リード端子。 - （２） フィルムキャリアに配設された複数本のリード
端子にそれぞれ突起電極を備え、該突起電極の形状が多
角形であり、その対角線の一本が前記リード端子の長手
方向と直交し、かつ前記対角線の幅が前記リード端子の
幅よりも広く、更に互いに隣接する前記突起電極が千鳥
状に配列されてなることを特徴とするフィルムキャリア
用の突起電極付リード端子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6996284A JPS60214548A (ja) | 1984-04-10 | 1984-04-10 | 突起電極付リ−ド端子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6996284A JPS60214548A (ja) | 1984-04-10 | 1984-04-10 | 突起電極付リ−ド端子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214548A true JPS60214548A (ja) | 1985-10-26 |
Family
ID=13417786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6996284A Pending JPS60214548A (ja) | 1984-04-10 | 1984-04-10 | 突起電極付リ−ド端子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214548A (ja) |
-
1984
- 1984-04-10 JP JP6996284A patent/JPS60214548A/ja active Pending
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