JPS6221268B2 - - Google Patents

Info

Publication number
JPS6221268B2
JPS6221268B2 JP56029669A JP2966981A JPS6221268B2 JP S6221268 B2 JPS6221268 B2 JP S6221268B2 JP 56029669 A JP56029669 A JP 56029669A JP 2966981 A JP2966981 A JP 2966981A JP S6221268 B2 JPS6221268 B2 JP S6221268B2
Authority
JP
Japan
Prior art keywords
bumps
metal
ceramic substrate
solder
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56029669A
Other languages
English (en)
Other versions
JPS57143838A (en
Inventor
Hiroshi Shibata
Takashi Kondo
Masanobu Obara
Hidefumi Nakada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP56029669A priority Critical patent/JPS57143838A/ja
Publication of JPS57143838A publication Critical patent/JPS57143838A/ja
Publication of JPS6221268B2 publication Critical patent/JPS6221268B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Description

【発明の詳細な説明】 本発明は半導体チツプを配線層を有する基板に
溶着組立てる半導体装置に関し、特に一枚のセラ
ミツク基板上に、多数個のチツプを搭載する高密
度実装技術に関するものである。
すでに高密度実装のためと、LSIの性能向上の
ためと、リード接続の信頼性向上のために、フリ
ツプチツプ方式の組立技術がある。
本発明はこの技術に関連するもので、まず、こ
の従来の方法について述べる。
一例として第１図に示すようにシリコン基板よ
りなるフリツプチツプの場合を示す。即ち、シリ
コン基板１に熱処理拡散工程や写真製版工程をへ
て、酸化膜２、接合層３を形成してのち、Alの
電極部パターン４を形成する。更に、クローム、
銅よりなる層５を設けてから、鉛、錫よりなるハ
ンダバンプ部６を蒸着やメツキ技術を用いて形成
し、その後、加熱してハンダをリフローして半球
状にする。一方このバンプを有するチツプと他の
基板、例えばセラミツク基板上の対向電極とを接
続するためにセラミツク基板の所定の電極部に金
属板部あるいはハンダのバンプ部を設ける。第２
図ではハンダのバンプ部を設けた場合を例示して
いる。
即ち、セラミツク基板１１中に外部リード線１
３と、ランド１５をスルーホール１２や、金属膜
１４を通じて電気的に接続したものにさらに写真
製版技術などによつて金属配線層１６を形成し、
その上に、銅、クロムなどの金属によつて金属膜
１７を形成する。更に必要に応じて鉛、錫などの
金属によるハンダ層１８を形成する。この場合ハ
ンダ層を設けるのは、シリコンチツプ上のハンダ
バンプと接着しやすくするためである。
次に、第１図に示したチツプのバンプと第２図
に示したセラミツク上のバンプとを、即ち各々の
対向電極同士を溶着する。
第３図に示すように、各々の電極同士の位置合
せをおこなつたあと、フラハンダを加熱溶解し
て、バンプ同士を溶着する。
第４図に溶着後の各々のバンプ部の断面構成図
を示す。
このような従来の方法においては、高密度実装
を行う上で、次のような欠点がある。
１チツプ上のバンプの数が数百個になつた場合
相対するセラミツク基板上のバンプと欠陥なく、
全てのバンプが溶着し合うことは、極めて難かし
く、歩留の低下をもたらす。更に、１枚のセラミ
ツク基板上に多くのチツプを同時に搭載する場
合、やはり各々のチツプのバンプが完全にセラミ
ツク基板上のバンプと溶着し合うことは難かし
く、歩留の低下をきたす。
更に、メモリデバイスのように数多くのチツプ
を一枚のセラミツク基板上に搭載することが望ま
しい場合にも、完全なバンプ溶着ができない限り
この搭載は不可能である。
以上のように、一枚のセラミツク基板上に数百
〜数千のバンプを溶着して半導体装置を構成する
場合、これまでのバンプ溶着方法では、これは実
用上不可能で、何らかの改善が必要であつた。
この発明は上記のような従来の問題点に鑑みて
なされたもので、高密度実装が可能な半導体装置
を提供することを目的とする。
以下、本発明の一実施例を第５図〜第８図につ
いて説明する。
本実施例ではチツプ（第２基板）上のバンプ形
成は第１図に示す従来の方法によつて形成する。
一方相対する電極は、次のような構造とする。一
例として、セラミツク基板上に相対する電極を形
成する場合について述べる。
第５図に示すように、セラミツク基板（第１基
板）１１に外部リード線１３、スルーホール１
２、ランド１５を形成したのち、写真製版技術を
用いて、レジスト膜２１のパターンを形成する。
この際、第５図はランド１５の部分に開孔したも
のを示しているが、ランド以外の場所に開孔部を
設ける際は第２図に示したように、セラミツク板
の最上層に金属膜のパターンを形成して、少なく
とも開孔部は、金属膜による電導膜としておく。
第５図に示すようなレジストパターンを形成し
たのち、銅、ニツケル、クロムなどの金属を電気
メツキ法によつて、堆積し、その後レジスト２１
を除去する。レジスト膜２１の膜厚が十分にメツ
キ厚に比べて厚い場合、第６図に示すような、金
属柱がセラミツク上に形成出来る。次に必要に応
じて、メツキ部に熱処理を施して焼鈍したあと、
電解液、例えば金属が銅の場合はりん酸などの溶
液中で、強電界を金属柱２２と、平行平面板に印
加して電解エツチングをおこなうと電解エツチン
グの条件と金属柱の高さ、直径によつて先端の尖
つた金属円錐２２′が形成される。その断面図を
第７図に示す。
第７図に示すような金属円錐２２′が得られた
あと、金属面に金などの酸化しにくい金属をうす
くメツキして、セラミツク板上の対向電極の加工
を終える。
次に、第８図に示すように、該セラミツク板の
電極とチツプ上のバンプを位置合せして、常温下
で加圧すると、ハンダが軟かいため、尖つた金属
円錐をバンプのハンダに喰い込ませた状態で、確
実に位置合せされる。この状態で高温中半田をリ
フローさせることによつてバンプ６と金属円錐２
２′は電気的にも、機械的にも良好な接触が得ら
れる。
以上のような本実施例ではセラミツク基板側の
対向電極を先端の尖つた形状としたから、バンプ
との溶着がより確実となつて、電気的にも、機械
的にも良好な接合が得られる他、位置決め後にハ
ンダを溶融するまでのハンドリング時において
も、金属円錐に喰い込んでいるので相互の位置が
ずれてしまうことはない。
また従来、溶着のためにはフラツクスなどを使
用していたが、本実施例方法ではこれが不要とな
るためシリコンチツプ表面の清浄さが保たれ、デ
バイスの信頼性向上が期待される。
又、各チツプのバンプ電極の溶着が完全に行な
われることから、一セラミツク基板上に数多くの
チツプを搭載することが可能となつて、より高密
度の実装が可能となる効果がある。
なお本発明は単に半導体チツプに限ることな
く、コンデンサや抵抗体をセラミツク基板上に並
べて溶着接続するものにも応用される。
また、先端の尖つた電極を形成するのに、本発
明の例として電解メツキによる円柱形成後の電解
研磨による円錐の形状を例示したが、その他の方
法例えばプラズマエツチング、イオンエツチング
による方法などによつて形成しても差支えない。
以上のようにこの発明によれば、第１基板に設
けられた先端の尖つた電極を、半導体回路を構成
する第２基板に設けられたはんだバンプ電極に常
温下で喰い込ませ、その後該はんだバンプを溶解
し両電極を接続するようにしたので、常温下での
確実な位置合せができ、かつ高密度の実装ができ
る効果がある。
【図面の簡単な説明】
第１図は半導体チツプ上にバンプ形成する様子
を示す図、第２図はセラミツク基板上にバンプ形
成する様子を示す図、第３図は半導体チツプとセ
ラミツク基板との位置合せ状態図、第４図は同溶
着後の模式断面図、第５〜７図は本発明による電
極形成のためのプロセス部、第８図は本発明によ
る半導体チツプとセラミツク基板の溶着後の模式
断面図である。 １…シリコン基板、２…絶縁膜、３…接合部、
４…Al電極、５…銅、クロム膜、６…鉛、錫ハ
ンダバンプ、１１…セラミツク基板、１２…スル
ーホール、１３…外部リード、１４…金属膜配線
層、１５…ランド、１６…金属膜配線層、１７…
銅、クロム膜、１８…鉛、錫ハンダバンプ、２１
…レジスト膜、２２…金属円柱、２２…金属円
錐。

Claims (1)

    【特許請求の範囲】
  1. １ 第１基板に設けられた先端の尖つた電極を、
    半導体回路を構成する第２基板に設けられたはん
    だバンプ電極に常温下で喰い込ませ、その後該は
    んだバンプを溶解し両電極を接続してなることを
    特徴とする半導体装置。
JP56029669A 1981-02-27 1981-02-27 Manufacture of semiconductor device Granted JPS57143838A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56029669A JPS57143838A (en) 1981-02-27 1981-02-27 Manufacture of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56029669A JPS57143838A (en) 1981-02-27 1981-02-27 Manufacture of semiconductor device

Publications (2)

Publication Number Publication Date
JPS57143838A JPS57143838A (en) 1982-09-06
JPS6221268B2 true JPS6221268B2 (ja) 1987-05-12

Family

ID=12282513

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56029669A Granted JPS57143838A (en) 1981-02-27 1981-02-27 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JPS57143838A (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0248566A3 (en) * 1986-05-30 1990-01-31 AT&T Corp. Process for controlling solder joint geometry when surface mounting a leadless integrated circuit package on a substrate
US5105537A (en) * 1990-10-12 1992-04-21 International Business Machines Corporation Method for making a detachable electrical contact
US5585282A (en) * 1991-06-04 1996-12-17 Micron Technology, Inc. Process for forming a raised portion on a projecting contact for electrical testing of a semiconductor
JPH08510358A (ja) * 1993-04-14 1996-10-29 アムコール・エレクトロニクス・インク 集積回路チップと基板との相互接続
US5478779A (en) 1994-03-07 1995-12-26 Micron Technology, Inc. Electrically conductive projections and semiconductor processing method of forming same
US5326428A (en) * 1993-09-03 1994-07-05 Micron Semiconductor, Inc. Method for testing semiconductor circuitry for operability and method of forming apparatus for testing semiconductor circuitry for operability
US5615824A (en) * 1994-06-07 1997-04-01 Tessera, Inc. Soldering with resilient contacts
US5632631A (en) 1994-06-07 1997-05-27 Tessera, Inc. Microelectronic contacts with asperities and methods of making same
US5795818A (en) * 1996-12-06 1998-08-18 Amkor Technology, Inc. Integrated circuit chip to substrate interconnection and method
JP3065549B2 (ja) * 1997-01-09 2000-07-17 富士通株式会社 半導体チップ部品の実装方法
US6204089B1 (en) * 1999-05-14 2001-03-20 Industrial Technology Research Institute Method for forming flip chip package utilizing cone shaped bumps
JP4644926B2 (ja) * 2000-10-13 2011-03-09 ソニー株式会社 半導体製造装置および半導体装置の製造方法
KR100859464B1 (ko) * 2000-12-29 2008-09-23 엘지디스플레이 주식회사 디지털 엑스레이 검출기용 박막트랜지스터 어레이 패널 및 그 제조방법
JP2009246166A (ja) * 2008-03-31 2009-10-22 Fujitsu Ltd 電子部品パッケージおよび基板ユニット並びにプリント配線板およびその製造方法
JP2010141055A (ja) * 2008-12-10 2010-06-24 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器

Also Published As

Publication number Publication date
JPS57143838A (en) 1982-09-06

Similar Documents

Publication Publication Date Title
JP2716336B2 (ja) 集積回路装置
US6437452B2 (en) Bumpless flip chip assembly with strips-in-via and plating
US4922322A (en) Bump structure for reflow bonding of IC devices
JPS6221268B2 (ja)
KR101268238B1 (ko) 반도체 장치의 제조 방법
JPS63141356A (ja) 半導体装置の製造方法
JP2010514217A (ja) チップ・コンデンサ組み込み型ｐｗｂ
US5646068A (en) Solder bump transfer for microelectronics packaging and assembly
WO1989007339A1 (en) Uses of uniaxially electrically conductive articles
JP2003017531A (ja) 半導体装置
JP3267167B2 (ja) 半導体装置とその製造方法
WO1999004424A1 (en) Semiconductor device, mounting structure thereof and method of fabrication thereof
JP2699726B2 (ja) 半導体装置の実装方法
JP3173109B2 (ja) 半導体素子及びその製造方法
JPS6331138A (ja) 半導体装置の製造方法
JP2615744B2 (ja) 半田バンプの形成方法
JPH08274211A (ja) 半導体装置
JPH04356935A (ja) 半導体装置のバンプ電極形成方法
JP3021508B2 (ja) 導電突起の形成方法
JP2751897B2 (ja) ボールグリッドアレイ実装構造及び実装方法
JPH01286430A (ja) 半導体チップの実装方法
JP2879159B2 (ja) 電気的接続部材及び金属バンプの形成方法
JPS61225839A (ja) バンプ電極の形成方法
JP3675374B2 (ja) 半導体装置
JP3674550B2 (ja) 半導体装置