JPS62199023A - 半導体装置の実装方法 - Google Patents
半導体装置の実装方法Info
- Publication number
- JPS62199023A JPS62199023A JP4029386A JP4029386A JPS62199023A JP S62199023 A JPS62199023 A JP S62199023A JP 4029386 A JP4029386 A JP 4029386A JP 4029386 A JP4029386 A JP 4029386A JP S62199023 A JPS62199023 A JP S62199023A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- hole
- ball
- electrode
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000002184 metal Substances 0.000 claims description 20
- 229920001721 polyimide Polymers 0.000 abstract description 4
- 230000035939 shock Effects 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体素子上の電極と外部金属リードとを接合
する場合のボンディング方法に関するものである。
する場合のボンディング方法に関するものである。
近年ＩＣ； ＬＳＩ等の半導体素子は各種の家庭電化製
品、産業用機器に導入されている。これらの電子機器は
、省電力あるいは有効スペースの利用などの観点から、
小型化薄型化のいわゆる軽薄短小化への道に進みつつあ
る。
品、産業用機器に導入されている。これらの電子機器は
、省電力あるいは有効スペースの利用などの観点から、
小型化薄型化のいわゆる軽薄短小化への道に進みつつあ
る。
半導体素子もこの目的のためにパッケージングの小型化
薄型化が強く要望されるようになってきた。半導体素子
は各種プロセスにより素子として完成した後、取扱い上
あるいは機械的保護のためにパッケージングされるが、
電気的接続の必要性から電極リードだけはパッケージ外
に取り出さなければならない６通常、半導体素子とノ（
ツケージ外部との接続にはリードフレームとワイヤーボ
ンディングによるもの、金属突起（バンプ）と基板配線
によるもの、テープキャリヤ方式によるもの等が用いら
れている。この中で特に接続数が多く、小型化薄型化の
要望に適したものとしてテープキャリヤ方式がある。
薄型化が強く要望されるようになってきた。半導体素子
は各種プロセスにより素子として完成した後、取扱い上
あるいは機械的保護のためにパッケージングされるが、
電気的接続の必要性から電極リードだけはパッケージ外
に取り出さなければならない６通常、半導体素子とノ（
ツケージ外部との接続にはリードフレームとワイヤーボ
ンディングによるもの、金属突起（バンプ）と基板配線
によるもの、テープキャリヤ方式によるもの等が用いら
れている。この中で特に接続数が多く、小型化薄型化の
要望に適したものとしてテープキャリヤ方式がある。
テープキャリヤ方式とは、半導体素子上の電極端子上に
バリヤメタルと呼ばれる多層金属膜を設け、さらにこの
バリヤメタル上に電気メツキ法により金属突起を設ける
。そして金属リード端子を設けである一定幅の長尺のポ
リイミドテープを用意し、該金属リード端子と前記金属
突起とを電極端子数に無関係に同一チップ上電極同時に
一括接合するものである。 この方法はＴＡＢ （Ｔａ
ｐｅ Ａｕｔｏ−ｍａｔａｄ Ｂｏｎｄｉｎｇ）法とも
呼ばれ多端子薄型の分野で広がりつつあるが、電極接続
工程としては工程数が多くコスト高となる、素子に加工
を加えるため素子歩留りが下がる等の問題点がある。
バリヤメタルと呼ばれる多層金属膜を設け、さらにこの
バリヤメタル上に電気メツキ法により金属突起を設ける
。そして金属リード端子を設けである一定幅の長尺のポ
リイミドテープを用意し、該金属リード端子と前記金属
突起とを電極端子数に無関係に同一チップ上電極同時に
一括接合するものである。 この方法はＴＡＢ （Ｔａ
ｐｅ Ａｕｔｏ−ｍａｔａｄ Ｂｏｎｄｉｎｇ）法とも
呼ばれ多端子薄型の分野で広がりつつあるが、電極接続
工程としては工程数が多くコスト高となる、素子に加工
を加えるため素子歩留りが下がる等の問題点がある。
そこで最近ではリードをエツチングすることにより突起
型極付としたものや転写バンプ方式（例えば特開昭５７
−１５２１４７号公報）と呼ばれる方法によりあらかじ
めリード側に突起電極（バンプ）を形成したものを使っ
たＴＡＢ法も現われてきている。
型極付としたものや転写バンプ方式（例えば特開昭５７
−１５２１４７号公報）と呼ばれる方法によりあらかじ
めリード側に突起電極（バンプ）を形成したものを使っ
たＴＡＢ法も現われてきている。
これらの方法によれば素子側は通常のｌパッド（電極）
のままでよく、適用範囲は広がる。しかし、エツチング
により突起形状とする場合は、そのエツチング能力の限
界がリードの高密度化を妨げており、転写バンプ方式で
は転写用基板とよばれるバンプ形成用基板の準備と最適
化さらにはリード表面のＳｎメッキ厚の制御等の必要性
から安定した接合条件を求めるまで時間を要するなど問
題は残る。
のままでよく、適用範囲は広がる。しかし、エツチング
により突起形状とする場合は、そのエツチング能力の限
界がリードの高密度化を妨げており、転写バンプ方式で
は転写用基板とよばれるバンプ形成用基板の準備と最適
化さらにはリード表面のＳｎメッキ厚の制御等の必要性
から安定した接合条件を求めるまで時間を要するなど問
題は残る。
さらにＡ（ｌパッドとリード側の金属突起電極との接合
信頼性が懸念されるためボールバンプ方式（特開昭５０
−８７２７８号公報）という方法が提案されている。こ
の方法は通常のＡＱパッド上にワイヤーボンディング法
による金属ボールを接合した後金属ボールからワイヤー
を切断することによりバンプ付素子を得るものであるが
、その後さらにＩＬＢ （Ｉｎｎｅｒ Ｌｅａｄ Ｂｏ
ｎｄｉｎｇ）工程があり、素子へ２重のダメージを与え
ることなどから実用まで至っていない。
信頼性が懸念されるためボールバンプ方式（特開昭５０
−８７２７８号公報）という方法が提案されている。こ
の方法は通常のＡＱパッド上にワイヤーボンディング法
による金属ボールを接合した後金属ボールからワイヤー
を切断することによりバンプ付素子を得るものであるが
、その後さらにＩＬＢ （Ｉｎｎｅｒ Ｌｅａｄ Ｂｏ
ｎｄｉｎｇ）工程があり、素子へ２重のダメージを与え
ることなどから実用まで至っていない。
本発明の目的は、上述のような問題点を生じないワイヤ
レスボンディング方法を提案することにある。
レスボンディング方法を提案することにある。
本発明においては、蒸着やメッキあるいは貼り合わせに
よりフィルム上に金属層を形成し、該金属層をエツチン
グにより配線パターン形状とする。
よりフィルム上に金属層を形成し、該金属層をエツチン
グにより配線パターン形状とする。
フィルム側に素子を置き配線パターンと素子上電極パッ
ドとを位置合せしたとき素子上電極パッドにあたる部分
にはフィルム及び配線を通し貫通穴を設けておく、この
貫通穴の上部から通常のワイヤーボンディング用の金属
ボールを押しあてることにより金属ボールと下部電極パ
ッド及び上部配線とが接合され、電極から配線を通し電
気信号を外部へ引き出すことが可能となる６貫通孔すな
わち電極パッド部以外の部分はフィルムにより絶縁され
ているためエッチでショートすることはない。
ドとを位置合せしたとき素子上電極パッドにあたる部分
にはフィルム及び配線を通し貫通穴を設けておく、この
貫通穴の上部から通常のワイヤーボンディング用の金属
ボールを押しあてることにより金属ボールと下部電極パ
ッド及び上部配線とが接合され、電極から配線を通し電
気信号を外部へ引き出すことが可能となる６貫通孔すな
わち電極パッド部以外の部分はフィルムにより絶縁され
ているためエッチでショートすることはない。
本発明によればボールバンプ方式のように素子に２度衝
撃を与えることがないので電極パッド及び接合部の信頼
性を向上させることができる。
撃を与えることがないので電極パッド及び接合部の信頼
性を向上させることができる。
さらに他のＴＡＢ方式のようにバンプ高さを必要としな
いのでより薄型実装を行うことができる。
いのでより薄型実装を行うことができる。
第１図〜第３図に本発明の実施例を示したので、以後図
を用いて説明する。
を用いて説明する。
第１図では２５１１１程度のポリイミドフィルム２上に
Ｃｕ配線１が無電解メッキにより形成されており、素子
５．上パッド４部にあたる部分には貫通孔を設けておく
、この貫通孔上部に通常のＡｕボールボンダーのキャピ
ラリ６及びＡｕボール７をセットしく第２図）、これを
押しつけることにより第３図のように電極パッド４とＣ
ｕ配線１とをＡｕボールバンプ８により接続した構造の
ものを得ることができる。
Ｃｕ配線１が無電解メッキにより形成されており、素子
５．上パッド４部にあたる部分には貫通孔を設けておく
、この貫通孔上部に通常のＡｕボールボンダーのキャピ
ラリ６及びＡｕボール７をセットしく第２図）、これを
押しつけることにより第３図のように電極パッド４とＣ
ｕ配線１とをＡｕボールバンプ８により接続した構造の
ものを得ることができる。
上述したＡｕボール７は、Ｃｕボールで代用し安価なも
のとすることもできる。
のとすることもできる。
接続に用いたボンダーは、上述の説明に使ったボールボ
ンダーの他にウェッジ方式を用いてもよい。
ンダーの他にウェッジ方式を用いてもよい。
第１図、第２図、第３図は本発明の工程を示した接合部
断面図である。 １・・・金属配線 ２・・・ポリイミドフィルム ３・・・パッシベーション収 ４・・・電極パッド ５・・・シリコン素子 ６・・・キャピラリ ７・・・金属ボール ８・・・金属バンプ 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 １ 図 第 ２ 図 第 ３ 図
断面図である。 １・・・金属配線 ２・・・ポリイミドフィルム ３・・・パッシベーション収 ４・・・電極パッド ５・・・シリコン素子 ６・・・キャピラリ ７・・・金属ボール ８・・・金属バンプ 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- フィルム上に形成された配線と半導体装置上の電極パッ
ドとを電気的に接続する際に、前記配線の端部に貫通孔
を設けておき、半導体装置上電極パッドと位置合せした
後、前記貫通孔上部から金属ボールを押しつけ電極パッ
ドと接続することを特徴とする半導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029386A JPS62199023A (ja) | 1986-02-27 | 1986-02-27 | 半導体装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029386A JPS62199023A (ja) | 1986-02-27 | 1986-02-27 | 半導体装置の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62199023A true JPS62199023A (ja) | 1987-09-02 |
Family
ID=12576555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029386A Pending JPS62199023A (ja) | 1986-02-27 | 1986-02-27 | 半導体装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62199023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01270326A (ja) * | 1988-04-22 | 1989-10-27 | Nippon Telegr & Teleph Corp <Ntt> | 導波路形フィルムキャリアおよびその端子接続方法 |
-
1986
- 1986-02-27 JP JP4029386A patent/JPS62199023A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01270326A (ja) * | 1988-04-22 | 1989-10-27 | Nippon Telegr & Teleph Corp <Ntt> | 導波路形フィルムキャリアおよびその端子接続方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6462399B1 (en) | Multi-chip module employing a carrier substrate with micromachined alignment structures and method of forming | |
| JP3393755B2 (ja) | 低融点金属キャップを有するリフローはんだボールによる相互接続構造 | |
| US6285086B1 (en) | Semiconductor device and substrate for semiconductor device | |
| US5863812A (en) | Process for manufacturing a multi layer bumped semiconductor device | |
| JP4245754B2 (ja) | 半導体装置 | |
| US20030122237A1 (en) | Semiconductor device | |
| US6402970B1 (en) | Method of making a support circuit for a semiconductor chip assembly | |
| US6436734B1 (en) | Method of making a support circuit for a semiconductor chip assembly | |
| JP3457926B2 (ja) | 半導体装置およびその製造方法 | |
| JPS62199023A (ja) | 半導体装置の実装方法 | |
| JP3394479B2 (ja) | 半導体装置 | |
| JPH05326817A (ja) | マルチチップパッケージ | |
| JP2002118210A (ja) | 半導体装置用インタポーザ及びこれを用いた半導体装置 | |
| JPS62199022A (ja) | 半導体装置の実装具 | |
| JP2000195887A (ja) | 電子部品 | |
| JPS6057957A (ja) | 接続構造 | |
| US6433415B2 (en) | Assembly of plurality of semiconductor devices | |
| JP2751897B2 (ja) | ボールグリッドアレイ実装構造及び実装方法 | |
| JPS61148826A (ja) | 半導体装置 | |
| JPH039620B2 (ja) | ||
| JPH08111432A (ja) | 半導体装置及びその製造方法 | |
| JPS59193054A (ja) | 半導体装置 | |
| WO1992011743A2 (en) | An interconnect structure for connecting electronic devices | |
| KR20000002808A (ko) | 볼 그리드 어레이 패키지 및 그의 제조방법 | |
| JP2929764B2 (ja) | 半導体装置 |