JPH039620B2 - - Google Patents
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- JPH039620B2 JPH039620B2 JP6567385A JP6567385A JPH039620B2 JP H039620 B2 JPH039620 B2 JP H039620B2 JP 6567385 A JP6567385 A JP 6567385A JP 6567385 A JP6567385 A JP 6567385A JP H039620 B2 JPH039620 B2 JP H039620B2
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- 238000000034 method Methods 0.000 claims description 20
- 229910000679 solder Inorganic materials 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000919 ceramic Substances 0.000 claims description 7
- 239000004642 Polyimide Substances 0.000 claims description 4
- 229920001721 polyimide Polymers 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000003466 welding Methods 0.000 claims description 2
- 239000010949 copper Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 241001391944 Commicarpus scandens Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔概要〕
半導体チツプを回路基板に装着する際の必要条
件は実装密度が高く、また基板との熱膨張率との
差により発生する応力を緩和できることが望まし
い。
件は実装密度が高く、また基板との熱膨張率との
差により発生する応力を緩和できることが望まし
い。
本発明は半導体チツプにピン状の電極リードを
設けると共に回路基板の電極に半田溜めを設け、
これに電極リードを挿入することにより応力を緩
和した装着を行うものである。
設けると共に回路基板の電極に半田溜めを設け、
これに電極リードを挿入することにより応力を緩
和した装着を行うものである。
半導体集積回路は大容量化が進んでおりICよ
りLSIへ、またLSIよりVLSIへと高密度化が行わ
れている。
りLSIへ、またLSIよりVLSIへと高密度化が行わ
れている。
すなわち半導体チツプ（以下略してチツプ）は
これに形成されている導体パターンのパターン幅
の減少やパターン精度の向上などによつて単位素
子が小形化され、これによつて高密度化が行われ
ているが、同時にチツプサイズも拡大しており、
現在では最大14mm角程度をチツプが実用化されて
いる。
これに形成されている導体パターンのパターン幅
の減少やパターン精度の向上などによつて単位素
子が小形化され、これによつて高密度化が行われ
ているが、同時にチツプサイズも拡大しており、
現在では最大14mm角程度をチツプが実用化されて
いる。
さて、電算機を始めとする情報機器においては
大量の情報を高速に処理するために集積回路の高
密度実装が必要であり、パツシベーシヨン技術の
進歩と相いまつて従来のハーメチツクシールパツ
ケージや樹脂パツケージなどの外装を備えた半導
体素子に代わつてチツプの形で実装することが行
われている。
大量の情報を高速に処理するために集積回路の高
密度実装が必要であり、パツシベーシヨン技術の
進歩と相いまつて従来のハーメチツクシールパツ
ケージや樹脂パツケージなどの外装を備えた半導
体素子に代わつてチツプの形で実装することが行
われている。
すなわち多層配線が施されている回路基板に複
数個のチツプを装着し、この回路基板をプリント
配線基板に搭載する実装方法が採られている。
数個のチツプを装着し、この回路基板をプリント
配線基板に搭載する実装方法が採られている。
本発明は複数個のチツプを回路基板に装着する
方法に関するものである。
方法に関するものである。
チツプをアルミナなどの回路基板（以下略して
基板）に装着する方法としてワイヤボンド方式、
フリツプチツプ方式などが知られている。
基板）に装着する方法としてワイヤボンド方式、
フリツプチツプ方式などが知られている。
すなわちワイヤボンド方式はシリコン（Si）半
導体からなるチツプをセラミツク基板にダイボン
デイングした後、チツプの周辺に設けてあるボン
デイングパツドと基板の導体パターンの先端に設
けてあるパツドとを金（Au）線などを用いて回
路接続する方式である。
導体からなるチツプをセラミツク基板にダイボン
デイングした後、チツプの周辺に設けてあるボン
デイングパツドと基板の導体パターンの先端に設
けてあるパツドとを金（Au）線などを用いて回
路接続する方式である。
この方法は歴史が古くハーメチツクシールタイ
プには現在でも使用されているが配線長が長くな
るために高周波用には問題があり、また専用面積
が大きなことから実装密度が低いと云う問題があ
る。
プには現在でも使用されているが配線長が長くな
るために高周波用には問題があり、また専用面積
が大きなことから実装密度が低いと云う問題があ
る。
またフリツプチツプタイプは集積回路が設けら
れているチツプのボンデイングパツドが半田ボー
ルで形成されており、このチツプ面を基板に対向
させ、半田ボールを基板のバンプに位置合わせし
て加熱し溶着させて装着している。
れているチツプのボンデイングパツドが半田ボー
ルで形成されており、このチツプ面を基板に対向
させ、半田ボールを基板のバンプに位置合わせし
て加熱し溶着させて装着している。
この方法は配線長が短いため電気的特性は優れ
ているが、チツプと基板との熱膨張率の差によつ
てチツプに応力を生じ、そのためパツシベーシヨ
ン層にクラツクを生じたり、基板を破壊させたり
すると云う問題がある。
ているが、チツプと基板との熱膨張率の差によつ
てチツプに応力を生じ、そのためパツシベーシヨ
ン層にクラツクを生じたり、基板を破壊させたり
すると云う問題がある。
これらのことから配線長が短く、且つチツプに
応力を生じない装着方法が要望されている。
応力を生じない装着方法が要望されている。
大量の情報を高速に処理するためにチツプは大
形化されると共に高密度実装が行われているが、
従来のフリツプチツプ方式は高密度化には適して
いるもののチツプに応力を生じ、チツプを破壊し
易いことが問題である。
形化されると共に高密度実装が行われているが、
従来のフリツプチツプ方式は高密度化には適して
いるもののチツプに応力を生じ、チツプを破壊し
易いことが問題である。
上記の問題は半導体チツプの面上にパターン形
成したパツドに電極リードをピン立てすると共
に、セラミツク基板は電極パツドを残してポリイ
ミドで被覆した後、この電極の中央をエツチング
して半田溜を設け、このセラミツク基板を加熱し
て半田溜の半田を溶融させた状態で半導体チツプ
の電極リードを位置決めして挿入し、溶着させる
ことを特徴とする半導体チツプの装着方法により
解決することができる。
成したパツドに電極リードをピン立てすると共
に、セラミツク基板は電極パツドを残してポリイ
ミドで被覆した後、この電極の中央をエツチング
して半田溜を設け、このセラミツク基板を加熱し
て半田溜の半田を溶融させた状態で半導体チツプ
の電極リードを位置決めして挿入し、溶着させる
ことを特徴とする半導体チツプの装着方法により
解決することができる。
本発明はフリツプチツプ方式の欠点を無くする
方法としてフリツプチツプ方式で使用する半田ボ
ールの代わりにピン状の電極リードを設け、この
電極リードの弾性を利用して応力を緩和するもの
である。
方法としてフリツプチツプ方式で使用する半田ボ
ールの代わりにピン状の電極リードを設け、この
電極リードの弾性を利用して応力を緩和するもの
である。
すなわちアルミナセラミツクの熱膨張率は５〜
６×10-6cm／cm℃、一方Siの熱膨張率は7.63×
10-6cm／cm℃であり、この不一致が原因で温度変
動に際して応力が生じ、厚さが約500μｍのSiチツ
プは破壊している。
６×10-6cm／cm℃、一方Siの熱膨張率は7.63×
10-6cm／cm℃であり、この不一致が原因で温度変
動に際して応力が生じ、厚さが約500μｍのSiチツ
プは破壊している。
そこで本発明はチツプの電極リードを銅（Cu）
のように電導度が良く且つ柔らかい金属でピン状
に形成すると共に、セラミツク回路基板の電極部
には半田溜めを設け、チツプの電極リードをこの
半田溜めに挿入して回路接続する方式をとること
により応力の発生を回避するものである。
のように電導度が良く且つ柔らかい金属でピン状
に形成すると共に、セラミツク回路基板の電極部
には半田溜めを設け、チツプの電極リードをこの
半田溜めに挿入して回路接続する方式をとること
により応力の発生を回避するものである。
第１図は本発明を実施したチツプの正面図Ａと
平面図Ｂ、また第２図は基板の断面図と電極部分
の平面図である。
平面図Ｂ、また第２図は基板の断面図と電極部分
の平面図である。
すなわちLSIが形成されているチツプ１におい
て従来のフリツプチツプタイプではパツド２の上
に半田ボールが設けられているが、この場合はニ
ツケル（Ni）メツキを施した直径20μｍの銅
（Cu）線を用いて電極リード３を形成する。
て従来のフリツプチツプタイプではパツド２の上
に半田ボールが設けられているが、この場合はニ
ツケル（Ni）メツキを施した直径20μｍの銅
（Cu）線を用いて電極リード３を形成する。
なおこの実施例の場合、パツド２の大きさは
50μｍ角であり、また電極リード３の長さは0.5mm
である。
50μｍ角であり、また電極リード３の長さは0.5mm
である。
ここで電極リード３のパツド２への接着はフリ
ツプチツプボンデイングに使用するボンダーにカ
ツタを付けて使用する。
ツプチツプボンデイングに使用するボンダーにカ
ツタを付けて使用する。
なおCu線にNiメツキを施してある理由はボン
デイング工程において酸化され、電極リード３の
半田付け性が低下するのを防ぐためである。
デイング工程において酸化され、電極リード３の
半田付け性が低下するのを防ぐためである。
一方第２図に示す基板４はアルミナからなる多
層セラミツク基板が用いられるが、この表面に真
空蒸着法によりCuを約2μｍの厚さに形成して後
チツプ１を装着する電極を含む導体パターンを写
真食刻技術（ホトリソグラフイ）で形成した後
Cuメツキを行い、厚さ約20μｍに成長させる。
層セラミツク基板が用いられるが、この表面に真
空蒸着法によりCuを約2μｍの厚さに形成して後
チツプ１を装着する電極を含む導体パターンを写
真食刻技術（ホトリソグラフイ）で形成した後
Cuメツキを行い、厚さ約20μｍに成長させる。
次に感光性ポリイミドを塗布して基板面よりも
突出している電極パツド５の高さまで絶縁層６で
うめる。
突出している電極パツド５の高さまで絶縁層６で
うめる。
この際電極パツド５の上に薄く感光性ポリイミ
ドが被覆されるが、これはホトエツチングにより
除去する。
ドが被覆されるが、これはホトエツチングにより
除去する。
なお電極パツド５の大きさは直径約50μｍであ
る。
る。
次ぎに電極パツド５の中心部を写真食刻技術を
用いてエツチングして孔開けを行いその後半田粒
を充填して後加熱して半田溜め７を作る。
用いてエツチングして孔開けを行いその後半田粒
を充填して後加熱して半田溜め７を作る。
ここでエツチング孔への半田粒の充填は基板４
を容器内にセツトし、基板を揺動しながら微細な
半田粒を流し込むことにより行うことができる。
を容器内にセツトし、基板を揺動しながら微細な
半田粒を流し込むことにより行うことができる。
以上のようにして形成した基板４を半田の融点
以上の温度に加熱し、この状態でチツプ１の電極
リード３を基板４の電極パツド５に位置合わせし
て挿入することより装着が行われる。
以上の温度に加熱し、この状態でチツプ１の電極
リード３を基板４の電極パツド５に位置合わせし
て挿入することより装着が行われる。
以上説明したように本発明はチツプ１に設けて
ある線状の電極リード３を基板４の電極パツド５
に設けてある半田溜め７に挿入することにより装
着を行うものであつて、電極リード３の弾性によ
り応力を吸収できるので、チツプ１の装着に当た
つて割れやクラツク発生がなくなり、信頼性を向
上することができる。
ある線状の電極リード３を基板４の電極パツド５
に設けてある半田溜め７に挿入することにより装
着を行うものであつて、電極リード３の弾性によ
り応力を吸収できるので、チツプ１の装着に当た
つて割れやクラツク発生がなくなり、信頼性を向
上することができる。
第１図Ａは本発明を実施したチツプの正面図、
同図Ｂは平面図、第２図は回路基板の断面図、第
３図は電極を拡大した平面図、である。 図において、１はチツプ、２はパツド、３は電
極リード、４は回路基板、５は電極パツド、６は
絶縁層、７は半田溜め、である。
同図Ｂは平面図、第２図は回路基板の断面図、第
３図は電極を拡大した平面図、である。 図において、１はチツプ、２はパツド、３は電
極リード、４は回路基板、５は電極パツド、６は
絶縁層、７は半田溜め、である。
Claims (1)
- １ 半導体チツプ１の面上にパターン形成したパ
ツド２に電極リード３をピン立てすると共に、セ
ラミツク基板４は電極パツド５を残してポリイミ
ドで被覆した後、該電極パツド５の中央をエツチ
ングして半田溜め７を設け、該セラミツク基板４
を加熱して半田溜め７の半田を溶融させた状態で
前記半導体チツプ１の電極リード３を位置決めし
て挿入し、溶着させることを特徴とする半導体チ
ツプの装着方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6567385A JPS61224444A (ja) | 1985-03-29 | 1985-03-29 | 半導体チツプの装着方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6567385A JPS61224444A (ja) | 1985-03-29 | 1985-03-29 | 半導体チツプの装着方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224444A JPS61224444A (ja) | 1986-10-06 |
| JPH039620B2 true JPH039620B2 (ja) | 1991-02-08 |
Family
ID=13293747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6567385A Granted JPS61224444A (ja) | 1985-03-29 | 1985-03-29 | 半導体チツプの装着方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224444A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0755892Y2 (ja) * | 1993-03-25 | 1995-12-25 | 株式会社荒木製作所 | ペット用ブラシ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316735B1 (en) | 1996-11-08 | 2001-11-13 | Ricoh Company, Ltd. | Semiconductor chip mounting board and a semiconductor device using same board |
| JP2008124107A (ja) * | 2006-11-09 | 2008-05-29 | Fujitsu Ltd | 配線基板、半導体部品及び配線基板の製造方法 |
-
1985
- 1985-03-29 JP JP6567385A patent/JPS61224444A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0755892Y2 (ja) * | 1993-03-25 | 1995-12-25 | 株式会社荒木製作所 | ペット用ブラシ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224444A (ja) | 1986-10-06 |
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