KR200303036Y1 - 출력 전압 제어 회로 - Google Patents

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Abstract

본 고안은 출력 전압 제어 회로에 관한 것으로, 종래의 기술에 있어서 전원전압의 레벨에 상관없이 데이터 출력 버퍼의 구동을 위한 전압을 동일한 레벨로 공급함으로써, 불필요한 스윙(SWING)으로 인하여 시스템에 노이즈가 발생함과 아울러 속도가 느려지는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 데이터 출력 버퍼의 구동을 위한 전압을 공급함에 있어서 제어신호에 의해 승압전압 또는 전원전압을 선택하여 상기 출력 버퍼에 공급함으로써, 시스템의 노이즈 발생을 방지함과 아울러 속도를 개선하는 효과가 있다.

Description

출력 전압 제어 회로
본 고안은 출력 전압 제어 회로에 관한 것으로, 특히 데이터 출력 버퍼의 구동을 위한 전압을 공급함에 있어서 제어신호에 의해 승압전압 또는 전원전압을 선택하여 상기 출력 버퍼에 공급함으로써 노이즈의 발생을 방지함과 아울러 속도를 개선하도록 한 출력 전압 제어 회로에 관한 것이다.
도 1은 종래의 출력 전압 제어 회로도로서, 이에 도시된 바와 같이 데이터 출력 인에이블 신호(DOE)를 입력받아 이를 반전하여 출력시키는 제1 인버터(INV1)와; 데이터 입력 신호(DI)와 데이터 출력 인에이블 신호(DOE)를 입력받아 이를 부정 논리곱 연산하여 출력시키는 제1 부정 논리곱 게이트(NAND1)와; 상기 데이터 입력 신호(DI)와 제1 인버터(INV1)의 출력신호를 입력받아 이를 부정 논리곱 연산하여 출력시키는 제2 부정 논리곱 게이트(NAND2)와; 각각 제1,제2 부정 논리곱 게이트(NAND1)(NAND2)의 출력신호를 입력받아 이를 반전하여 출력하는 제2,제3 인버터(INV2)(INV3)와; 게이트에 인가되는 상기 제2 인버터(INV2)의 출력신호에 의해 드레인의 전원전압(VDD)을 소오스의 데이터 출력 신호(DO)로 출력하는 제1 엔모스 트랜지스터(NM1)와; 게이트에 인가되는 상기 제3 인버터(INV3)의 출력신호에 의해 드레인의 데이터 출력 신호(DO)를 소오스의 접지전압(VSS)으로 접지시키는 제2 엔모스 트랜지스터(NM2)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명하면 다음과 같다.
우선, 데이터 출력 인에이블 신호(DOE)가 저전위일 경우, 저전위를 입력받은 제1 부정 논리곱 게이트(NAND1)는 데이터 입력 신호(DI)에 상관없이 고전위를 출력하게 되고, 반면에 인버터(INV1)에서 상기 저전위 데이터 출력 인에이블 신호(DOE)를 반전하여 고전위를 입력받은 제2 부정 논리곱 게이트(NAND2)는 상기 데이터 입력 신호(DI)를 반전하여 고전위 또는 저전위를 출력하게 된다.
여기서, 상기 고전위 제1 부정 논리곱 게이트(NAND1)의 출력신호를 입력받은 제2 인버터(INV2)는 이를 반전하여 저전위를 출력하여 제1 엔모스 트랜지스터(NM1)를 턴오프시킨다.
또한, 제3 인버터(INV3)에서 상기 제2 부정 논리곱 게이트(NAND2)의 출력신호를 반전하여 제2 엔모스 트랜지스터(NM2)의 게이트로 출력되고, 상기 제2 부정 논리곱 게이트(NAND2)에서 반전된 상기 데이터 입력 신호(DI)는 다시 반전되어 제2 엔모스 트랜지스터(NM2)의 게이트에 인가되므로, 상기 데이터 입력 신호(DI)에 의해 상기 제2 엔모스 트랜지스터(NM2)가 도통제어된다.
반면에, 상기 데이터 출력 인에이블 신호(DOE)가 고전위일 경우, 상기 고전위 데이터 출력 인에이블 신호(DOE)를 입력받은 상기 제1 부정 논리곱 게이트(NAND1)에서 상기 데이터 입력 신호(DI)를 반전하여 출력하게 되고, 상기 제1 인버터(INV1)에서 반전된 저전위 데이터 출력 인에이블 신호(DOE)를 입력받은 상기 제2 부정 논리곱 게이트(NAND2)는 상기 데이터 입력신호(DI)에 상관없이 고전위를 출력하게 된다.
그러므로, 상기 고전위 제2 부정 논리곱 게이트(NAND2)의 출력신호를 입력받은 제3 인버터(INV3)는 이를 반전하여 저전위를 상기 제2 엔모스 트랜지스터(NM2)의 게이트에 출력하여 턴오프시킨다.
또한, 제2 인버터(INV2)에서 상기 제1 부정 논리곱 게이트(NAND1)의 출력신호를 반전하여 제1 엔모스 트랜지스터(NM1)의 게이트로 출력하므로, 상기 제1 부정 논리곱 게이트(NAND1)에서 반전된 상기 데이터 입력 신호(DI)는 다시 반전되어 제1 엔모스 트랜지스터(NM1)의 게이트에 인가된다.
따라서, 상기 데이터 입력 신호(DI)를 게이트에 인가받은 상기 제1 엔모스 트랜지스터(NM1)는 상기 데이터 입력신호(DI)가 고전위이면 출력단자로 고전위 전원전압(VDD)을 출력하게 된다.
상기와 같이 종래의 기술에 있어서 전원전압의 레벨에 상관없이 데이터 출력 버퍼의 구동을 위한 전압을 동일한 레벨로 공급함으로써, 불필요한 스윙(SWING)으로 인하여 시스템에 노이즈가 발생함과 아울러 속도가 느려지는 문제점이 있었다.
따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 데이터 출력 버퍼의 구동을 위한 전압을 공급함에 있어서 제어신호에 의해 승압전압 또는 전원전압을 선택하여 상기 출력 버퍼에 공급함으로써 노이즈의 발생을 방지함과 아울러 속도를 개선하도록 한 출력 전압 제어 회로를 제공함에 그 목적이 있다.
도 1은 종래의 출력 전압 제어 회로도.
도 2는 본 고안 출력 전압 제어 회로도.
도 3은 도 2에서 전압제어부의 구성을 보인 회로도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 전압제어부 NM1∼NM3 : 엔모스 트랜지스터
PM1∼PM4 : 피모스 트랜지스터 INV1∼INV3 : 인버터
NAND1,NAND2 : 부정 논리곱 게이트
상기와 같은 목적을 달성하기 위한 본 고안의 구성은 데이터 출력 인에이블 신호를 입력받아 이를 반전하여 출력하는 제1 인버터와; 데이터 입력 신호와 데이터 출력 인에이블 신호를 입력받아 이를 부정 논리곱 연산하여 출력하는 제1 부정 논리곱 게이트와; 상기 데이터 입력신호와 제1 인버터의 출력신호를 입력받아 이를 부정 논리곱 연산하여 출력하는 제2 부정 논리곱 게이트와; 상기 제1 부정 논리곱 게이트의 출력을 입력받아 제어신호에 의해 이를 전원전압레벨 또는 승압전압레벨로 반전하여 출력하는 전압제어부와; 상기 제2 부정 논리곱 게이트의 출력신호를 입력받아 이를 반전하여 출력하는 제2 인버터와; 게이트에 인가되는 상기 전압제어부의 출력신호에 의해 드레인의 전원전압을 소오스의 데이터 출력신호로 출력하는 제1 엔모스 트랜지스터와; 게이트에 인가되는 상기 제2 인버터의 출력신호에 의해 소오스의 접지전압을 드레인의 데이터 출력 신호로 출력하는 제2 엔모스 트랜지스터로 구성하여 된 것을 특징으로 한다.
이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 고안 출력 전압 제어 회로도로서, 이에 도시한 바와 같이 데이터 출력 인에이블 신호(DOE)를 입력받아 이를 반전하여 출력하는 제1 인버터(INV1)와; 데이터 입력 신호(DI)와 데이터 출력 인에이블 신호(DOE)를 입력받아 이를 부정 논리곱 연산하여 출력하는 제1 부정 논리곱 게이트(NAND1)와; 상기 데이터 입력신호(DI)와 제1 인버터(INV1)의 출력신호를 입력받아 이를 부정 논리곱 연산하여 출력하는 제2 부정 논리곱 게이트(NAND2)와; 상기 제1 부정 논리곱 게이트(NAND1)의 출력을 입력받아 제어신호(STR)에 의해 이를 전원전압(VDD)레벨 또는 승압전압(VPP)레벨로 반전하여 출력하는 전압제어부(10)와; 상기 제2 부정 논리곱 게이트(NAND2)의 출력신호를 입력받아 이를 반전하여 출력하는 제2 인버터(INV2)와; 게이트에 인가되는 상기 전압제어부(10)의 출력신호에 의해 드레인의 전원전압(VDD)을 소오스의 데이터 출력 신호(DO)로 출력하는 제1 엔모스 트랜지스터(NM1)와; 게이트에 인가되는 상기 제2 인버터(INV2)의 출력신호에 의해 소오스의 접지전압(VSS)을 드레인의 데이터 출력 신호(DO)로 출력하는 제2 엔모스 트랜지스터(NM2)로 구성한다.
도 3은 도 2에서 전압제어부의 구성을 보인 회로도로서, 이에 도시한 바와 같이 제1 부정 논리곱 게이트(NAND1)의 출력신호를 게이트에 입력받아 각각 소오스의 승압전압(VPP)과 전원전압(VDD)을 드레인으로 출력하는 제1,제2 피모스 트랜지스터(PM1)(PM2)와; 게이트에 상기 제1 부정 논리곱 게이트(NAND1)의 출력신호를 입력받아 드레인의 접지전압(VSS)을 소오스의 출력전압(OUT)으로 출력하는 엔모스 트랜지스터(NM3)와; 제어신호(CTR)를 입력받아 이를 반전하여 출력하는 인버터(INV3)와; 상기 제어신호(CTR)를 게이트에 입력받아 소오스의 상기 제1 피모스 트랜지스터(PM1)의 출력신호를 드레인의 출력전압(OUT)으로 출력하는 제3 피모스 트랜지스터(PM3)와; 상기 인버터(INV3)의 출력신호를 게이트에 입력받아 소오스의 상기 제2 피모스 트랜지스터(PM2)의 출력신호를 드레인의 출력전압(OUT)으로 출력하는 제4 피모스 트랜지스터(PM4)로 구성하며, 이와 같이 구성한 본 고안에 따른 일실시예의 동작과정을 상세히 설명하면 다음과 같다.
우선, 데이터 출력 인에이블 신호(DOE)가 저전위일 경우, 저전위를 입력받은 제1 부정 논리곱 게이트(NAND1)는 데이터 입력 신호(DI)에 상관없이 고전위를 출력하고, 반면에 인버터(INV1)에서 상기 저전위 데이터 출력 인에이블 신호(DOE)를 반전하여 출력하므로 고전위를 입력받은 제2 부정 논리곱 게이트(NAND2)는 상기 데이터 입력 신호(DI)를 반전하여 출력한다.
여기서, 전압제어부(10)는 상기 고전위 제1 부정 논리곱 게이트(NAND1)의 출력신호를 입력받으면, 상기 고전위 제1 부정 논리곱 게이트(NAND1)의 출력신호에 의해 제어신호(CTR)에 상관없이 제1,제2 피모스 트랜지스터(PM1)(PM2)는 턴오프되고 엔모스 트랜지스터(NM3)가 턴온되므로 상기 전압제어부(10)는 저전위인 접지전압(VSS)을 출력한다.
따라서, 상기 저전위 전압제어부(10)의 출력신호는 제1 엔모스 트랜지스터(NM1)를 턴오프시킨다.
또한, 인버터(INV2)는 상기 제2 부정 논리곱 게이트(NAND2)의 출력신호를 반전하여 제2 엔모스 트랜지스터(NM2)의 게이트로 출력하고, 이에 따라 상기 데이터 입력 신호(DI)에 의해 상기 제2 엔모스 트랜지스터(NM2)를 도통제어한다.
반면에, 상기 데이터 출력 인에이블 신호(DOE)가 고전위일 경우, 고전위를 입력받은 상기 제1 부정 논리곱 게이트(NAND1)는 상기 데이터 입력 신호(DI)를 반전하여 출력하게 되고, 상기 인버터(INV1)에서 반전된 저전위 데이터 출력 인에이블 신호(DOE)를 입력받은 상기 제2 부정 논리곱 게이트(NAND2)는 상기 데이터 입력 신호(DI)에 상관없이 고전위를 출력한다.
그러므로, 상기 고전위 제2 부정 논리곱 게이트(NAND2)의 출력신호를 입력받은 제2 인버터(INV2)는 이를 반전하여 저전위를 출력하여 상기 제2 엔모스 트랜지스터(NM2)를 턴오프시킨다.
여기서, 상기 데이터 입력 신호(DI)가 저전위이면, 상기 전압제어부(10)는 반전된 고전위 데이터 입력 신호(DI)를 입력받아 저전위를 출력하여 상기 제1 엔모스 트랜지스터(NM1)를 턴오프시킨다.
그러나, 상기 데이터 입력 신호(DI)가 고전위이면, 반전된 저전위 데이터 입력 신호(DI)는 제1,제2 피모스 트랜지스터(PM1)(PM2)를 턴온시키나 엔모스 트랜지스터(NM3)는 턴오프시킨다.
이 때, 상기 제어신호(CTR)가 저전위이면, 저전위를 게이트에 인가받은 제3 피모스 트랜지스터(PM3)는 턴온되나 인버터(INV3)에 의해 반전된 고전위를 게이트에 인가받은 제4 피모스 트랜지스터(PM4)는 턴오프되므로, 상기 제1 피모스 트랜지스터(PM1)를 통해 인가되는 승압전압(VPP)이 상기 제1 엔모스 트랜지스터(NM1)의 게이트로 출력한다.
반면에, 상기 제어신호(CTR)가 고전위면, 상기 제4 피모스 트랜지스터(PM4)가 턴온되므로 상기 제2 피모스 트랜지스터(PM2)를 통해 인가되는 전원전압(VDD)이 상기 제1 엔모스 트랜지스터(NM1)의 게이트로 출력하고, 이에 상기 고전위를 게이트에 인가받은 제1 엔모스 트랜지스터(NM1)는 출력단자로 상기 고전위인 전원전압(VDD)을 출력한다.
상기에서 상세히 설명한 바와 같이, 본 고안은 데이터 출력 버퍼의 구동을 위한 전압을 공급함에 있어서 제어신호에 의해 승압전압 또는 전원전압을 선택하여 상기 출력 버퍼에 공급함으로써, 시스템의 노이즈 발생을 방지함과 아울러 속도를 개선하는 효과가 있다.

Claims (2)

  1. 데이터 출력 인에이블 신호를 입력받아 이를 반전하여 출력하는 제1 인버터와; 데이터 입력 신호와 데이터 출력 인에이블 신호를 입력받아 이를 부정 논리곱 연산하여 출력하는 제1 부정 논리곱 게이트와; 상기 데이터 입력신호와 제1 인버터의 출력신호를 입력받아 이를 부정 논리곱 연산하여 출력하는 제2 부정 논리곱 게이트와; 상기 제1 부정 논리곱 게이트의 출력을 입력받아 제어신호에 의해 이를 전원전압레벨 또는 승압전압레벨로 반전하여 출력하는 전압제어부와; 상기 제2 부정 논리곱 게이트의 출력신호를 입력받아 이를 반전하여 출력하는 제2 인버터와; 게이트에 인가되는 상기 전압제어부의 출력신호에 의해 드레인의 전원전압을 소오스의 데이터 출력신호로 출력하는 제1 엔모스 트랜지스터와; 게이트에 인가되는 상기 제2 인버터의 출력신호에 의해 소오스의 접지전압을 드레인의 데이터 출력 신호로 출력하는 제2 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 출력 전압 제어 회로.
  2. 제1항에 있어서, 상기 전압제어부는 제1 부정 논리곱 게이트의 출력신호를 게이트에 입력받아 각각 소오스의 승압전압 또는 전원전압을 드레인으로 출력하는 제1,제2 피모스 트랜지스터와; 상기 제1 부정 논리곱 게이트의 출력신호를 입력받아 드레인의 접지전압을 소오스의 출력전압으로 출력하는 엔모스 트랜지스터와; 제어신호를 입력받아 이를 반전하여 출력하는 인버터와; 상기 제어신호를 게이트에 입력받아 소오스의 상기 제1 피모스 트랜지스터의 출력신호를 드레인으로 출력하는 제3 피모스 트랜지스터와; 상기 인버터의 출력신호를 게이트에 입력받아 소오스의 상기 제2 피모스 트랜지스터의 출력신호를 드레인으로 출력하는 제4 피모스 트랜지스터로 구성하여 된 것을 특징으로 하는 출력 전압 제어 회로.
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