KR200328471Y1

KR200328471Y1 - 와이-리던던시비교회로

Info

Publication number: KR200328471Y1
Application number: KR2019980010038U
Authority: KR
Inventors: 김동석
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-06-12
Filing date: 1998-06-12
Publication date: 2003-12-31
Also published as: KR20000000558U

Abstract

본 고안은 와이-리던던시 비교 회로에 관한 것으로, 종래의 기술에 있어서 와이-어드레스 입력신호가 부정 논리곱 게이트, 인버터와 전송스위치를 통해 최종출력단까지 복수의 소자를 통과하여 출력하게 됨에 따라 원하지 않는 시간적인 지연이 발생함으로써, 속도가 저하되어 효율이 떨어지는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 구제 어드레스 신호에 의해 해당되는 와이-어드레스 입력 신호를 입력받아 그 신호를 비교하여 출력하는 복수의 비교블록과; 상기 복수의 비교블록의 출력신호를 입력받아 이를 부정 논리합 연산하여 출력하는 제1 부정 논리합 게이트로 구성한 장치를 제공하여 와이-어드레스 입력신호가 트랜지스터단과 부정 논리합 게이트를 통해 최종출력단까지 통과하는 소자의 수를 최소화시킴으로써, 동작 속도 및 집적도가 향상되고, 시스템의 효율이 향상되는 효과가 있다.

Description

와이-리던던시 비교 회로

본 고안은 와이-리던던시 비교 회로에 관한 것으로, 특히 입력되는 와이-어드레스 입력신호가 최종출력단까지 통과하는 소자의 수를 감소시켜 속도 향상 및 동작 안정화에 뛰어나도록 한 와이-리던던시 비교 회로에 관한 것이다.

도 1은 종래 와이-리던던시 비교회로도로서, 이에 도시된 바와 같이 구제 어드레스 신호(CRA0B,CRA1B)(CRA0T,CRA1B)(CRA0B,CRA1T)(CRA0T,CRA1T)에 의해 해당되는 복수의 어드레스의 와이-어드레스입력신호(CA0B,CA1B)(CA0T,CA1B)(CA0B,CA1T)(CA0T,CA1T)를 각각 입력받아 그 신호를 비교하여 출력하는 복수의 비교 블록(10)(20)(30)(40)과; 상기 복수의 비교블록(10)(20)(30)(40)의 출력신호(N0∼N3)를 입력받아 이를 부정 논리곱 연산하여 출력하는 제3 부정 논리곱 게이트(NAND3)와; 상기 제3 부정 논리곱 게이트(NAND3)의 출력신호를 반전하여 최종출력단(YR01)으로 출력하는 제3 인버터(INV3)로 구성되고, 상기 복수의 비교블록(10)(20)(30)(40)은 각각 복수의 어드레스를 비교하여 출력하는 복수의 비교셀(11)(12)(13)(14)과; 게이트에 와이-리던던시 엔드 신호(YREND)를 입력받아 상기 복수의 비교블록(10)(20)(30)(40)의 출력신호(N0)(N1)(N2)(N3)를 소오스에 연결된 접지전압(VSS)으로 초기화시키는 엔모스 트랜지스터(NM1)로 구성된다.

상기 복수의 비교셀(11)(12)(13)(14)은 상기 구제 어드레스 신호(CRA0B,CRA1B)(CRA0T,CRA1B)(CRA0B,CRA1T)(CRA0T,CRA1T)를 입력받아 이를 부정 논리곱 연산하여 출력하는 제1 부정 논리곱 게이트(NAND1)와; 외부로 부터 인가되는 상기 와이-어드레스 입력신호(CA0B,CA1B)(CA0T,CA1B)(CA0B,CA1T)(CA0T,CA1T)를 입력받아 이를 부정 논리곱 연산하여 출력하는 제2 부정 논리곱 게이트(NAND2)와; 상기 제1 부정 논리곱 게이트(NAND1)의 출력신호와 와이-리던던시 인에이블신호(YREB)를 입력받아 이를 부정 논리합 연산하여 출력하는 부정 논리합 게이트(NOR)와; 상기 제2 부정 논리곱 게이트(NAND2)의 출력신호를 반전하여 출력하는 제1 인버터(INV1)와; 상기 부정 논리합 게이트(NOR)의 입력신호를 반전하여 출력하는 제2 인버터(INV2)와; 상기 부정 논리합 게이트(NOR)의 출력신호를 반전단자로 입력받고 상기 제2 인버터(INV2)의 출력신호를 비반전단자로 입력받아 상기 제1 인버터(INV1)의 출력신호를 출력하는 전송게이트(S1)로 구성되며, 이와 같이구성된종래 기술에 따른 일실시예에 대한 동작과 작용효과를 상세히 설명하면 다음과 같다.

우선, 초기 상태의 각 비교블록(10)(20)(30)(40)의 출력신호(N0)(N1)(N2)(N3)는 각각 엔모스 트랜지스터(NM1)에 의해 접지전압(VSS)을 출력한다.

따라서, 그 저전위신호를 입력받은 상기 제3 부정 논리곱 게이트(NAND3)는 부정 논리곱 연산하여 고전위신호를 출력하고, 제3 인버터(INV3)는 그 고전위신호를 반전하여 최종출력단(VRO1)으로 저전위신호를 출력한다.

그 후, 와이-리던던시 인에이블 신호(YREB)가 저전위일 때, 제1 비교블록(10)은 제1,제2어드레스의 구제 여부를 비교하므로, 상기 제1 비교블록(10)내 복수의 비교셀(11)(12)(13)(14)은 각각 저전위인 구제 어드레스를 입력받는다.

여기서, 상기 구제 어드레스가 저전위이면, 제1 비교셀(11)에 입력되는 구제 어드레스 신호(CRA0B,CRA1B)는 고전위가 되고, 제2 비교셀(12)에 입력되는 구제 어드레스 신호(CRA0T,CRA1B)는 각각 저전위, 고전위가 되고, 제3 비교셀(13)에 입력되는 구제 어드레스 신호(CRA0B,CRA1T)는 각각 고전위, 저전위가 되고, 제4 비교셀(14)에 입력되는 구제 어드레스 신호(CRA0T,CRA1T)는 저전위가 되어 입력된다.

우선, 제1 비교셀(11)의 경우, 제1 부정 논리곱 게이트(NAND1)는 상기 고전위 구제 어드레스 신호(CRA0B,CRA1B)를 입력받아 이를 부정 논리곱 연산하여 저전위를 출력하게 된다.

그리고, 부정논리합 게이트(NOR)에서 상기 저전위인 와이-리던던시 인에이블신호(YREB)와 저전위의 상기 제1 부정 논리곱 게이트(NAND1)의 출력신호를 입력받아 이를 부정 논리합 연산하여 고전위가 출력되고, 그 고전위를 입력받은 제2 인버터(INV2)에서 반전하여 저전위가 출력된다.

이 때, 제1,제2 어드레스를 통해 입력되는 와이-어드레스가 저전위일 때, 상기 제1 비교셀(11)의 와이-어드레스 입력신호(CA0B,CA1B)는 고전위가 된다.

그러므로, 제2 부정 논리곱 게이트(NAND2)는 상기 고전위의 와이-어드레스 입력신호(CA0B,CA1B)를 입력받아 이를 부정 논리곱 연산하여 저전위로 출력하게 되고, 그 저전위의 제2 부정 논리곱 게이트(NAND2)의 출력을 입력받은 제1 인버터(INV1)는 고전위를 출력하게 된다.

따라서, 비반전단자로 상기 부정 논리합 게이트(NOR)의 고전위신호가 입력되고, 반전단자로 제2 인버터(INV2)의 저전위신호를 입력받은 전송게이트(S1)는 입력단으로 입력되는 상기 제1 인버터(INV1)의 고전위 출력신호를 출력단(NO)으로 출력하게 된다.

반면에 상기 제2,제3,제4 비교셀(12)(13)(14)의 경우, 상기 제1 부정 논리곱 게이트(NAND1)는 각각의 구제 어드레스 신호(CRA0T,CRA1B)(CRA0B,CRA1T)(CRA0T,CRA1T)를 입력받아 부정 논리곱 연산하여상기 부정 논리합 게이트(NOR)로 고전위가 출력된다.

그리고, 상기 부정 논리합 게이트(NOR)는 입력되는 고전위인 제1 부정 논리곱 게이트(NAND1)의 출력신호와 상기 저전위인 와이-리던던시 인에이블신호(YREB)를 입력받아 저전위를 전송게이트(S1)의 비반전단자에 출력하므로, 상기 전송게이트(S1)는 동작하지 않는다.

따라서, 상기 제1 비교블록(10)의 출력신호(N0)는 상기 입력되는 제1 비교셀(11)의 고전위 출력신호에 의해 상기 제3 부정 논리곱 게이트(NAND3)로 고전위가 출력된다.

그러므로, 상기 제3 부정 논리곱 게이트(NAND3)는 상기 제1 비교 블록(10)의 고전위 출력신호와 상기 제2,제3,제4 비교블록(20)(30)(40)의 고전위 출력신호(N1)(N2)(N3)를 입력받아 이를 부정 논리곱 연산하면 저전위가 출력된다.

또한, 제3 인버터(INV3)에서 상기 제3 부정 논리곱 게이트(NAND3)의 저전위 출력신호를 입력받아 이를 반전하여 최종출력단(YRO1)으로 고전위신호를 출력시킨다.

그 후, 제2,제3,제4 비교블록(20)(30)(40)에서도 각각 제3,제4,제5,제6,제7,제8 어드레스에 대해서 상기 제1 비교블록(10)과 동일하게 동작된다.

상기와 같이 종래의 기술에 있어서 와이-어드레스 입력신호가 부정 논리곱 게이트, 인버터와 전송스위치를 통해 최종출력단까지 복수의 소자를 통과하여 출력하게 됨에 따라 원하지 않는 시간적인 지연이 발생함으로써, 속도가 저하되어 효율이 떨어지는 문제점이 있었다.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 입력되는 와이-어드레스 입력신호가 최종출력단까지 통과하는 소자의 수를 줄여 속도를 향상시킨 와이-리던던시 비교 회로를 제공함에 그 목적이 있다.

도 1은 종래 와이-리던던시 비교회로도.

도 2는 본 고안 와이-리던던시 비교회로도.

*도면의 주요 부분에 대한 부호의 설명*

100, 200, 300, 400 : 비교블록 110,120,130,140 : 비교셀

111 : 논리연산부 PM1∼PM4 : 피모스 트랜지스터

NM1∼NM3 : 엔모스 트랜지스터 NAND : 부정 논리곱 게이트

NOR1,NOR2 : 부정 논리합 게이트 INV : 인버터

상기와 같은 목적을 달성하기 위한 본 고안의 구성은 구제 어드레스 신호에 의해 해당되는 와이-어드레스 입력 신호를 입력받아 그 신호를 비교하여 출력하는 복수의 비교블록과; 상기 복수의 비교블록의 출력신호를 입력받아 이를 부정 논리합 연산하여 출력하는 제1 부정 논리합 게이트로 구성하여 된 것을 특징으로 한다.

이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 고안 와이-리던던시 비교회로도로서, 이에 도시한 바와 같이 구제 어드레스 신호(CRA0B,CRA1B)(CRA0T,CRA1B)(CRA0B,CRA1T)(CRA0T,CRA1T)를 입력받아 해당되는 와이-어드레스 입력 신호(CA0B,CA1B)(CA0T,CA1B)(CA0B,CA1T)(CA0T,CA1T)를 입력받아 그 신호를 비교하여 출력하는 복수의 비교블록(100)(200)(300)(400)과; 상기 복수의 비교블록(100)(200)(300)(400)의 출력신호(N0∼N3)를 입력받아 이를 부정 논리합 연산하여 출력하는 제1 부정 논리합 게이트(NOR1)로 구성하며, 상기 복수의 비교블록(100)(200)(300)(400)은 상기 구제 어드레스 신호에 의해 인에이블된 후 해당되는 복수의 어드레스를 입력받아 그를 비교하여 출력하는 복수의 비교셀(110)(120)(130)(140)과; 게이트로 와이-리던던시 엔드 신호(YREND)를 입력받아 상기 복수의 비교블록(100)(200)(300)(400)의 출력신호(N0)(N1)(N2)(N3)를 전원전압(VCC)으로 초기화시키는 피모스 트랜지스터(PM1)로 구성하며, 상기 복수의 비교셀(100)(200)(300)(400)은 상기 구제 어드레스 신호(CRA0B,CRA1B)(CRA0T,CRA1B)(CRA0B,CRA1T)(CRA0T,CRA1T)를 입력받아 이를 부정 논리곱 연산하여 출력하는 부정 논리곱 게이트(NAND1)와; 상기 부정논리곱 게이트(NAND1)의 출력신호와 와이 리던던시 인에이블 신호(YREN)를 입력받아 이를 부정 논리합 연산하여 출력하는 제2 부정 논리합 게이트(NOR2)와: 상기 제2 부정 논리합 게이트(NOR2)의 출력신호를 반전하여 출력하는 인버터(INV)와; 상기 제2 부정 논리합 게이트(NOR2)의 출력신호와상기 인버터(INV)의 출력신호에 따라 인에이블 제어를받아 상기 와이-어드레스 입력 신호(CA0B,CA1B)(CA0T,CA1B)(CA0B,CA1T)(CA0T,CA1T)를 부정 논리곱 연산하여 출력하는 논리 연산부(111)로 구성한다.

상기 논리 연산부(111)의 구성은 상기 인버터(INV)의 출력단이 게이트에 연결된 제 2 피모스 트랜지스터(PM2)의 소오스는 전원전압(VCC)에 접속하고, 각각 와이-어드레스 입력신호(CA0B,CA1B)를 게이트에 연결한 제3,제4 피모스 트랜지스터(PM3)(PM4)의 소오스에 상기 제2 피모스 트랜지스터(PM2)의 드레인을 공통접속하고, 각각 와이-어드레스 입력신호(CA0B,CA1B) 및 상기 제1 부정 논리합 게이트(NOR1)의 출력단이 게이트에 연결된 제1,제2,제3 엔모스 트랜지스터(NM1)(NM2)(NM3)를 상기 제3,제4 피모스 트랜지스터(PM3)(PM4)의 드레인 접점과 접지(VSS)사이에 접속하여 구성하며, 이와 같이 구성한 본 고안에 따른 일실시예의 동작과정을 상세히 설명하면 다음과 같다.

우선, 제1 피모스 트랜지스터(PM1)는 인가되는 와이-리던던시 엔드 신호(YREND)에 의해 턴온되어 소오스에 연결된 전원전압(VCC)을 초기 상태의 복수의 비교블록(100)(200)(300)(400)의 출력신호(N0)(N1)(N2)(N3)로 출력하므로, 상기 복수의 비교블록(100) (200) (300) (400)의 출력신호(N0)(N1)(N2)(N3)는 전원전압(VCC)에 의해 고전위이다.

따라서, 제1 부정 논리합게이트(NOR1)는 그 고전위신호를 입력받아 이를 부정 논리합연산하여 저전위신호를 최종출력단(YROI)으로 출력한다.

그 후, 와이-리던던시 인에이블 신호(YREB)가 저전위일 때, 제1 비교블록(100)은 제1,제2 어드레스의 구제 여부를 비교하므로, 상기 제1 비교블록(100)내 복수의 비교셀(110)(120)(130)(140)에 각각 저전위인 구제 어드레스를 입력받는다.

여기서, 상기 구제 어드레스가 저전위이므로, 제1 비교셀(110)에 입력되는 구제 어드레스 신호(CRA0B,CRA1B)는 고전위가 되고, 제2 비교셀(120)에 입력되는 구제 어드레스 신호(CRA0T,CRA1B)는 각각 저전위, 고전위가 되고, 제3 비교셀(130)에 입력되는 구제 어드레스 신호(CRA0B,CRA1T)는 각각 고전위, 저전위가 되고, 제4 비교셀(140)에 입력되는 구제 어드레스 신호(CRA0T,CRA1T)는 저전위로 입력된다.

우선, 제1 비교셀(110)의 경우, 제1 부정 논리곱 게이트(NAND1)는 상기 고전위 구제 어드레스 신호(CRA0B,CRA1B)를 입력받아 이를 부정 논리곱 연산하여 저전위를 출력하게 된다.

따라서, 제2 부정 논리합 게이트(NOR2)는 상기 제1 부정 논리곱 게이트(NAND1)의 저전위 출력신호와 상기 저전위 와이-리던던시 인에이블 신호(YREB)를 입력받아 고전위를 논리연산부(111)의 제3 엔모스 트랜지스터(NM3)의 게이트로 출력하고, 상기 제2 부정 논리합 게이트(NOR2)의 고전위 출력신호를 입력받은 인버터(INV)는 반전하여 저전위를 상기 논리연산부(111)의 제2 피모스 트랜지스터(PM2)의 게이트로 출력한다.

여기서, 각각 고전위와 저전위를 게이트에 인가받은 상기 제3 엔모스 트랜지스터(NM3)와 제2 피모스 트랜지스터(PM2)는 턴온되어 각각 드레인으로 고전위의 전원전압(VCC)과 저전위의 접지전압(VSS)을 출력하여 상기 논리연산부(111)를 인에이블시킨다.

반면에, 상기 제2,제3,제4 비교셀(120)(130)(140)의 경우, 제1 부정 논리곱 게이트(NAND1)는 각각의 구제 어드레스 신호(CRA0T,CRA1B) (CRA0B,CRA1T)(CRA0T,CRA1T)를 입력받아 이를 부정 논리곱 연산하여 고전위를 출력하므로, 이에 따라 상기 제2,제3,제4 비교셀(120)(130)(140)내 각각의 논리연산부는 제2 피모스 트랜지스터(PM2)와 제3 엔모스 트랜지스터(NM3)가 턴오프되므로 플로팅(floating)상태가 되어 동작하지 않는다.

이때, 제1,제2 어드레스를 통해 입력되는 와이-어드레스가 저전위일 때, 상기 제1 비교셀(110)의 와이-어드레스 입력신호(CA0B,CA1B)는 고전위가 된다.

그러므로, 게이트로 상기 고전위의 와이-어드레스 입력신호(CA0B,CA1B)를 인가받은 제1,제2 엔모스 트랜지스터(NM1)(NM2)는 턴온되나 제3,제4 피모스 트랜지스터(PM3)(PM4)는 턴오프된다.

따라서, 상기 제1 비교블록(100)의 출력신호는 상기 제1,제2,제3 엔모스 트랜지스터(NM1)(NM2)(NM3)를 통해 접지전압(VSS)을 출력한다.

그러므로, 상기 제1 부정 논리합 게이트(NOR1)는 상기 제1비교블록(100)의저전위출력신호(N0)와 상기와 동일방식으로 동작되는제2,제3,제4 비교블록 (200)(300)(400)의저전위출력신호(N1)(N2)(N3)를 입력받아 이를 부정 논리합 연산하여 고전위를 최종출력단(VR01)으로 출력한다.

상기제2,제3,제4 비교블록(200)(300)(400)에서도 각각 제3,제4,제5,제6,제7,제8 어드레스에 대해서 상기 제1 비교블록(100)과 동일하게 동작한다.

상기에서 상세히 설명한 바와 같이, 본 고안은 와이-어드레스 입력신호가 트랜지스터단과 부정 논리합 게이트를 통해 최종출력단까지 통과하는 소자의 수를 최소화시킴으로써, 동작 속도 및 집적도가 향상되고, 시스템의 효율이 향상되는 효과가 있다.

Claims

구제 어드레스 신호에 의해 인에이블된 후 해당되는 복수의 어드레스를 입력받아 그를 비교하여 출력하는 복수의 비교셀 및 와이-리던던시 엔드신호에 의해 상기 복수의 비교셀의 출력신호를 전원전압으로 초기화시키는 피모스 트랜지스터로 구성된 복수의 비교블록과; 상기 복수의 비교블록의 출력신호를 입력받아 이를 부정 논리합 연산하여 출력하는 제1 부정 논리합 게이트를 구비하고, 상기 복수의 비교셀은 구제 어드레스 신호를 입력받아 부정 논리곱하여 출력하는 부정 논리곱 게이트와, 상기 부정 논리곱 게이트의 출력신호와 와이 리던던시 인에이블신호를 입력받아 부정 논리합 연산하여 출력하는 제2 부정 논리합 게이트와, 상기 제2 부정 논리합 게이트의 출력신호를 반전하여 출력하는 인버터와, 상기 제2 부정 논리합 게이트 및 상기 인버터의 출력신호에 따라 인에이블 제어를 받아 상기 와이-리던던시 신호를 부정 논리곱 연산하여 출력하는 논리 연산부로 구성하여 된 것을 특징으로 하는 와이-리던던시 비교 회로.
제1항에 있어서, 상기 논리 연산부는 인버터의 출력단이 게이트에 연결된 제1 피모스 트랜지스터의 소오스는 전원전압에 접속하고, 각각 와이-리던던시 입력신호를 게이트에 연결한 제2,제3 피모스 트랜지스터의 소오스에 상기 제1 피모스 트랜지스터의 드레인을 공통접속하고, 각각 상기 와이-어드레스 입력신호 및 상기 제1 부정 논리합 게이트의 출력단이 게이트에 연결된 제1,제2,제3 엔모스 트랜지스터를 상기 제3,제4 피모스트랜지스터의 드레인 접점과 접지사이에 접속하여 구성된 것을 특징으로 하는 와이-리던던시 비교 회로.