KR200195089Y1 - 용장성 리페어 회로 - Google Patents

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Abstract

본 고안은 용장성 리페어 회로에 관한 것으로, 종래의 회로는 리페어할 경우 전체블럭의 모든 로우가 대체되므로 워킹블럭의 로우도 대체되어 효울적이지 못한 문제점이 있었고, 또는 블럭단위로 대체되어 로우가 동일하더라도 블럭이 다른경우에는 또다른 용장성 리페어을 리페어하여야 하는 문제점이 있었다. 본 고안은 이러한 종래의 문제점을 해결하기 위해 이니셜퓨즈부와, 다수의 퓨즈롬으로 구성된 종래의 회로에 제트롬을 추가하여 리페어시 전체에서 한 로우를 대체할 수도 있고 한 블럭에 한 로우만 리페어할 수도 있는 용장성 리페어 회로를 안출한 것이다.

Description

용장성 리페어 회로
제1도는 종래 용장성 리페어 회로도.
제2도는 종래 다른 용장성 리페어 회로도.
제3도는 본 고안 용장성 리페어 회로도.
* 도면의 주요부분에 대한 부호의 설명
100 : 이니셜퓨즈부 200 : 인버터체인부
본 고안은 용장성(REDUNDANCY) 리페어(REPAIR) 회로에 관한 것으로, 특히 리페어시 전체에서 한 로우(ROW)를 대체할 수도 있고 한 블럭에 한 로우만 리페어할 수도 있는 용장성 리페어 회로에 관한 것이다.
제1도는 종래 용장성 리페어 회로도로서, 이에 도시된 바와같이 입력되는 신호(RVEQDB)에 따라 리페어가 가능하도록 제어하는 이니셜퓨즈부(1)와, 상기 신호(RVEQDB)와, 어드레스신호(AXnred)에 따라 리페어할 어드레스를 선택하는 퓨즈롬(FROM1-FROM9)과, 상기 이니셜퓨즈부(1)와 퓨즈롬(FROM1)의 출력신호를 부정논리합하여 출력하는 노아게이트(NR1)와, 상기 퓨즈롬(FROM2-FROM5)의 각 출력신호를 부정논리합하여 출력하는 노아게이트(NR2)와, 상기 퓨즈롬(FROM6-FROM9)의 각 출력신호를 부정논리합하여 출력하는 노아게이트(NR3)와, 상기 노아게이트(NR1-NR3)의 각 출력신호를 부정논리곱하여 출력하는 낸드게이트(ND1)와, 상기 낸드게이트(ND1)의 출력신호를 반전하여 출력함으로서 각 신호(REDROW, XRED)를 발생하는 인버터체인부(2)로 구성된다.
상기 이니셜퓨즈부(1)는 피모스트랜지스터(MP1-MP3)와 인버터(INV1)와 퓨즈(F1)로 구성된다.
상기 퓨즈롬(FROM1)은 피모스트랜지스터(MP4-MP8)와 엔모스트랜지스터(MN1, MN2)와 인버터(INV2, INV3)와 퓨즈(F2)로 구성한다.
상기 다른 퓨즈롬(FROM2-FROM9)은 상기 퓨즈롬(FROM1)과 동일구성이다.
상기 인버터체인부(2)는 인버터(INV4-INV7)로 구성된다.
이와 같이 구성된 종래 회로의 작용에 관하여 설명하면 다음과 같다.
이니셜퓨즈부(1)는 퓨즈(F1)를 끊고 안끊고에 따라 리페어를 할 것인가 하지 않을 것인가를 결정한다.
즉, 리페어를 안할 경우에는 퓨즈(F1)가 끊지 않고 리페어를 할 경우에는 퓨즈(F1)를 끊는다.
따라서 리페어를 안할 경우에는 퓨즈(F1)가 연결되어 있기 때문에 인버터(INV1) 입력단의 전위는 항상 저전위가 된다.
이로인해 인버터(INV1)의 출력은 고전위가 되어 이를 일측입력단자를 통해 입력받은 노아게이트(NR1)는 타측입력단자의 입력신호에 관계없이 ‘로우’신호를 출력한다.
이에따라 상기 노아게이트(NR1)의 출력신호를 일측입력단자를 통해 입력받은 낸드게이트(ND1)는 타측입력단자의 입력신호에 관계없이 ‘하이’신호를 출력한다.
상기 낸드게이트(ND1)의 출력신호는 인버터(INV4-INV6)를 통해 ‘로우’신호로 출력됨과 아울러 인버(INV7)를 통해 ‘로우’신호로 출력된다. 이에따라 신호(REDROW) 및 신호(XRED)는 발생하지 않는다.
그러나 리페어를 할경우에는 퓨즈(F1)가 끊어지기 때문에 신호(RVEQDB)가 ‘로우’인 동안은 인버터(INV1) 입력단의 전위는 고전위가 된다.
따라서 신호(RVEQDB)가 ‘로우’인 동안은 상기 인버터(INV1)의 출력신호는 ‘로우’가 되어 노아게이트(NR1)의 일측입력단자에 입력된다.
이에따라 노아게이트(NR1)는 타측입력단자에 입력되는 퓨즈롬(FROM1)의 출력상태에 따른 논리신호를 출력한다.
한편, 퓨즈롬(FROM1)은 리페어할 어드레스조합중 어드레스신호(AXOred)가 ‘로우’일때 퓨즈(F2)를 끊고, 어드레스신호(AXOred)가 ‘하이’일때는 퓨즈(F2)를 끊지 않는다.
상기 각 퓨즈롬(FROM2-FROM9)도 같은 동작을 한다.
따라서 리페어할 어드레스조합중 어드레스신호(AXOred)가 ‘로우’이면 퓨즈(F2)가 끊어지기 때문에 신호(RVEQDB)에 의해 피모스트랜지스터(MP4)가 턴온되어 전원전압(VCC)이 인버터(INV2)의 입력단자에 인가되어 인버터(INV2) 입력단의 전위는 고전위가 된다. 따라서 그 인버터(INV2)의 출력신호는 ‘로우’가 된다.
상기 인버터(INV2)의 출력신호는 피모스트랜지스터(MP5, MP7)와 엔모스트랜지스터(MN1)의 게이트와 피모스트랜지스터(MP8. MN2)의 드레인에 입력된다. 이에따라 피모스트랜지스터(MP5, MP7)는 턴온되고 엔모스트랜지스터(MN1)는 오프된다.
또한, 어드레스신호(AXOred)가 ‘로우’이므로 피모스트랜지스터(MP8)는 턴온되고 인버터(INV3)의 출력신호는 ‘하이’가 된다. 이로인해 엔모스트랜지스터(MN2)가 턴온된다. 따라서 퓨즈롬(FROM1)의 출력신호는 ‘로우’가 된다.
그러나 어드레스신호(AXOred)가 ‘하이’이면 퓨즈(F2)가 연결되어 있기 때문에 인버터(INV2) 입력단의 전위는 저전위가 되어 그 인버터(INV2)의 출력신호는 ‘하이’가 된다.
이에따라 엔모스트랜지스터(MN1)는 턴온되고, 피모스트랜지스터(MP7) 및 모스트랜지스터(MP8. MN2)도 오프된다. 이에따라 퓨즈롬(FROM1)의 출력신호는 ‘로우’가 된다.
즉, 리페어된 어드레스(AXOred)가 선택되면 퓨즈롬(FROM1)은 ‘로우’신호를 출력한다.
종래 다른 용장성 리페어 회로로서 제2도에 도시된 바와같이 어드레스신호(AZnred)에 따라 리페어할 어드레스를 선택함으로써 전체로우를 대체할 수도 있고 블럭별로 대체할 수도 있도록 리페어를 가능하게 하는 퓨즈롬(FROM10-FROM13)과, 상기 퓨즈롬(FROM10-FROM13)의 출력을 부정논리합하여 출력하는 노아게이트(NR4)와, 상기 노아게이트(NR4)의 출력을 반전하여 상기 낸드게이트(ND1)에 인가하는 인버터(INV8, INV9)를 제1도의 회로에 더 포함하여 구성한 것이 있다.
상기 제2도에 구성된 회로는 제1도에 구성된 회로와 동일한 동작을 하는데, 퓨즈롬(FROM10-FROM13)에 의해 블럭별로 대체가 가능하게 된다.
이와같이 종래의 회로는 리페어할 경우 전체블럭의 모든 로우가 대체되므로 워킹블럭의 로우도 대체되어 효율적이지 못한 문제점이 있었고, 또는 블럭단위로 대체되어 로우가 동일하더라도 블럭이 다른경우에는 또다른 용장성 리페어를 리페어해야 하는 문제점이 있었다.
본 고안의 목적은 이러한 종래의 문제점을 해결하기 위해 리페어시 전체에서 한 로우를 대체할 수도 있고 한 블럭에 한 로우만 리페어할수도 있는 용장성 리페어 회로를 제공하는데 있다.
제3도는 본 고안 용장성 리페어 회로도로서, 이에 도시한 바와같이 입력되는 신호(RVEQDB)에 따라 리페어가 가능하도록 하는 이니셜퓨즈부(100)와, 어드레스신호(AXnred)에 따라 리페어할 어드레스를 선택함으로써 전체블럭의 모든 로우가 대체되게 하는 퓨즈롬(FROM1-FROM9)과, 어드레스신호(AZnred)에 따라 리페어할 어드레스를 선택함으로써 블럭별로 대체할 수 있게 하는 퓨즈롬(FROM10-FROM13)과, 상기 이니셜퓨즈부(100)와, 퓨즈롬(FROM1)의 출력신호를 부정논리합하여 출력하는 노아게이트(NR1)와, 상기 퓨즈롬(FROM2-FROM5)의 각 출력신호를 부정논리합하여 출력하는 노아게이트(NR2)와, 상기 퓨즈롬(FROM6-FROM9)의 각 출력신호를 부정논리합하여 출력하는 노아게이트(NR3)와, 상기 퓨즈롬(FROM10-FROM13)의 각 출력신호를 부정논리합하여 출력하는 노아게이트(NR4)와, 상기 신호(RVEQDB)에 따라 구동하여 전체에서 한 로우를 대체할 수도 있고, 한 블럭에 한 로우만 리페어할 수 있게 하는 제트롬(ZROM)과, 상기 각 노아게이트(NR1-NR3)의 각 출력신호를 부정논리곱하여 출력하는 낸드게이트(ND1)와, 상기 노아게이트(NR4)의 출력신호와 상기 제트롬(ZROM)의 출력신호를 부정논리합하여 출력하는 노아게이트(NR5)와, 상기 낸드게이트(ND1)와 상기 노아게이트(NR5)의 출력신호를 부정논리합하여 출력하는 노아게이트(NR6)와, 상기 노아게이트(NR6)의 출력신호를 반전하여 각 신호(REDROW, ZRED)를 출력하는 인버터체인부(200)로 구성한다.
상기 제트롬(ZROM)은 신호(RVEQDB)에 따라 온/오프되는 피모스트랜지스터(MP9)와, 상기 피모스트랜지스터(MP9)의 출력에 따라 온/오프되는 피모스트랜지스터(MP11)와, 상기 피모스트랜지스터(MP9)의 출력에 따라 끊어지는 퓨즈(F3)와, 상기 퓨즈(F3)의 끊어짐 여부에따라 입력되는 신호를 반전하여 출력하는 인버터(INV10)와, 상기 인버터(INV10)의 출력신호에 따라 온/오프되는 피모스트랜지스터(MP10)와, 상기 인버터(INV10)의 출력신호를 반전하여 출력하는 인버터(INV11)로 구성한다.
이와같이 구성한 본 고안의 작용 및 효과에 관하여 상세히 설명하면 다음과 같다.
이니셜퓨즈부(100)와 퓨즈롬(FROM1-FROM13)의 동작은 종래와 동일하다.
즉, 이니셜퓨즈부(100)는 입력되는 신호(RVEQDB)에 따라 리페어를 하고, 퓨즈롬(FROM1-FROM9)은 어드레스신호(AXnred)에 따라 리페어할 어드레스를 선택한다.
그리고 퓨즈롬(FROM10-FROM13)은 어드레스신호(AZnred)에 따라 리페어할 어드레스를 선택한다.
그러면 노아게이트(NR1)는 상기 이니셜퓨즈부(100)와 퓨즈롬(FROM1)의 출력신호를 부정논리합하여 출력하고, 노아게이트(NR2)는 상기 퓨즈롬(FROM2-FROM5)의 각 출력신호를 부정논리합하여 출력한다.
그리고 노아게이트(NR3)는 상기 퓨즈롬(FROM6-FROM9)의 각 출력신호를 정논리합하여 출력하고, 노아게이트(NR4)는 상기 퓨즈롬(FROM10-FROM13)의 각 출력신호를 부정논리합하여 출력한다.
또한, 낸드게이트(ND1)는 상기 각 노아게이트(NR1-NR3)의 출력신호를 부정논리곱하여 출력한다.
한편, 제트롬(ZROM)은 상기 신호(RVEQDB)에 의해 구동되는데, 퓨즈(F3)가 끊어지지 않으면 인버터(INV10)의 입력단 전위는 저전위가 되어 그 인버터(INV10)의 출력신호는 ‘하이’가 된다.
이로인해 피모스트랜지스터(MP10, MP11)가 턴온되고 그 인버터(INV10)의 출력신호는 인버터(INV11)에 의해 ‘로우’신호로 반전되어 출력된다.
이때, 노아게이트(NR5)는 상기 노아게이트(NR4)와 상기 인버터(INV11)의 출력신호를 부정논리합하여 출력하고, 노아게이트(NR6)는 상기 낸드게이트(ND1)와 상기 노아게이트(NR5)이 출력신호를 부정논리합하여 출력한다.
이에따라 인버터(INV4-INV6) 및 인버터(INV7)는 상기 노아게이트(NR6)의 출력신호를 반전하여 신호(REDROW, XRED)를 출력한다.
즉, 제트롬(ZROM)의 퓨즈(F3)가 끊어지지 않으면 어드레스신호(AZnred)의 코딩을 받는다. 다시말하면 블럭단위로 리페어가 가능하다.
그러나 제트롬(ZROM)의 퓨즈(F3)가 끊어지면 인버터(INV11)의 출력은 ‘하이’가 되고 노아게이트(NR5)의 출력은 ‘로우’가 되어 리페어된 어드레스신호(AXnred)가 선택되면 어드레스신호(AZnred)에 관계없이 신호(REDROW, XRED)가 발생한다. 즉, 전체에서 한 로우를 대체할 수 있다.
이상에서 상세히 설명한 바와같이 본 고안은 리페어시 블럭이 달라도 같은 로우가 불량한 경우에는 전체로우를 대체하여 구제할 수도 있고 한 블럭만 리페어할 수도 있는 효과가 있다.

Claims (2)

  1. 입력되는 신호(RVEQDB)에 따라 리페어가 가능하도록 하는 이니셜퓨즈부(100)와, 어드레스신호(AXnred)에 따라 리페어할 어드레스를 선택함으로써 전체블럭의 모든 로우가 대체되게 하는 퓨즈롬(FROM1-FROM9)과, 어드레스신호(AZnred)에 따라 리페어할 어드레스를 선택함으로서 블럭별로 대체할 수 있게 하는 퓨즈롬(FROM10-FROM13)과, 상기 이니셜퓨즈부(100)와 퓨즈롬(FROM1)의 출력신호를 부정논리합하여 출력하는 노아게이트(NR1)와, 상기 퓨즈롬(FROM2-FROM5)의 각 출력신호를 부정논리합하여 출력하는 노아게이트(NR2)와, 상기 퓨즈롬(FROM6-FROM9)의 각 출력신호를 부정논리합하여 출력하는 노아게이트(NR3)와, 상기 퓨즈롬(FROM10-FROM13)의 각 출력신호를 부정논리합하여 출력하는 노아게이트(NR4)와, 상기 신호(RVEQDB)에 따라 구동하여 전체에서 한 로우를 대체할 수도 있고 한 블럭에 한 로우만 리페어할 수 있게 하는 제트롬(ZROM)과, 상기 각 노아게이트(NR1-NR3)의 각 출력신호를 부정논리곱하여 출력하는 낸드게이트(ND1)와, 상기 노아게이트(NR4)의 출력신호와 상기 제트롬(ZROM)의 출력신호를 부정논리합하여 출력하는 노아게이트(NR5)와, 상기 낸드게이트(ND1)와 상기 노아게이트(NR5)의 출력신호를 부정논리합하여 출력하는 노아게이트(NR6)와, 상기 노아게이트(NR6)의 출력신호를 반전하여 각 신호(REDROW, ZRED)를 출력하는 인버터체인부(200)로 구성한 것을 특징으로 하는 용장성 리페어 회로.
  2. 제1항에 있어서, 상기 제트롬(ZROM)은 신호(RVEQDB)에 따라 온/오프되는 피모스트랜지스터(MP9)와, 상기 피모스트랜지스터(MP9)의 출력에 따라 온/오프되는 피모스트랜지스터(MP11)와, 상기 피모스트랜지스터(MP9)의 출력에 따라 끊어지는 퓨즈(F3)와, 상기 퓨즈(F3)의 끊어짐 여부에따라 입력되는 신호를 반전하여 출력하는 인버터(INV10)와, 상기 인버터(INV10)의 출력신호에 따라 온/오프되는 피모스트랜지스터(MP10)와, 상기 인버터(INV10)의 출력신호를 반전하여 출력하는 인버터(INV11)로 구성한 것을 특징으로 하는 용장성 리페어 회로.
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