JP2007060072A - 出力バッファ回路 - Google Patents

Abstract

【課題】通常動作モードに影響することなく、簡単な構成で振幅マージンテストのモードを搭載することを可能とする回路の提供。
【解決手段】データ信号を入力し出力端子から出力するデータ用の第１の出力バッファ１１と、出力端子に出力端が接続された第２の出力バッファ１２と、デエンファシス設定とデエンファシス非設定を指示する制御信号ＥＮＡＢＬＥを入力し、制御信号がデエンファシス非設定を示す時には、第２の出力バッファ１２を非活性状態とし、前記制御信号ＥＮＡＢＬＥがデエンファシス設定を示す時には、第２の出力バッファの入力端に、前記データ信号１９を遅延回路１５で遅延させたエンファシスデータを入力してデエンファシス用のバッファとして動作させ、テスト制御信号ＴＥＳＴが振幅マージンテストを示すとき、データ信号１９を選択して第２の出力バッファの入力端に供給するように切替制御する選択回路１４と、を備えている。
【選択図】図１

Description

本発明は、半導体回路に関し、特に、デエンファシス機能を有する出力バッファ回路に関する。

出力すべきデータ信号の論理の遷移時に強調（エンファシス）された振幅を出力し、該遷移につづくデータ信号の論理が、遷移後の論理と変化しない時に、該強調された振幅から、振幅を小さくして出力するデエンファシス機能を備えた出力バッファ回路として、例えば特許文献１、２等が参照される。このうち、特許文献１には、メインドライバと、遅延回路と、エンファシスドライバと、差動回路よりなる減算器を備えた構成が開示されている。また、特許文献２には、ＣＭＯＳインバータによるエンファシス回路として、エンファシス機能の要否を制御信号に基づき切替制御するトライステート型バッファを備えた構成が開示されている。

図５は、従来のデエンファシス機能を備えた出力バッファ回路の構成を示す図である。なお、以下では、説明のため、特許文献１に記載された構成(差動回路)に、エンファシス機能を活性化する制御信号としてＥＮＡＢＬＥ信号を導入した場合の構成を例に説明する。また、特許文献１、２には、データ信号の論理が変化するトランジションビット（遷移ビット）で出力信号の振幅を強調するプリエンファシス機能と、該トランジションビットにつづくビットで論理が遷移しないノントランジションビット（非遷移ビット）では出力信号の振幅を、該トランジションビットの振幅よりも減少させるデエンファシス機能を備えた、出力バッファが開示されているが、以下では、トランジションビットでは電源電位ＶＤＤで規定される振幅を出力し、トランジションビットにつづくビットで論理が遷移しないとき、振幅を減少させるデエンファシス機能を備えた出力バッファについて説明する。

図５を参照すると、出力バッファ回路は、データ信号を差動入力する差動入力端子（ＩＮＰ／ＩＮＮ）と、差動入力端子（ＩＮＰ／ＩＮＮ）から入力された差動信号を入力するメインデータ用プリバッファ５３と、メインデータ用プリバッファ５３からの差動出力（メインデータ）５７を入力するメインデータ用メインバッファ５１と、差動入力端子（ＩＮＰ／ＩＮＮ）に入力された差動信号を入力し遅延させて差動出力する遅延回路５５と、遅延回路５５からの差動出力５６を入力するデエンファシス用プリバッファ５４と、デエンファシス用プリバッファ５４からの差動出力（デエンファシスデータ）５８を入力するデエンファシス用メインバッファ５２と、を備えている。メインデータ用メインバッファ５１の正転出力（positive）とデエンファシス用メインバッファ５２の反転出力（negative;○印）は正転出力端子ＯＵＴＰに共通に接続され、メインデータ用メインバッファ５１の反転出力（negative;○印）とデエンファシス用メインバッファ５２の正転出力（positive）は反転出力端子ＯＵＴＮに共通に接続されている。デエンファシス用プリバッファ５４とデエンファシス用メインバッファ５２は、制御信号ＥＮＡＢＬＥを受け、制御信号ＥＮＡＢＬＥが活性状態のとき、活性化され、動作状態となり、制御信号ＥＮＡＢＬＥが非活性状態のとき、非活性状態とされる。

メインデータ用メインバッファ５１とデエンファシス用メインバッファ５２により、出力端子（ＯＵＴＰ／ＯＵＴＮ）より出力される出力信号の論理の変化時の振幅は強調して出力される。

デエンファシス非設定時には、制御信号ＥＮＡＢＬＥは非活性状態とされ、デエンファシス用メインバッファ５２、デエンファシス用プリバッファ５４を非活性状態にして、メインデータ用メインバッファ５１のみで伝送線路（ＯＵＴＰ、ＯＵＴＮに接続される平衡型伝送線路）を駆動する。このため、メインデータ用メインバッファ５１は単体で伝送路を駆動できる駆動能力を有する。

出力端子（ＯＵＴＰ／ＯＵＴＮ）から出力される信号の論理が変化した直後の１ビット目の信号であるトランジションビットの振幅は、デエンファシス設定時とデエンファシス非設定時で、同じである。

トランジションビット以降の信号であるノントランジションビットの振幅を減衰させることで、波形強調が行われる。例えばＬＯＷレベルからＨＩＧＨレベルに遷移するトランジションビットでＨＩＧＨレベル出力電圧ＶＯＨを電源電位ＶＤＤとした場合、つづくビットがＨＩＧＨレベルの場合（ノントランジションビット）、この信号のＨＩＧＨレベル出力電圧ＶＯＨを、電源電位ＶＤＤよりも下げる。ＨＩＧＨレベルからＬＯＷレベルに遷移するトランジションビットでＬＯＷレベル出力電圧ＶＯＬをＧＮＤ電位とした場合、つづくビットがＬＯＷレベルの場合（ノントランジションビット）、この信号のＬＯＷレベル出力電圧ＶＯＬをＧＮＤよりも上げ、振幅を減衰させる。

図６は、図５のメインバッファ５０（メインデータ用メインバッファ５１とデエンファシス用メインバッファ５２）の構成の一例を示す図である。図６において、図５のバッファ５１が回路２０に対応し、図５のバッファ５２が回路２１に対応する。

図６を参照すると、ソースが共通接続され定電流源Ｉ１（電流値は可変に制御される）に接続され、ゲートに、図５のメインデータ５７の正転信号(Main data positive）と反転信号(Main data negative）をそれぞれ入力するＮチャネルＭＯＳトランジスタ２２、２３と、ソースが共通接続され定電流源Ｉ２（電流値は可変に制御される）に接続され、ゲートに、図５のエンファシスデータ５８の正転信号(Emphasis data positive）と反転信号(Emphasis data negative）をそれぞれ入力するＮチャネルＭＯＳトランジスタ２４、２５とを備え、トランジスタ２２のドレインとトランジスタ２５のドレインは共通接続されて出力端子の反転端子ＯＵＴＮに接続されるとともに、抵抗Ｒ１を介して電源ＶＤＤに接続され、トランジスタ２３のドレインとトランジスタ２４のドレインは共通接続されて出力端子の正転端子ＯＵＴＰに接続されるとともに、抵抗Ｒ２を介して電源ＶＤＤに接続される。ＮチャネルＭＯＳトランジスタ２４、２５の共通ソースとグランド間には、定電流源Ｉ２とスイッチＳＷが直列形態に接続されており、エンファシス非設定時には、制御信号ＥＮＡＢＬＥが非活性状態とされ、スイッチＳＷはオフし、回路２１は非活性化状態となる。以下、エンファシス設定時（制御信号ＥＮＡＢＬＥが活性状態でスイッチＳＷがオン）の動作を説明する。なお、以下では、ＨＩＧＨレベルを論理１、ＬＯＷレベルを論理０とする。

メインデータ５７の正転信号と反転信号がそれぞれ１、０、エンファシスデータ５８の正転信号、反転信号がそれぞれ０、１のとき（メインデータ５７の正転信号が０から１へ変化するトランジションビット）、ドレインが共通接続されたトランジスタ２２、２５がオンし、トランジスタ２３、２４はオフし、抵抗Ｒ１には、定電流源Ｉ１とＩ２の電流和Ｉに対応する電流が流れる。ＯＵＴＮ＝ＶＤＤ−（Ｉ１＋Ｉ２）×Ｒ１、ＯＵＴＰ＝ＶＤＤとなり、出力信号の振幅は、ＯＵＴＰ−ＯＵＴＮ＝（Ｉ１＋Ｉ２）×Ｒ１となる。

メインデータ５７の正転信号と反転信号がそれぞれ１、０で、エンファシスデータ５８の正転信号、反転信号がそれぞれ１、０のとき、トランジスタ２２、２４がオンし、トランジスタ２３、２５はオフし、抵抗Ｒ１、Ｒ２には、Ｉ１と、Ｉ２に対応する電流が流れ、ＯＵＴＰとＯＵＴＮの差電圧は、ＯＵＴＮ＝ＶＤＤ−Ｒ１×Ｉ１、ＯＵＴＰ＝ＶＤＤ−Ｒ２×Ｉ２より、出力信号の振幅は、ＯＵＴＰ−ＯＵＴＮ＝Ｒ１×Ｉ１−Ｒ２×Ｉ２となる。Ｒ１＝Ｒ２＝Ｒの場合、振幅は、ＯＵＴＰ−ＯＵＴＮ＝Ｒ×（Ｉ１−Ｉ２）となり、図６の回路は、減算回路である。そして、ＯＵＴＰ−ＯＵＴＮの振幅は、トランジションビットのとき（（Ｉ１＋Ｉ２）×Ｒ１）よりも狭まり、デエンファシスが行われる。

メインデータ５７の正転信号と反転信号がそれぞれ０、１で、エンファシスデータ５８の正転信号、反転信号がそれぞれ１、０のとき（メインデータ５７の正転信号が１から０へ変化するトランジションビット）、トランジスタ２３、２４がオンし、トランジスタ２２、２５はオフし、抵抗Ｒ２には、定電流源Ｉ１とＩ２の電流和に対応する電流が流れる。ＯＵＴＰ＝ＶＤＤ−（Ｉ１＋Ｉ２）×Ｒ２、ＯＵＴＮ＝ＶＤＤとなり、出力信号の振幅は、ＯＵＴＰ−ＯＵＴＮ＝−（Ｉ１＋Ｉ２）×Ｒ２となる。

メインデータ５７の正転信号と反転信号がそれぞれ０、１で、エンファシスデータ５８の正転信号、反転信号がそれぞれ０、１のとき、トランジスタ２３、２５がオンし、トランジスタ２２、２４はオフし、抵抗Ｒ１、Ｒ２には、Ｉ２と、Ｉ１に対応する電流が流れ、ＯＵＴＰとＯＵＴＮの差電圧は、ＯＵＴＮ＝ＶＤＤ−Ｒ１×Ｉ２、ＯＵＴＰ＝ＶＤＤ−Ｒ２×Ｉ１より、出力信号の振幅は、ＯＵＴＰ−ＯＵＴＮ＝Ｒ１×Ｉ２−Ｒ２×Ｉ１となる。Ｒ１＝Ｒ２＝Ｒの場合、ＯＵＴＰ−ＯＵＴＮ＝Ｒ×（Ｉ２−Ｉ１）となり、図６の回路は、減算回路である。ＯＵＴＰ−ＯＵＴＮの振幅はトランジションビットのときよりも狭まりデエンファシスが行われることがわかる。

エンファシス非設定時、差動回路２１は非活性状態とされ、差動回路２０のみ動作する。

デエンファシス設定時には、定電流源Ｉ１、Ｉ２に流す電流は、デエンファシスレベルによって決まる比率の関係を有する電流値であり、デエンファシス非設定時にはＩ１にのみ伝送線路を駆動する電流が流れ、定電流源Ｉ２には電流が流れない。

そして、デエンファシスの設定、非設定でトランジションビットの振幅が同じになる回路構成とする場合、デエンファシス設定時の定電流源Ｉ１と定電流源Ｉ２の電流の合計と、デエンファシス非設定時の定電流源Ｉ１の電流値が等しくなるように制御される。例えばデエンファシス非設定時（回路２１は非活性）には、回路２０の定電流源Ｉ１が、デエンファシス設定時における定電流源Ｉ１と定電流源Ｉ２の合計値Ｉとなるように、電流値が可変制御される。

特開２００４−８８６９３号公報 特開２００２−９４３６５号公報

出力バッファ回路から、小振幅の信号を出力する場合、通常の回路構成を用いて実現しようとすると、例えばメインバッファ５０の電流源の電流を制御することで可能となる。すなわち、図６の定電流源Ｉ１の電流を小さくすればよい。しかし、このままでは、コモンモードレベルが上昇する。

一方、コモンモードレベルを維持した状態にする場合、メインバッファ５０に対してコモンモードレベル制御用の回路を別途追加する必要があり、レイアウト面積が大きくなるという課題がある。

既存の出力バッファに振幅マージンテストと同等の機能を後から追加する場合、外部ピンに直接つながるところに回路が追加されるため、ＥＳＤ（Electrostatic Discharge;静電破壊）やラッチアップ（Latch Up）などの信頼性の評価が改めて必要となり、設計期間の長期化、開発コストの増加につながる。

また、図５を参照して説明した回路構成においては、
（ａ）デエンファシス非設定で、トランジションビットの振幅が強調されていない信号を出力する場合と、
（ｂ）デエンファシス設定で、トランジションビットの振幅が強調された信号を出力する場合、
の２種類の状態しか実現できない。

このため、デエンファシス特性をもたない小振幅の信号を出力するためには、メインデータ用メインバッファの駆動電流を制御して小さくするしかない。しかし、これにともない、コモンモードレベルが上がる。

本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係る回路は、出力すべきデータ信号を入力し、前記データ信号の論理が変化する遷移時点では出力信号の振幅を強調して出力し、前記データ信号が前記遷移後の論理と同じ論理値をとる非遷移時では前記出力信号の振幅を減衰させて出力するデエンファシス機能を有する出力バッファ回路が、入力される制御信号が振幅マージンテストを示しているとき、前記遷移時の出力信号の振幅を、前記非遷移時の振幅と同じとなるように設定し、通常動作時と比べて、小振幅の信号を出力するように制御する回路を備えている。

本発明において、前記出力バッファ回路が、前記データ信号を入力して出力する第１の出力バッファと、出力が、前記第１の出力バッファと共通接続された第２の出力バッファと、を備え、デエンファシス設定時に、前記第２の出力バッファの入力端には、前記データ信号を遅延回路で所定時間遅延した信号を供給し、前記振幅マージンテストには、前記第２の出力バッファの入力端に、前記データ信号を入力するように切替制御する選択回路を備え、前記第１の出力バッファと前記第２の出力バッファとは、前記第１のバッファの出力から前記第２のバッファの出力を減算した信号を前記出力信号として出力する構成とされている。

本発明において、デエンファシス非設定時には、前記第２のバッファはオフ状態とされ、前記データ信号の論理が変化する遷移時点では前記出力信号の振幅を強調して出力し、前記データ信号が前記遷移後の論理と同じ論理値をとる非遷移時にも前記遷移時点と同一の振幅の出力信号が出力される構成としてもよい。

本発明の他のアスペクト（側面）に係る回路は、データ信号を入力し出力端子から出力するデータ用の第１の出力バッファと、前記出力端子に出力端が接続された第２の出力バッファと、デエンファシス設定とデエンファシス非設定を指示する制御信号を入力し、前記制御信号がデエンファシス非設定を示す時には、前記第２の出力バッファを非活性状態とし、前記制御信号がデエンファシス設定を示す時には、前記第２の出力バッファの入力端に、前記データ信号を遅延させたエンファシスデータを入力してデエンファシス用のバッファとして動作させ、テスト制御信号が振幅マージンテストを示すとき、前記データ信号を選択して前記第２の出力バッファの入力端に供給するように切替制御する選択回路と、を備えている。

本発明において、前記データ信号は差動信号よりなり、前記第１の出力バッファが、差動回路よりなる第１のプリバッファと、前記第１のプリバッファを受ける差動回路よりなる第１のメインバッファと、を備え、前記第２の出力バッファが、差動回路よりなる第２のメインバッファを備え、前記第１のメインバッファの差動出力の正転、反転出力は、前記第２のメインバッファの差動出力の反転、正転出力とそれぞれ共通接続されて、差動出力端子の正転、反転端子に接続され、前記選択回路には、前記データ信号の差動信号と、前記データ信号を遅延回路で遅延させた差動信号とを入力し、前記制御信号がデエンファシス設定を示す時には、前記データ信号を前記遅延回路で遅延させた信号を、前記第２のメインバッファの入力端に差動入力し、前記テスト制御信号が振幅マージンテストを示すとき、前記データ信号を選択して前記第２の出力バッファの入力端に供給する構成としてもよい。

本発明によれば、デエンファシス（あるいはプリエンファシス）機能を有する出力バッファにおいて、出力信号の論理が変化した直後の１ビット目の信号であるトランジションビットの振幅が、トランジションビット以降の信号であるノントランジションビットの振幅と同じになり、通常動作時と比べて小振幅の信号を出力することを可能としている。

また、本発明によれば、信号の論理変化点を強調していない小振幅の信号を出力することで、伝送線路を経由して接続される入力バッファにおける受信信号の振幅マージンの確認用テスト機能を容易に追加することができる。

本発明によれば、テストモードにおける出力信号のコモンモードレベルは、通常動作モードと違いは無く、受信側では、受信信号の振幅マージンの確認が可能となる。

さらに、本発明によれば、通常動作モードに影響することなく、メインバッファの回路を変えることなく簡単な構成により、振幅マージンテストのモードを搭載することを可能としている。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明は、図１を参照すると、データ信号を入力し出力端子（ＯＵＴＰ、ＯＵＴＮ）から出力するデータ用の第１の出力バッファ（１１）と、出力端子に出力端が接続された第２の出力バッファ（１２）と、デエンファシス設定とデエンファシス非設定を指示する制御信号ＥＮＡＢＬＥを入力し、制御信号ＥＮＡＢＬＥがデエンファシス設定を示す時には、第２の出力バッファ（１２）の入力端に、データ信号（１９）を遅延回路（１５）で遅延させたエンファシスデータ（１６）を入力してデエンファシス用のバッファとして動作させ、テスト制御信号ＴＥＳＴが振幅マージンテストを示すとき、データ信号（１９）を選択して第２の出力バッファ（１２）の入力端に供給するように切替制御する選択回路（１４）を備えている。振幅マージンテストのときは、通常動作時と比べて小振幅の信号を出力することを可能としている。また、制御信号ＥＮＡＢＬＥがデエンファシス非設定を示す時には、第２の出力バッファ（１２）は非活性状態とされ、第１の出力バッファ（１１）で出力端子に接続される伝送路を駆動する。以下実施例に即して説明する。

図１は、本発明の一実施例の構成を示す図である。図１に示すように、本実施例の出力バッファ回路は、データ信号を差動入力する差動入力端子（ＩＮＰ／ＩＮＮ）と、差動入力端子（ＩＮＰ／ＩＮＮ）から入力されたデータ信号１９を差動で入力する差動回路よりなるメインデータ用プリバッファ１３と、メインデータ用プリバッファ１３の差動出力(メインデータ)１７を差動で入力する差動回路よりなるメインデータ用メインバッファ１１と、差動入力端子（ＩＮＰ／ＩＮＮ）から入力されたデータ信号１９を差動で入力し所定の遅延時間遅延させて差動で出力する遅延回路１５と、遅延回路１５の差動出力１６と、差動のデータ信号１９とを入力し、テスト制御信号ＴＥＳＴにより、振幅テストモード時には、差動のデータ信号１９を選択し、その他のとき（デエンファシス設定時等）は、遅延回路１５の差動出力１６の出力を選択して出力する選択回路１４と、選択回路１４からの差動出力１８を差動で入力する差動回路よりなるデエンファシス用メインバッファ１２と、を備えている。

メインデータ用メインバッファ１１の差動出力の正転出力とデエンファシス用メインバッファ１２の差動出力の反転出力は共通接続され、差動出力端子の正転端子ＯＵＴＰに接続され、メインデータ用メインバッファ１１の差動出力の反転出力とデエンファシス用メインバッファ１２の差動出力の正転出力は共通接続され差動出力端子の反転端子ＯＵＴＮに接続され、メインデータ用メインバッファ１１の出力からデエンファシス用メインバッファ１２の出力を減算する減算器を構成している。

メインデータ用メインバッファ１１とデエンファシス用メインバッファ１２により、出力（ＯＵＴＰ／ＯＵＴＮ）する信号の論理の変化時の振幅を広げて信号を強調して出力する。

デエンファシス設定時には、制御信号ＥＮＡＢＬＥが活性化され、トランジションビット以降の信号であるノントランジションビットの振幅を減衰させることで波形強調が行われる。デエンファシス設定時には、遅延回路１５で遅延させたデータ信号１６が選択回路１４で選択され、デエンファシスデータ１８としてデエンファシス用メインバッファ１２に供給され、メインデータ用メインバッファ１１の差動出力から、デエンファシスデータ１８（１ビット前の信号）をデエンファシス用メインバッファ１２で差動増幅した信号の減算が行われ、図５、図６を参照して説明した従来の回路と同様の原理により、トランジションビットの振幅は、強調される。トランジションビットにつづくビットがトランジションビットの論理値と同一のノントランジションビットでは、出力信号の振幅（ＶＯＨ２−ＶＯＬ２）は、トランジションビットの振幅（ＶＯＨ１−ＶＯＬ１）から減衰される。

すなわち、回路１０は、デエンファシス設定時には、差動入力端子（ＩＮＰ／ＩＮＮ）に入力されたデータ信号１９のメインデータ用プリバッファ１３を経由の信号１７と、差動入力端子（ＩＮＰ／ＩＮＮ）に入力されたデータ信号１９を遅延回路１５で遅延させたデータ信号１６（デエンファシスデータ）の２つの信号の減算を行い、信号の論理の変化時の振幅が強調された信号を出力する。

デエンファシス非設定時には、制御信号ＥＮＡＢＬＥにより、デエンファシス用メインバッファ１２をディスエーブル状態（非活性状態）にして、メインデータ用メインバッファ１１単体で、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）に接続される伝送線路を駆動する。

本実施例においては、メインバッファ回路１０から出力（ＯＵＴＰ／ＯＵＴＮ）する信号の論理が変化した直後の１ビット目の信号であるトランジションビットの振幅（ＶＯＨ１−ＶＯＬ１）は、デエンファシス設定時とデエンファシス非設定時で同じである。デエンファシス非設定時は、メインデータ用メインバッファ１１の電流駆動能力は、デエンファシス設定時よりも大となるように制御される。

そして、振幅マージンテスト設定時（制御信号ＴＥＳＴが活性化時）には、テスト制御信号ＴＥＳＴによって、選択回路１４は、データ信号１９を選択し、デエンファシス用メインバッファ１２に供給する。メインデータ用メインバッファ１１は、データ信号１９をメインデータ用プリバッファ１３で差動増幅した信号が供給される。回路１０は、メインデータ用プリバッファ１３から入力される信号１７と同一論理である、セレクタ１４から入力される信号１８の２つの信号の減算を行い、メインバッファ１１とメインバッファ１２のそれぞれが駆動する電流の差分（Ｉ１−Ｉ２、但し、Ｉ１＞Ｉ２、；Ｉ１，Ｉ２は、図６の電流源Ｉ１、Ｉ２）で決まる振幅の信号を出力する。その振幅は、デエンファシス設定時のノントランジションビットの振幅と等しい。

メインバッファ回路１０を差動出力バッファで構成する場合、図６に示した回路構成を用いることができる。メインデータ用メインバッファ１１およびデエンファシス用メインバッファ１２の構成例として回路２０および回路２１から構成される回路２６がある。図１及び図６を参照して、メインバッファ回路１０の構成を説明する。

図６を参照すると、本実施例において、ソースが共通接続され定電流源Ｉ１（電流値は可変に制御される）に接続され、ゲートに、図１のメインデータ１７の正転信号(Main data positive）と反転信号(Main data negative）を入力するＮチャネルＭＯＳトランジスタ２２、２３と、ソースが共通接続され定電流源Ｉ２（電流値は可変に制御される）に接続され、ゲートに、図１のデエンファシスデータ１８の正転信号(Emphasis data positive）と反転信号(Emphasis data negative）を入力するＮチャネルＭＯＳトランジスタ２４、２５とを備え、トランジスタ２２のドレインとトランジスタ２５のドレインは共通接続されて反転端子ＯＵＴＮに接続されるとともに、抵抗Ｒ１を介して電源ＶＤＤに接続され、トランジスタ２３のドレインとトランジスタ２４のドレインは共通接続されて正転端子ＯＵＴＰに接続されるとともに、抵抗Ｒ２を介して電源ＶＤＤに接続される。ＮチャネルＭＯＳトランジスタ２４、２５の共通ソースとグランド間には、定電流源Ｉ２とスイッチＳＷが直列形態に接続されており、エンファシス非設定時、制御信号ＥＮＡＢＬＥが非活性状態でスイッチＳＷはオフする。

図６を参照すると、本実施例において、デエンファシス設定時には、定電流源Ｉ１、Ｉ２にそれぞれ流す電流は、デエンファシスレベルによって決まる比率の関係を有する電流値である。

デエンファシス非設定時には、定電流源Ｉ１にのみ、伝送線路を駆動する電流が流れ、定電流源Ｉ２には電流が流れない。

デエンファシス設定時の定電流源Ｉ１と定電流源Ｉ２の合計の電流値と、デエンファシス設定非設定時の定電流源Ｉ１の電流値は等しくなるように、可変制御され、デエンファシス設定と、デエンファシス非設定で、トランジションビットの振幅が同じとなるように制御される。

次に、デエンファシス設定時に、それぞれのメインバッファ１１、１２に流す電流の比率を具体的に計算する。

デエンファシス非設定時に、伝送線路を駆動するために必要な電流値（駆動能力）をＡ、定電流源Ｉ１の定常電流をＢ、定電流源Ｉ２の定常電流をＣ、必要なエンファシスレベルをＤ［ｄＢ］とすると、
Ａ＝Ｂ …（１）
Ｄ＝２０＊ｌｏｇ［（Ｂ−Ｃ）／（Ｂ＋Ｃ）］ （Ｂ＞Ｃ） …（２）
の関係が成り立つ。

図２乃至図４は、デエンファシス設定時、デエンファシス非設定時、振幅マージンテスト設定時における、メインバッファ１１とメインバッファ１２に入力される信号の論理と、それらバッファから出力される信号の論理、振幅の関係を示す（簡単のため、正転信号のみ示す）。

図２を参照すると、デエンファシス設定時には、信号Ｄ１は、メインバッファ１１に入力される信号であり、信号Ｄ２は、遅延回路１５により信号Ｄ１に対してｄｅｌａｙだけ遅延が加えられた信号でメインバッファ１２に入力される信号であり、回路１０にて、Ｄ１とＤ２の減算が行われ、Ｄ３に示すように、信号の論理の変化時の振幅が強調された出力信号となる。出力信号がＬＯＷレベルからＨＩＧＨレベルへの遷移時のＨＩＧＨレベル出力電圧はＶＯＨ１、ノントランジションビットのＨＩＧＨレベル出力電圧はＶＯＨ２（ＶＯＨ２＜ＶＯＨ１）、出力信号がＨＩＧＨレベルからＬＯＷレベルへの遷移時のＬＯＷレベル出力電圧はＶＯＬ１、ノントランジションビットのＬＯＷレベル出力電圧はＶＯＬ２（ＶＯＬ２＞ＶＯＬ１）とされる。

図３を参照すると、デエンファシス非設定時には、信号Ｄ１がメインバッファ１１に入力される信号であり、信号Ｄ４はメインバッファ１２の出力をハイインピーダンス状態にする論理信号である。メインバッファ回路１０から出力される信号Ｄ５の論理は、メインバッファ１１に入力される信号Ｄ１の論理のみによって決まる。ＨＩＧＨレベル出力電圧は、遷移、非遷移時にかかわらず常にＶＯＨ１であり、ＬＯＷレベル出力電圧は、遷移、非遷移時にかかわらず常にＶＯＬ１である。

図４を参照すると、振幅マージンテスト設定時には、信号Ｄ１がメインバッファ１１に入力される信号であり、Ｄ６はＤ１とタイミングがそろっていて同じ論理を有する信号でメインバッファ１２に入力される信号で、回路１０にて減算が行われるためそれぞれのメインバッファが駆動する電流の差から決まる振幅の信号を出力し、Ｄ７に示すように信号の論理の変化時に波形強調が行われていない信号となる。デエンファシス設定時と振幅マージンテスト設定時のノントランジションビットの振幅は等しく、トランジションビットの振幅が異なる。ＨＩＧＨレベル出力電圧は、遷移、非遷移時にかかわらず常にＶＯＨ２であり、ＬＯＷレベル出力電圧は、遷移、非遷移時にかかわらず常にＶＯＬ２である。

このように、本実施例によれば、デエンファシス機能を有する出力バッファにおいて、制御信号に基づき、振幅マージンテスト設定時には、トランジションビットの振幅が、トランジションビット以降の信号であるノントランジションビットの振幅と同じとなり、通常動作時と比べて小振幅の信号を出力することを可能としている。

また、本実施例によれば、メインバッファを変更することなく、入力バッファにおける受信信号の振幅マージンの確認用テスト機能を容易に追加することができる。

デエンファシス機能を実現するために設けられている減算を行う回路１０を有効に活用し、デエンファシス用メインバッファに、メインデータ用メインバッファに入力する信号と同じタイミングで同じ論理の信号を入力できる仕組みを持たせることで、デエンファシス設定時のノントランジションビットと同じ振幅で波形強調が行われていない信号を送出できるようにしている。

さらに、本実施例によれば、出力信号のコモンモードレベルを上げることなく、差動振幅を小さくして出力することができる。このため、テスト工程において、振幅マージンテストの測定精度を向上させることができる。

なお、振幅マージンテスト機能を具備した本実施例の出力バッファ回路は、半導体装置に組み込んで好適とされ、テストの容易化、精度向上に貢献する。本実施例の出力バッファ回路をシリアル化回路に備えたＳｅｒ／Ｄｅｓシリアルインタフェースのテスト工程において、出力バッファ回路から出力された信号(小振幅の信号)を自チャネルの入力バッファに折り返し供給してループバック方式で入力バッファの振幅マージンテストを行ってもよいし、他チャネルの入力バッファに折り返し供給して該他チャネルの入力バッファの振幅マージンテストを行ってもよいし、あるいは、振幅マージンテスト機能が正しく動作するか否かを検証するためには、出力バッファ回路からの小振幅信号を、ＬＳＩテスタに入力しそのレベルが所望のレベルであるか検証してもよい。

本発明は、シリアル化／デシリアル化（Ｓｅｒ／Ｄｅｓ）インタフェースのシリアル化回路（送信シリアルデータを伝送路に出力）の出力バッファ等に用いて好適とされる。以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 本発明において、デエンファシス設定時の動作を示す図である。 本発明において、デエンファシス非設定時の動作を示す図である。 本発明において、振幅マージンテスト設定時の動作を示す図である。 従来回路を説明する図である。 図１のメインバッファ１０、図５のメインバッファ５０の構成を示す図である。

符号の説明

１０、５０ メインバッファ回路
１１、５１ メインデータ用メインバッファ
１２、５２ デエンファシス用メインバッファ
１３、５３ メインデータ用プリバッファ
１４ セレクタ（選択回路）
１５、５５ 遅延回路
１６、５６ 遅延回路の出力
１７、５７ メインデータ（プリバッファの出力）
１８ セレクタの出力
１９ データ信号
２０ メインデータ用メインバッファ
２１ デエンファシス用メインバッファ
２２、２３、２４、２５ ＮチャネルＭＯＳトランジスタ
２６ メインバッファ回路
５４ デエンファシス用プリバッファ
５８ デエンファシスデータ

Claims (7)

1. 出力すべきデータ信号を入力し、前記データ信号の論理が変化する遷移時点では出力信号の振幅を強調して出力し、前記遷移以降前記データ信号が前記遷移後の論理と同じ論理値をとる非遷移時では前記出力信号の振幅を減衰させて出力するデエンファシス機能を有する出力バッファ回路であって、
   入力される制御信号が振幅マージンテストを示しているとき、前記遷移時の出力信号の振幅を、前記非遷移時の振幅と同じとなるように設定し、通常動作時と比べて、小振幅の信号を出力するように制御する回路を備えている、ことを特徴とする出力バッファ回路。
2. 前記出力バッファ回路が、前記データ信号を入力して出力する第１の出力バッファと、出力が、前記第１の出力バッファと共通接続された第２の出力バッファと、を備え、
   デエンファシス設定時に、前記第２の出力バッファの入力端には、前記データ信号を遅延回路で所定時間遅延した信号を供給し、前記振幅マージンテストには、前記第２の出力バッファの入力端に、前記データ信号を入力するように切替制御する選択回路を備え、
   前記第１の出力バッファと前記第２の出力バッファとは、前記第１のバッファの出力から前記第２のバッファの出力を減算した信号を前記出力信号として出力する構成とされている、ことを特徴とする請求項１記載の出力バッファ回路。
3. デエンファシス非設定時には、前記第２のバッファはオフ状態とされ、前記データ信号の論理が変化する遷移時点では前記出力信号の振幅を強調して出力し、前記データ信号が前記遷移後の論理と同じ論理値をとる非遷移時にも前記遷移時点と同一の振幅の出力信号が出力される、ことを特徴とする請求項１記載の出力バッファ回路。
4. データ信号を入力し出力端子から出力するデータ用の第１の出力バッファと、
   前記出力端子に出力端が接続された第２の出力バッファと、
   デエンファシス設定とデエンファシス非設定を指示する制御信号を入力し、前記制御信号がデエンファシス非設定を示す時には、前記第２の出力バッファを非活性状態とし、
   前記制御信号がデエンファシス設定を示す時には、前記第２の出力バッファの入力端に、前記データ信号を遅延させたエンファシスデータを入力してデエンファシス用のバッファとして動作させ、
   入力されるテスト制御信号が振幅マージンテストを示すとき、前記データ信号を選択して、前記第２の出力バッファの入力端に供給するように切替制御する選択回路と、
   を備えている、ことを特徴とする出力バッファ回路。
5. 前記データ信号は差動信号よりなり、
   前記第１の出力バッファが、差動回路よりなる第１のプリバッファと、前記第１のプリバッファを受ける差動回路よりなる第１のメインバッファと、を備え、
   前記第２の出力バッファが、差動回路よりなる第２のメインバッファを備え、
   前記第１のメインバッファの差動出力の正転、反転出力は、前記第２のメインバッファの差動出力の反転、正転出力とそれぞれ共通接続されて、共通接続点は、差動出力端子の正転、反転端子にそれぞれ接続され、
   前記選択回路には、前記データ信号の差動信号と、前記データ信号を遅延回路で遅延させた差動信号とを入力し、前記制御信号がデエンファシス設定を示す時には、前記データ信号を前記遅延回路で遅延させた信号を、前記第２のメインバッファの入力端に差動入力し、
   前記テスト制御信号が振幅マージンテストを示すとき、前記データ信号を選択して前記第２の出力バッファの入力端に供給する、ことを特徴とする請求項４記載の出力バッファ回路。
6. 請求項１乃至５のいずれか一記載の出力バッファ回路を備えた半導体装置。
7. 請求項１乃至５のいずれか一記載の出力バッファ回路を送信系に備え、前記出力バッファ回路から出力される信号を受信する受信系の振幅マージンテスト機能を備えたインタフェース回路。

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