KR950001601B1

KR950001601B1 - 뉴-럴 네트워크 회로

Info

Publication number: KR950001601B1
Application number: KR1019910011546A
Authority: KR
Inventors: 쿠니하루 우찌무라; 오사무 사이또; 요시히또 아메미야; 아추시 이와따
Original assignee: 니폰 덴신 덴와 가부시끼가시야; 고지마 마사시
Priority date: 1990-07-09
Filing date: 1991-07-08
Publication date: 1995-02-27
Also published as: US5353383A; KR920003189A; EP0477486B1; EP0477486A3; DE69119172T2; EP0477486A2; DE69119172D1; US5166539A; US5467429A

Abstract

내용없음

Description

뉴-럴 네트워크 회로

제1도는 본 발명의 뉴-톤회로의 제1의 실시예를 도시한 도면.

제2도는 본 발명의 뉴-톤회로의 제2의 실시예를 도시한 도면.

제3도는 본 발명의 뉴-톤회로의 제3의 실시예를 도시한 도면.

제4a, 4b도는 뉴-톤회로의 입력부의 전달특성을 도시한 도면으로,

제4a도는 감산회로와 절대치회로의 특성을 도시한 도면이며,

제4b도는 감산회로와 정류회로의 특성을 나타냄.

제5도는 종래형의 뉴-톤회로의 식별영역을 도시한 도면(2입력의 경우).

제6도는 본 발명에 의한 제1의 실시예의 뉴-톤회로의 식별영역을 도시한 도면(2입력의 경우).

제7a, 7b도는 본 발명의 뉴-톤회로의 식별영역의 형상(2입력의 경우)을 도시한 도면으로,

제7a도는 실시예 2의 초구면형을 표시하고,

제7b도는 실시예 3의 초다면체형을 도시.

제8a, 8b도는 복수 뉴-톤회로에 대한 식별영역의 제1의 형성예(2입력의 경우)를 도시한 도면으로,

제8a도는 종래형의 도시,

제8b도는 본 발명의 실시예 2를 도시.

제9a, 9b도는 복수 뉴-톤회로에 의한 식별영역의 제2의 형성예를 도시한 도면이며,

제9a도는 종래형의 도시,

제9b는 본 발명의 실시예 2를 도시.

제10도는 종래형의 뉴-톤회로의 연산회로 구성예를 도시한 도면.

제11도는 본 발명에 의한 실시예 1의 뉴-톤회로의 연산회로의 구서예를 도시한 도면.

제12도는 본 발명에 실시예 3의 초다면체 식별형 뉴-톤회로인 연산회로의 구성예를 도시한 도면.

제13도는 뉴-톤회로의 기호를 도시한 도면.

제14도는 2층구조의 뉴-럴 네트워크회로의 구성을 도시한 도면.

제15도는 3층구조의 뉴-럴 네트워크회로(OR처리출력형)의 구성을 도시한 도면.

제16도는 종래형의 뉴-톤회로의 구성을 도시한 도면.

제17a, 17b, 17c도는 역치회로의 전달특성을 표시한 도면이고,

제17a도는 스텝함수형,

제17b도는 접은선형,

제17c도는 시그모이도 함수형을 표시.

제18도는 본 발명의 뉴-톤회로의 제4의 실시예의 구성도.

제19도는 본 발명의 뉴-톤회로의 제5의 실시예의 구성도.

제20도는 본 발명의 제4, 제5의 실시예의 뉴-톤회로의 식별영역을 도시한 도면(2입력의 경우).

제21도는 본 발명의 뉴-톤회로의 누적연산회로의 제1의 실시예의 구성도.

제22도는 본 발명의 뉴-톤회로의 누적연산회로의 제2의 실시예의 구성도.

제23도는 본 발명의 뉴-톤회로의 누적연산회로의 제3의 실시예의 구성도.

제24도는 본 발명의 뉴-톤회로의 누적연산회로의 제4의 실시예의 구성도.

제25도는 본 발명의 뉴-톤회로의 누적연산회로의 동작의 설명도.

제26도는 본 발명의 뉴-톤회로의 누적연산회로의 제5의 실시예의 구성도.

제27도는 본 발명의 뉴-톤회로의 누적연산회로의 가산기본회로의 구성도.

제28도는 본 발명의 뉴-톤회로의 누적연산회로의 제6의 실시예의 구성도.

제29도는 본 발명의 뉴-톤회로의 누적연산회로의 제6의 실시예의 구성도.

제30도는 본 발명의 뉴-톤회로의 제1의 간략화한 실시예의 구성도.

제31도는 본 발명의 뉴-톤회로의 제2의 간략화한 실시예의 구성도이다.

본 발명은, 단위회로인 다수의 뉴-톤회로의 입출력단자간을 접속하는 것에 의해서 네트워크회로를 구성한 뉴-럴 네트워크회로에 관한 것이다. 뉴-럴 네트워크회로는 생물의 신경회로망을 모델화해서, 종래의 노이만형 계산기로서는 어려웠던 문자인식과 음성인식등의 패턴 인식처리, 최적화문제, 로보트제어등을 실현하는 것이다.

종래의 노이만형 계산기로는 프로그램에 따라 축차처리하기 때문에 계산시간이 방대했던 것에 대해, 뉴-럴 네트워크회로에서는 뉴-톤회로가 병렬로 연산을 실행할 수 있으므로 처리속도가 극히 고속으로 되는 특징이 있다. 또 뉴-럴 네트워크회로의 기능은 학습에 의해서 뉴-톤간의 접속상태를 바꾸는 것에 의해서 실현할 수 있다. 이 때문에 처리수순이 규칙화하기 어려운 문제라도 학습교재만 있으면 기능을 실현할 수 있는 특징이 있다.

학습을 항상 하면서 동작시키면, 환경의 변화에 의해서 시간과 더불어 원하는 기능이 변화해도, 그에 추종할 수 있는 등의 유연한 시스템이 구촉될수 있는 것이다.

더우기, 동일의 뉴-톤회로를 다수 접속해서 네트워크를 구성하기 때문에 고장난 회로가 있어도 다른 정상인 회로로 간단히 바꿔놓아 동작가능하기 때문에, LS1화하는 경우등에 높은 결함내성을 실현할 수 있다.

본 발명은 이와 같은 뉴-럴 네트워크회로를 LS1화하는 경우에 적합해, 회로규모와 소비전력이 작은 뉴-톤회로의 구성법에 관한 것이다.

뉴-럴 네트워크회로는 신경세포에 상당하는 뉴-톤회로를 단위로해서, 뉴-톤회로를 다수 접속해서 구성된다.

제13도에 1개의 뉴-톤회로의 기호를 도시한다.

1개의 뉴-톤회로는 복수의 입력단자에서 신호를 받아서, 각각의 입력신호에 대해서 하중계수를 갖고 있으며, 하중계수에 따라 결합의 강도를 변화시키는가, 입력과의 오차를 계산해, 그 결과를 전부 가산해서 출력을 결정한다.

이 뉴-톤회로의 접속에 의해 뉴-럴 네트워크회로의 구조가 결정되지만, 가장 간단한 구조는 제14도에 도시한 것과같은 2층구조의 뉴-럴 네트워크이다.

입력단자의 층을 입력층 또는 제1층, 뉴톤회로의 층을 제2층 또는 출력층이라 부르고 있다.

각각의 입력단자의 신호는 모든 뉴-톤회로에 병렬로 입력시키고 있어, 각각의 뉴-톤회로는 병렬로 입력 신호를 처리할 수 있도록 되어있다. 입력신호가 가해지면, 특정의 뉴-톤회로가 반응해서 인식등의 처리가 실현된다. 그러나, 2층구조의 뉴-럴 네트워크로서는 처리능력이 그리 크지않기 때문에, 일반적으로는, 제15도에 도시한것처럼 3층구조의 뉴-럴 네트워크를 사용하는 경우가 많다.

3층구조의 경우에는 제2층의 뉴-톤회로의 층을 중간층 또는 은폐층, 제3층의 뉴-톤회로의 층을 출력층이라 부른다. 이 제3층은 제2층의 뉴-톤회로의 출력을 입력으로해서, 제2층과 똑같은 구조를 갖는 경우와 다른 구조를 갖는 경우가 있다.

같은 구조의 경우에는 각각의 중간층의 출력신호는 모든 출력층의 뉴-톤회로에 입력되지만, 제15도에 나타낸것처럼 출력층의 뉴-톤회로를 OR논리처리만의 간단한 구조로 할 수 있다.

이 경우에는 중간층의 출력은 1개의 출력층의 뉴-톤회로에 접소될뿐만이므로 회로규모는 대폭으로 저감할 수 있음과 동시에, 패턴인식등에 사용할 경우 충분할 능력을 유지하고 있다. 그러나, 복잡한 처리에 대응하기 위해서는, 네트워크의 구조도 복잡한 것이 사용되는 것이 일반적이며, 뉴-톤회로의 출력이 궤환되든가, 3층이상의 다층구조가 사용되든가, 복잡한 네트워크회로를 조합시켜 된다. 종래의 뉴-럴 네트워크회로로 사용되었던 뉴-톤회로를 제16도에 도시한다. 3개의 입력에 대응해서, 3개의 하중계수(w1-wn)를 갖고, 감산회로는 입력신호와 하중계수의 차를 구해, 그 결과를 2승회로로 2승해서, 각각의 입력을 하중계수에 대하는 연살결과를 모두 가산회로에 의해서 누적하고, 그 결과인 평방근의 크기에 따라 출력치가 결정된다. 출력치를 최종적으로 결정하는 역치회로는 제17a도~제17b도에 표시한 것같은 전달특성을 갖고있다.

제17a도는 스텝함수형, 제17b도는 꺽은선형, 제17c도는 시그모이드 함수형이다.

제17c도의 시그모이드 함수형이 더욱더 범용성이 높지만, 연산이 복잡하기 때문에 제17a도, 제17b도와 같은 간단화한 것이 사용된다.

제16도의 뉴-톤회로를 이용하여, 제15도의 3층구조의 네트워크회로를 구성한 것은 패턴인식등에 사용된다.

제15도의 구성으로 중간층의 뉴-톤회로의 개수를 m개, 입력층의 입력단자수를 n개로 하면, 하중계수는 n, m개만 존재해, 이 개수만큼 감산회로와 2승회로가 필요해진다.

패턴인식의 대상수가 많게될지라도 중간층의 뉴-톤 수 m은 크게되기 때문에 극히 다수의 감산회로와 2승회로가 필요해짐을 알게된다.

특히, 디지탈회로로 뉴-럴 네트워크회로를 실현할 경우에는, 승산회로를 사용하는 2승회로의 회로규모가 극히 크기 때문에, 장치가 극히 대형화되고, 다수의 뉴-톤회로를 LS1화하지 못하는 문제가 있었다. 또, 2승회로는 회로규모뿐만 아니라, 소비전력도 큰회로여서, 극히 다수의 회로가 동시에 동작하는 것에 의해서 전체의 소비전력은 극히 커지는 문제도 있다.

본 발명의 목적은, 종래의 2승회로를 사용한 뉴-톤회로로 구성된 뉴-럴 네트워크회로와 동등이상의 기능을 가지며, 회로규모와 소비전력의 저감을 도모한 SLI화에 적합한 뉴-럴 네트워크회로를 실현하는데 있다.

상기의 목적을 해결하기 위해서, 본 발명은 n개의 입력단자와(n은 1이상의 정수), 상기 입력단자의 각각에 대응하는 n개의 하중계수와, 입력신호와 상기 하중계수의 차를 구하는 감산회로와, 상기 감산결과의 절대치를 구하는 절대치회로와, 상기 절대치연산의 결과를 모두 누적하는 가산회로와, 상기 누적결과가 입력되는 역치회로와를 구비하고, 또한 역치회로의 출력치를 출력신호하는 뉴-톤회로를 단위회로로 해서, 다수의 상기 뉴-톤회로의 입출력단자간을 접속하는 것에 의해서 네트워크회로를 구성하고, 상기 네트워크회로에 입력된 복수의 입력신호에 대하여 각각 독자의 상기 하중계수를 갖는 뉴-톤회로가 연산을 실행하고, 상기 네트워크회로내의 전부 또는 일부의 상기 뉴-톤회로의 출력치를 상기 뉴-톤회로의 출력신호로해, 각각의 상기 뉴-톤회로의 상기 하중 계수와 상기 역치회로의 역치의 크기에 따라 상기 네트워크회로의 기능을 제어하는 것을 특징으로 한다.

더우기, 본 발명은, n개의 입력단자와(n은 1이상의 정수), 상기 입력단자의 각각에 대응해서 2개씩, 합계 2n개의 하중계수와, 상기 2개의 하중계수로 되는 각조중 큰 값의 하중계수를 wH, 작은 값의 하중계수를 wL로해서, (입력신호-wH)를 구하는 감산회로와 (wL-입력신호)를 구하는 감산회로와, 각각의 감산 결과의 양수의 값만을 통과시키는 정류회로와, 상기 상류회로의 출력을 각각 비선형특성회로를 경유한 후 또는 직접 가산회로로 누적해, 상기 누적결과가 입력되는 역치회로와 구비하고, 상기 역치회로의 출력치를 출력신호로 하는 뉴-톤회로를 단위회로로하여, 다수의 상기 뉴-톤회로의 입출력단자간을 접속하는 것에 의해 네트워크회로를 구성해, 상기 네트워크회로에 입력된 복수의 입력신호에 대해서 각각 독자의 하중계수를 갖는 상기 뉴-톤회로가 연산을 실행해, 상기 네트워크회로내의 전부 또는 일부의 뉴-톤회로의 출력치를 상기 네트워크회로의 출력신호로해, 각각의 상기 뉴-톤회로의 상기 하중계수와 상기 역치회로의 역치의 크기에 의해서 상기 네트워크회로의 기능을 제어하는 것을 특징으로 한다.

본 발명은 종래의 뉴-톤회로에 사용한 2승회로를 같은 기능을 갖고, 회로규모가 작은 절대치회로로 치환하는 것에 의해 2승회로를 필요로 하지않기 때문에 회로소모와 소비전력의 저감을 도모하는 것이 가능하다. 또한 종래의 뉴-톤회로로서는 식별영역형상이 고정이기 때문에 임의 형상의 식별영역을 형성하는 데 극히 다수의 뉴-톤회로수를 필요로 했었다.

거기서 본 발명에서는 종래의 2배의 하중계수를 갖는 뉴-톤회로에 의해 1개의 뉴-톤회로의 식별영역형상을 가변으로해서, 작은 뉴-톤회로수로 임의 형상의 식별영역을 형성할 수 있도록 했다.

[뉴-톤 회로 1]

본 발명의 뉴-톤회로의 제1의 실시예를 제1도에 도시한다.

n개의 입력에 대응해서, n개의 하중계수(w1-wn)를 갖고, 감산회로는 입력신호와 하중계수의 차를 구하고, 그 결과를 절대치회로에 입력하고, 각각의 입력과 하중계수에 대하는 절대치회로의 출력을 모두 가산회로에 의해서 누적해, 그 결과에 의해서 출력치가 결정된다.

출력치를 최종적으로 결정하는 역치회로는 종래회로와 같이 제17a도~제17c도에 도시한 것같은 전달특성을 갖고있다.

제16도의 종래의 뉴-톤회로와 비교하면, 2승회로가 절대치회로로 치환되어 평방근회로가 생략되어 있다.

제16도의 종래의 뉴-톤회로 또는 제1도의 본 발명의 뉴-톤회로를 사용하여 제15도의 네트워크회로를 구성한 것은 패턴인식에 많이 사용된다. 입력층에 입력된 패턴에 의해서 뉴-톤회로가 반응해서 인식을 행한다. 입력신호의 수에 대응한 차원수의 다차원공간을 인식하는 다수의 영역으로 구획하도록 뉴-톤회로의 하중계수가 정해져있으면, 입력패턴을 포함한 영역을 형성하는 뉴-톤회로가 반응한다.

입력수가 2개의 경우, 1개의 뉴-톤회로가 형성하는 영역의 형상은 제16도의 종래의 경우에는 제5도에 표시한것 같이 원상으로 된다. 예를 들면, 입력1, 2 의 값이 원내의 부분에 포함될 경우에 뉴-톤회로가 반응하도록 하려면, 하중계수 w1, w2의 치를 원의 중심점에 설정해서 벡터 W를 정해, 역치회로의 임계치레벨 h의 크기를 반경에 설정하면 좋다. 다시말해, 벡터 W와 입력벡터의 거리를 계산해, 거리가 임계치레벨 h이내이면 뉴-톤회로가 반응출력(Low)를 내고있다.

따라서, 벡터 W로부터 등거리로되는 반경 h의 원이 경계로 된다.

역치회로의 전달특성을 제17a도의 스텝 함수형으로 설정하면, 식별영역의 경계는 명확해진다.

제17b도, 제17c도의 특성으로 설정하면 경계는 폭을 갖는 것으로 된다.

입력수가 3개의 경우의 식별영역을 구상이되며, 4개이상에서는 초구면으로 된다.

식별가능한 영역수는 뉴-톤회로가 증가하는한 많게된다. 또, 제15도와 같이 출력층에서 OR처리를 행하는 것에 의해, 식별영역을 복수의 초구면의 집합으로서 형성가능하기 때문에 다수의 뉴-톤회로를 사용하면 임의의 형상의 식별영역에 대응가능하다.

본 발명에 의한 제1도의 뉴-톤회로로서는, 입력수가 2개의 경우, 1개의 뉴-톤회로가 형성되는 영역의 형상은 제6도에 표시한것 같이 사각형이 된다.

제1도의 뉴-톤회로에서는 입력과 하중계수의 차를 가산해, 그 총화가 역치회로의 임계레벨 h보다 작으면 반응출력을 출력하고 있다. 그 경계는 입력 1을 X, 입력 2를 Y로 하면,

1x-w11+1Y-w21=h

의 직선으로 표시된다.

따라서, 입력수가 2개의 경우에는 제6도와 같이 사각형으로 되고, 입력수가 3개의 경우에는 8면체로되며, 4개이상에서는 초다면체로 된다.

본 발명과 종래회로의 식별영역을 비교한 경우에, 식별영역의 형상이 다르다는 점을 제외하면 모두 같은 기능을 갖고 있다.

임의의 형상의 식별영역에 대응하기 위하여 복수의 뉴-톤회로를 사용하는 경우, 초구면에서도 초다면체라도 접하도록 나란히 늘어놓은 것은 간격이 생기기 때문에 중첩을 만들필요가 있다.

중첩부분에 대해서는 2종류의 뉴-톤회로가 식별하는 영역의 형상의 차이는 없어진다.

즉, 임의의 형상의 표면때문에 울룩불록(울통불통)의 형상이 틀리는 것에 지나지 않기 때문에 2종류의 뉴-톤회로가 식별하는 영역의 형상의 차이에 의한 성능의 차는 거의 없는것으로 생각된다.

디지탈회로에 의해서 뉴-럴 네트워크회로를 실현하는 경우의 뉴-톤회로의 구성예는 종래형에서는 제10도에 표시한 것같이 되며, 본 발명에서는 제11도에 도시한 것같이 된다.

제10도, 제11도에서는 i번째의 입력과 하중계수에 대하는 연산회로와 1부터 n까지의 연산결과의 누적을 행하는 i번째의 가산기만을 나타내고 있으며, 뉴-톤회로의 입력부분이다.

제10도, 제11도를 비교하면 종래회로의 2승회로와, 본 발명의 절대치회로의 부분이 다르게 된것이외는 같은 구성도이다.

종래 회로의 2승회로는 승산기의 A, B의 2개의 입력단자에 같은 신호를 입력하는 것에 의해서 실현되고 있는것에 대해서, 본 발명의 절대치회로는 제11도에 도시한 것 같이 EX-OR논리(배타적 논리합)게이트만으로 구성된다.

입력 i와 하중계수 wi의 차를 가산회로로 연산하면, 연산결과가 양수의 경우에는 캐리출력(Co)가 ＂0＂로 되며, 연산결과가 음수의 경우에는 캐리출력(Co)가 ＂1＂로 좋다.

2의 보수표시 2진디지탈신호로 음수를 양수로 변화하는데는 각 비트신호를 반전해서 ＂1＂로 가산하면 된다.

따라서, 상기 Co가 ＂1＂인때만 EX-OR게이트를 사용해서 각 비트신호를 반전해, 누적을 행하는 가산회로의 캐리입력(Cin)을 이용해서 ＂1＂의 가산을 행하는 것이 가능하다.

제10도, 제11도에서는, 신호는 4비트의 2진디지탈인 때의 예이지만, 이것은 도면을 간단히 하기위함이며, 일반적으로는 8비트이상의 정밀도의 2진디지탈신호가 사용된다.

디지탈신호의 비트수를 Nbit로 하면, 가산회로를 구성하는데에 필요한 트랜지스타수 Na는 다음식으로 개략 산출된다.

Na=28Nbit

또, 승산회로를 구성하는데 필요한 트랜지스타수 Nm는 다음식으로 개략 산출가능하다.

Nm=26Nbit²

더우기, 절대치회를 구성하는데 필요한 트랜지스타수 Nz는 다음식으로 개략 산출된다.

Nz=16Nbit

필요한 트랜지스타수를 8비트, 16비트의 경우를 예로시산해보면,

Nbit=8의 경우, Na=224, Nm=1664, Nz=128

Nbit=16의 경우, Na=448, Nm=6656, Nz=256

비트수가 크게됨에 따라 가산회로나 절대치회로에 비해서 승산회로가 극히 큰 회로규모로 되는 것은 명확한 것이다.

이와 같이, 승산회로를 사용하지 않는 본 발명의 뉴-톤회로에서는 종래형보다 대폭적으로 회로규모를 저감가능한 이점이 있다.

또 소비전력도 거의 회로규모에 비례해서 증감하기 때문에, 대폭의 회로규모저감에 의한 소비전력의 삭감 효과도 있다.

더우기, 승산회로와 절대치회로를 비교한 경우, 승산회로의 지연시간 Tm은 1비트의 가산회로의 지연시간을 Ta1로 하면, Tm=2Nbit Ta1로 계산되는데 대해서, 절대치회로의 지연시간은 1비트가산 회로의 지연시간보다 약간 적을 정도이므로, 승산회로보다 1/(2Nbit)로 저감할 수 있는 것으로 된다.

이와 같이 본 발명의 뉴-톤 회로는 연산시간을 대폭으로 단축가능한 이점도 있다.

[뉴-톤회로 2]

본 발명의 뉴-톤회로이 제2, 제3의 실시예를 제2도, 제3도에 도시한다. n개의 입력단자와(n는 1이상의 정수), 각각의 입력단자에 대응해서 2개씩의 합계 2n개의 하중계수를 갖고, 2개의 조중 큰 값의 하중계수를 wH, 적은 값의 하중계수를 wL로 하면, 감산회로는(입력신호-wH)와 (wL-입력신호)를 구하고 있으며, 각각의 감산결과의 정의값만을 통과시키는 정류회로를 갖고있다.

각각의 입력과 하중계수에 대하는 연산결과를 전부가산회로에 의해서 누적하고, 그 결과에 의해서 출력값이 결정된다.

출력치를 최종적으로 결정하는 역치회로는, 종래회로와 같이 제1도에 도시한 것과같은 전달특성을 갖고있다.

제1도의 뉴-톤회로에 있어서 입력부분의 전달특성을 제4a도에 도시한다. 감산회로와 절대치회로의 특성은, 입력신호에 대해서 하중계수 w이하의 부분에서 극성이 반전하기 때문에 V자형의 특성을 갖고있다.

제16도의 종래의 2승회로를 갖는 뉴-톤회로에서는, 이것이 방물선 특성이 된다.

이것에 대해서, 본 발명에 의한 제3도의 뉴-톤회로에서는 1개의 입력에 대해서, wH, wL의 2개의 하중계수를 갖고 있기 때문에 입력부분의 특성은 제4b도와 같은 특성으로 된다.

wH와 wL사이의 입력에 대해서 출력레벨이 제로로 된다.

또, 본 발명에 의한 제2도의 뉴-톤회로에서는 2승회로에 의해서, wH이상과 wL이하의 직선부분이 방물곡선으로된다.

입력수가 2개인 경우, 제2도, 제3도의 본 발명에 의한 뉴-톤회로에서는, 1개의 뉴-톤회로가 형성하는 영역의 형상은, 제2도에서는 제7a도, 제3도에서는 제7b도에 도시한 것과같은 형상으로 된다.

하중계수 wH1, wH2의 값은 벡터 WH와, 하중계수 wL1, wL2의 값인 벡터 WL와 2개의 벡터를 1개의 뉴-톤회로가 갖고있고, 입력 1＜wL1, 입력 2＜wL2의 영역과, 입력 1＜wL1, 입력 2＞wH2의 영역과, 입력 1＞wH1, 입력 2＜wL2의 영역과, 입력 1＞wH1, 입력 2＞wH2의 영역의 4영역에서는, 제1도의 뉴-톤회로와 같은 특성을 나타내지만, 그것이외의 부분에서는 입력이 1이 wL1에 wH1까지인 때에는 입력 1에 대한 연산결과는 영(0)이기 때문에 입력 2만으로 식별영역의 범위가 정해지며, 역치회로가 Low를 출력하는 것은(wL2-h)부터 (wH2+h)의 범위로된다.

또 입력 2가 wL2부터 wH2까지인 때에는 입력 2에 대한 연산결과는 영(0)이기 때문에 입력 1만으로 식별영역의 범위가 정해지고, 역치회로가 Low를 출력하는 것은(wL1-h)부터 (wH+h)의 범위로 된다.

따라서, 그 양자를 합한 영역은 제7도에 도시한 것같은 형상으로 된다. 그 (wL1, wL2)와 (wH1, wH2)의 2점을 대각선으로 하는 4각형은 정방형이지 않고 장방형이며, 그 형상은 하중계수에 의해서 제어할 수 있는 것이 명확하다. 입력수가 3개의 경우인 식별영역은 직방체에 두께 h의 주변부를 포함한 형상으로 되며, 4개이상에서는 초직방체로 두께 h의 주변부를 포함한 형상이 된다.

본 발명에 의한 뉴-톤회로의 식별영역의 형상은, 제7도에 도시한것같이 되는것을 설명했지만, 그 형상은 벡터 WL와 WH가 거의 같은 경우에는 제1도의 뉴-톤회로의 식별영역의 형상에 가깝게 되고, 역치레벨 h가 작으면 그 형상은 거의 장방형으로 된다.

이와 같이 본 발명의 뉴톤회로의 식별영역의 형상은 자유도가 높은것으로 되어있다.

따라서, 제8도에 임의형상을 목표식별영역으로 해서, 종래형과 본 발명의 뉴-톤회로에 대응한 예를 도시한다.

제8a도의 종래형으로는 상기한 바와 같이 다수의 뉴-톤회로가 필요하였지만, 제8b도의 본 발명(제2도의 경우)에서는 극히 소수의 뉴-톤회로는 끝남을 알수 있다.

더우기, 실제의 응용에서는 패턴인식에 모든 입력데이타가 유효하게 이용될수 있다고는 알려져 있지않고, 패턴의 특징정보를 추출해서 이용되므로, 불필요한 입력데이타가 포함되어 있는것이 많다.

제9a도, 제9b도는 입력 2의 값이 의미없는 데이타인 경우의 예이다. 식별영역은 입력 1로 결정되며, 입력2에 관해서는 모든 범위가 영역에 포함된다.

이 때문에, 입력 2의 방향에 긴영역을 실현하지 않으면 안된다. 그러나, 입력 2를 표현하고 있는 디지탈 신호의 비트수가 큰 경우나, 부동소수점 표현인 경우에는 입력 2의 범위는 극히 넓고, 입력 1의 식별영역의 폭이 적으면 적은 반경의 원으로 식별영역을 메몰할 필요가 있어, 극히 다수의 뉴-톤회로가 필요해진다.

현실문제로서는 뉴-톤회로에 비례해서 회로규모가 크게되며, 뉴-톤수에는 한계가 있기 때문에, 역으로 입력신호의 범위를 좁게하는 것으로 대처하지 않으면 안된다.

입력신호의 범위를 좁게하면 신호정밀도(분해능)가 저하하기 때문에 정밀도가 좁은 패턴인식은 할수 없게 된다.

이것에 대해서, 본 발명에서는 이같은 경우도 입력신호의 범위에 관계없이 1개의 뉴-톤회로로 대처할 수 있기 때문에 필요 뉴-톤수의 저감효과가 극히 큰 이점이 있다.

더우기, 패턴인식의 정밀도를 크게 개선할 수 있는 것이 명확하다. 디지탈회로에 의해서 제3도의 본 발명 뉴-럴 네트워크회로를 실현하는 경우의 뉴-톤회로의 구성예를 제12도에 도시한다.

제12도에서는 뉴-톤회로의 입력부분인 i번째의 입력과 하중계수에 대한 연산회로와 i에서 n까지의 연산 결과의 누적을 행하는 i번째의 가산기만을 도시하고 있다.

입력신호와 하중계수의 감산을 실행하는 가산회로의 캐리출력(Co)이 ＂1＂인 때에 연산결과가 음수이기 때문에 정류회로는 AND게이트회로를 사용해서 음수가 전달되지 않도록 되어있다.

또, wH와 wL의 계수에 대하는 연산결과중 적어도 1개는 영(0)출력이기 때문에 양자의 가산은 OR게이트로 간단히 실현되기 때문에 누적에 사용하는 가산회로의 개수는 제1도의 경우보다 증가하지 않는다. 따라서, 본 발명의 1개의 뉴-톤회로의 회로규모는 제1도의 경우에 대해서 하중계수의 연산에 사용하는 가산회로가 1개부터 2개로 증가하는 것뿐이다. 제2도의 실시예로서는 2승회로가 1입력에 붙어서 2개가 필요한 것처럼 써져 있으나, 제12도와 같이 구성을 하면 OR회로로 가산한 후에 2승회로를 배치해도 같은 연산이 가능하기 때문에 2승회로는 1입력에 붙어서 1개로되고, 종래형과 같게 된다.

가산기와 2승회로의 회로규모를 비교하면 2승회로쪽이 압도적으로 크기 때문에, 본 발명의 1개의 뉴-톤회로의 회로규모증가의 비율은 작다.

필요한 뉴-톤수의 저감효과는 응용에 의해 크게 다르지만, 규모가 큰 뉴-럴 네트워크회로이면 저감효과는 크며, 1/100~1/10000이상으로 된다고 생각되기 때문에 본 발명의 뉴-럴 네트워크회로로서의 회로규모 저감효과는 극히 크다.

[뉴-톤회로 3]

본 발명으로 되는 뉴-톤회로의 제4실시예에의 구성도를 제18도에 나타낸다.

본 실시예는 감산회로에 의해서 얻어진 입력신호와 하중계수의 감산결과를 2승회로를 사용해서 변화하고 있다.

n개의 입력단자와(n은 1이상의 정수), 각각의 입력단자에 대응해서 2개씩의 합계 2n개의 하중계수를 갖고, 감산회로는 입력신호와 2개의 조중 1개의 하중계수 w와의 차를 구하고 있어, 각각의 감산결과는 2승회로에서 양수로 변환됨과 동시에, 승산회로에서 2개의 조중, 또 1개이 하중계수 wH를 곱한다.

각각의 입력과 하중계수에 대한 연산결과를 모두가 산화로에 의해서 누적해, 그 결과에 의해서 출력치가 결정된다.

본 발명으로 되는 뉴-톤회로의 제5의 실시예의 구성도를 제19도에 표시한다.

본 실시예는 감산회로에 의하여 얻어진 입력신호와 하중계수의 감산결과를 절대치회로를 사용해서 변환하고 있다.

n개의 입력단자와(n은 1이상의 정수), 각각의 입력단자에 대응해서 2개씩의 합계 2n개의 하중계수를 갖고, 감산회로는 입력신호와 2개의 조중 1개의 하중계수 w와의 차를 구하고 있고, 각각의 감산결과는 절대치회로로 양수로 변환됨과 동시에, 승산회로로 2개의 조에 또 1개의 하중계수 wh를 곱한다.

각각의 입력과 하중계수에 대한 연산결과를 모두 가산회로에 의해 누적해, 그 결과에 의해서 출력치가 결정된다.

제20도는 본 발명에 있어서 뉴-톤회로의 식별영역형상을 표시한다. 입력수가 2개의 경우, 제18도의 경우에는 1개의 뉴-톤회로가 형성되는 영역의 형상은 제20a도에 표시한 것같은 타원의 형상이 된다.

또, 제19도의 경우에는 1개의 뉴-톤회로가 형성하는 영역의 형상은, 제20b도에 표시한 것같은 마름모형의 형상이 된다. 예를 들면, 제18도의 실시예에서는 입력 1에 대해서(입력 1-w1)wh1=h가 경계점으로 되기 때문에 입력 1의 방향의 반경은 h/wh1로 된다. 똑같이 입력 2의 방향의 반경은 h/wh2로 된다.

다시말해, 하중계수 wh에 의해서 반경이 자유로 제어가능한 것으로 된다. 또, 제19도의 실시예에서도 똑같이 4각형의 대각선 방향이 자유로 제어할 수 있도록 된다.

이와 같이, 본 발명이 뉴-톤회로의 식별영역의 형상은 자유도가 높은 것으로 되어있기 때문에, 제2도, 제3도의 본 발명의 제2, 제3의 실시예와 같은 효과가 얻어진다.

[구체회로]

상기의 뉴-럴 네트워크회로를 실현하는 경우에, 계수연산과 누적연산을 실행하기에는 극히 다수의 연산회로가 필요함과 동시에, 이들회로가 큰 전력을 소비하는 것이 문제이다.

거기서, 더우기 소비전력의 저감과 처리시간의 단축을 도모하기 위해서, 이하의 누적가산회로에 의해 상기 뉴-럴 네트워크회로를 구성하는 것이 유효하다.

본 발명의 누적가산회로는 최종적인 역치처리의 특성을 살려, 모든 누적가산회로의 입력신호가 단일극성의 신호이며, 누적가산의 도중결과가 단조증가이기 때문에, 역치처리에 있어서 포화점이 값과 비교해, 포화점을 누적결과가 넘었을 경우에 역치회로와 일정의 값을 출력하기 때문에, 출력결과에 영향을 끼치지 않는 불필요한 계산을 중단하도록해서, 처리시간의 단축과 소비전력의 저감을 도모하는 것을 가능케하고 있다.

[구체회로예 1]

제21도의 실시예는 가산수단으로서 2개의 입력단자를 구비하는 n개의 가산회로 ADD-1, ADD-2, …, ADD-n와, 역치처리수단으로서 1개의 역치회로와, 제어수단으로 n개의 판별회로 CTL-1. CTL-2, …, CTL-n 및 각 판별회로 CTL-1, …의 판단결과의 OR회로등으로 구성된다. 우선, 제1의 가산회로 ADD-1에는 동일극성의 2개의 입력신호 d1, d2를 입력하고, 제2의 가산회로에는 제 n의 가산회로 ADD-n에는 그전의 제n-1의 가산회로(도시생략)로 부터 누적된 가산결과와 동일극성의 입력신호 dn을 입력해, 그 누적된가산 결과를 역치회로에 입력한다. 역치회로는 제17도에 표시한것 같이, 어떤값 g로 출력레벨이 포화하는 전달특성을 갖는다.

다음에 제1의 판정회로 CTL-1에는 입력신호 d1과 역치회로 1이 포화점의 값 g를 입력하고, 제2의 판별회로 CTL-2에는 제1의 가산회로 ADD-1의 가산결과와 상기 포화점의 값 g를 역치회로 1의 역치로해서 입력하고, 이하 똑같이 제n의 판정회로 CTL-n에는 네 n-1의 가산회로(도시생략)의 누적가산결과와 포화점이 값 g를 입력한다.

각 판정회로는 각각 각 가산회로의 가산결과와 포화점 g의 값의 대소관계를 판별하고, 가산결과의 폭이 g보다 크다면, 여기서 계산을 중지하기 위해 판별회로에서는, 그 판별결과에 의해 제어신호를 가산회로에 송출해, 그 가산회로 이하의 계산의 중단을 지시한다.

이상과 같이 각 판별회로 CTL-1, CTL-2, …, CTL-n의 각 판별과는 OR회로에 입력되고, OR출력은 역치회로에 입력되어서, 계산이 중단된 경우에 포화점 g에 대한 출력치 Hi의 출력을 지시한다.

이와 같이 누적가산의 도중결과가 역치처리의 출력결과에 영향을 미치지 않는 값으로 된 경우에는, 모든 가산을 하지않고 바른 출력의 값을 출력하는 것이 가능하다.

더우기, 각 입력신호 di이전에 di를 구하기 위한 계수연산회로가 있는 경우에는, 그들의 계산의 삭감도 똑같이 행하는 것도 할수 있다.

제22도의 실시예는, 상기회로에 관해서 가산회로와 판별회로를 다중화한 경우의 실시예이다.

n개의 입력단자와 1개의 출력단자를 구비하고, 가산수단으로서 1개의 가산회로(ADD) 및 1개의 레지스타(R) 및 n개의 입력단자에 입력되는 n개의 동일극성의 입력신호 d1, d2, …, dn를 그 순번을 변화하여 하나씩 순차로 가산회로 2에 입력하는 변화스위치와, 역치처리수단으로서 가산회로와 레지스타에 누적된 가산결과를 입력해서 역치처리해 그 출력치를 출력단자의 출력신호 y로 하는 역치회로와, 제어수단으로서 1개의 판별회로(CTL)등으로 구성된다.

판별회로에는 가산회로에서 누적된 가산결과가 그 계산시마다 입력됨과 동시에, 역치회로의 역치인 포화점이 값 g가 입력된다.

이것에 의해, 판별회로는, 가산회로에서의 누적된 가산결과와 포화점의 값 g의 대소를 비교하고, 그 비교결과에 의해, 상기의 가산결과가 역치회로의 출력치에 영향을 주지않는 것을 판별해서 가산회로에 대해서는 계산을 거기까지만 하고 중단하는 제어신호를 송출함과 동시에, 역치회로에 대해서는 포화점의 출력치 Hi를 출력신호로하는 제어신호를 송출해서, 제21도의 실시예와 똑같이 동작한다.

[구체회로 2]

본 발명의 누적가산회로의 실시예를 제23도에 도시한다. 입력단자수는 n개, 출력단자수는 m개의 구성이다.

입력단자의 1번째에서 k번째의 신호에 대해서는 병렬로 모두 계산에 응해서 계수연산회로와 가산회로가 배치되어 있다. 그러나, 입력단자의 (k+1)번째에서 n번째의 입력에 대해서는 도면중에 표시한 집중연산부만으로 연산을 실행하도록 되어있다.

입력단자의 1~k번째에 대한 연산의 도중결과는 m개의 출력단자에 대응해서 m개 존재하고, 그들은 선택 제어회로에 모두 입력되어있다.

선택제어회로는 m개의 연산에 도중결과에서 1개를 선택해 집중연산회로에 입력해있다. 이때 선택제어회로는 1~m번째중 몇번째의 출력단자에 대응하는 신호를 선택했는가를 어드레스신호로서 동시에 출력하고 있고, 어드레스신호는 계수 RAM회로와 출력레지스타회로에 입력된다.

계수 RAM회로는 어드레스신호에 의해서 필요한 계수데이타를 2개 읽어내고 집중연산부의 (k+1)~n의 레지스타회로에 전송해 집중연산부호(k+1)~n번째의 입력신호와 계수의 연산이 실행되어서 1~k번째에 대한 연산의 도중결과와 누적되어서, 전입력에 대한 연산의 누적결과는 역치회로에 입력된다. 역치회로의 출력신호는 어드레스신호에 의해서 선택된 출력단자에 출력레지스타회로에 의해서 출력됨과 동시에, 출력레지스타회로는 출력신호를 보유한다.

이와 같이, (k+1)~n번째의 입력에 대한 연산회로가 거의 생략되어있다. 더우기, 제24도에 표시한 실시예에서는, 집중연산부의 구성이 상기의 실시예와 다르다

계수연산회로와 가산회로의 회로규모를 더 가감하기 위해서는 누적용 레지스타회로 ACC와 스윗치회로에 의해서 1조의 계수연산회로와 가산회로로 (k+1)~n번째의 연산을 실행가능하도록 구성된다. 즉 계수연산 회로의 2개의 입력에 각각 스윗치회로를 설치하고, 입력단자와 계수를 바꾼다.

이것에 의해, (k+1)~n번째의 입력에 대해 연산회로규모는 상기의 실시예보다 더 저감된다.

누적회로의 동작을 제25도는 도시하고 있다.

계수연산회로와 가산회로와 계수의 메모리회로를 1개의 셀이라 생각한다. 제25도는 입력단자수 n이 8개, 출력단자수 m이 16개의 경우에 대해서, 각 셀의 연산동작을 표시하는 것이다. 계수연산회로는 패턴인식등에서는 일반적으로 입력신호와 계수의 사이의 오차나 거리를 계산하고 있다. 그 경우에는 계수연산회로의 출력은 정수이다. 한편 역치회로는 제17도에 표시한것 같이 포화특성을 갖고있다. 포화특성에는 입력레벨이 어느치 이상에서는 출력레벨이 변화하지 않도록 되어있다.

즉, 출력레벨이 포화레벨에 달하면, 그 이상으로 입력레벨이 커지더라도 출력레벨은 변화하지 않는다. 따라서, 양수의 누적연산과 역치회로가 조합되면 누적결과와 단조증가만 하기 때문에 누적도중에 출력레벨이 포화레벨까지 달하면, 그 이후의 연산을 생략하는 것이 가능하다.

제25도는 연산의 필요한 셀과 연산의 생략이 가능한 셀에 관하여 표시하고 있다. 이 예에서는 모든 셀에 관하여 연산을 실행하지 않으면 열(줄)은 1열뿐이다, 일반적으로 패턴인식등에서는 입력에 대해서 어느것인가 1개의 출력이 반응해서 입력패턴을 카테고리로 분류하도록 설계되어있는 것이 많다. 다른 응용에서도 소수의 뉴-톤회로가 반응할뿐, 거의 모두는 반응하지 않는다. 따라서, 제25도에 표시한 것같은 동작은 많은 응용에 있어서 보이는 특성이다.

제25도의 예에서는, 입력단자의 5번째에서 이후는 8열째의 연산회로만 연산이 필요없고, 그외의 대부분의 연산회로에 대해서는 생략할 수 있는 것이 명백하다.

연산의 필요한 셀과 불필요한 셀의 배치는 입력신호에 의해서 변화하지만, 어떠한 입력신호에 대해서도 연산이 불필요한 셀이 제25도에 가까운 형으로 분포하기 때문에 본 발명의 누적회로와 같이 연산회로를 생략해도 종래회로와 똑같은 연산이 실행가능하다.

상기와 같은 본 발명에 의하면, 연산속도를 거의 저하시키지 않고, 회로규모는 대폭으로 저감할 수 있다. 또, 연산회로의 생략에 동반하여 소비전력도 똑같이 저감될 수 있다.

[구체회로예 3]

누적가산연산의 중단을 가산회로의 자릿수올림을 표시하는 캐리출력신호로 제어하는 것이 가능하다.

캐리출력신호로 제어하는 누적가산회로의 구성을 제26도 도시한다. 제26b도의 가산기본회로는 피가산 A, B자릿수 올리기입력 Ci와 계산개시신호 Start의 입력단자를 갖고, 가산출력신호 Sum, 자릿수올리기 출력 Co와 계산종료신호 NStart의 출력단자를 갖는다.

피가산신호 A, B는 각각 게이트회로 GA, GB를 경유하여 가산회로 ADD에 피가산치로서 입력된다.

자릿수 올리기 입력 Ci는 가산회로 ADD에 자릿수올리기 입력으로서 입력된다.

계산개시신호 Start는 게이트회로 GA, GB의 제어신호로서 사용된다. 가산출력신호 Sum에는 가산회로 ADD의 가산결과가 자릿수 올리기 출력 Co에는 가산회로 ADD의 자릿수 올리기 출력신호가, 또, 계산종료신호 NStart에는 가산회로 ADD의 자릿수 올리기 출력신호의 부정이 출력된다.

게이트회로 GA, GB는 입력단자, 출력단자 및 제어신호단자를 각각 1씩만 갖고, 제어신호가 0인때에는 표시되는 최대치를 출력단자에서 출력하고, 제어신호가 1인때에는 입력단자에서 입력된 값을 그대로 출력단자에 출력한다. 초기상태에서는 계산개시신호 Start 의 값은 0로 세트되어 있어, 자릿수 올리기 입력 Ci는 1로 세트되어 있다. 이 때 피가산신호 A, B의 값에 관계없이, 게이트회로 GA, GB의 출력은 표시되는 값의 최대치로 되어있고, 자릿수 올리기 입력 Ci가 1이기 때문에 가산출력신호 Sum에는 표시되는 값의 최대치가, 자릿수 올리기출력 Co에는 1이 출력되어 계산종료신호 NStart에는 0이 출력되어 있다. 계산개시신호 Start의 값을 1로, 자릿수 올리기 입력 Ci를 9으로 하는 것에 의해, 가산회로 ADD에 피가산신호 A, B가 넣어져서 계산이 개시된다.

가산결과 A+B가 표시하는 값의 최대치보다도 작은 경우에는, 가산출력 신호 Sum에는 가산결과 A+B가, 자릿수 올리기출력 Co에는 0이, 따라서 계산종료신호 NStart에는 1이 출력된다.

가산결과 A+B가 나타내는 값의 최대치보다도 큰 경우에는 자릿수 올리기 출력 Co, 계산종료신호 NStart의 값은 소기상태의 값부터 변화하지 않는다.

복수개(n개)의 입력단자에서 양의값의 디지탈입력신호 X1, X2, X3, …Xn이 입력된다.

계산개시신호 Start-1이 입력신호에서 입력된다. 계산개시신호 Start-1에 1이 입력되면 전체의 계산이 개시된다.

i번째의 입력신호 Xi는 가산기본회로에 입력되고, 계산개시신호 Start-i에 1이 입력되며, (i-1)번째까지의 입력의 누적결과와 가산된다. 이 가산결과가 가산기본회로가 표시하는 최대치보다도 작은 경우에는, 가산출력신호 Sum-i에는 이 가산결과가, 자릿수 올리기 출력 Co에는 Cd, 계산종료신호 NStart-i에는 1이 출력되고, 다음의 가산기본회로의 계산이 개시되어, 그 가산결과가 표시되는 값의 최대치보다도 큰 경우에는, 자릿수올리기 출력 Co-i은 1, 계산종료신호 NStart-i는 0 그대로 변하지 않기 때문에 누적연산은 이단계로 종료하고, 최종적인 출력 y(가산회로 ADD-n의 출력)에는 최대치가 출력된 채로이다.

n번째의 가산회로 ADD-n의 출력이 게이트 GA, GB와 똑같은 기능을 갖는 게이트 Gate를 거쳐 출력 y로서 출력된다. 이 게이트 Gate는, NStart-n에 의해서 제어되어, 가산회로 ADD-n의 가산에 있어서는 처음 누적치가 표시되는 값의 최대치보다도 크게 되었을 경우에 출력 y에 최대치 이외의 값이 출력되는 것을 막고있다. 이구성에 의해서, 최종적인 누적결과가 표시되는 값의 최대치보다도 작은 경우에도, 출력 y에는 최종적인 누적결과가 출력되고, 최종적인 누적결과가 표시되는 값의 최대치보다도 클경우에는, 출력y에는 표시되는 값의 최대치가 출력된다.

각 수치신호가 자연 2진 코-드 4비트로 표시되는 경우의 가산기본회로의 구성을 제27도에 도시한다.

입력신호 A1, A2, A3, A4, B1, B2, B3, B4는 피가산신호 A, B의 또한 출력신호 Sum1, Sum2, Sum3, Sum4는 가산결과신호 Sum의 각각 제1, 2, 3, 4비트째를 나타낸다.

입력신호 Ci0는 자릿수 올리기 입력신호, 출력신호 Co0은 자릿수 올리기 출력신호를 입력신호 Start는 계산개시신호, 출력신호 NStart는 계산종료 신호를 각각 표한다.

전가산기의 입출력단자, IN1, IN2는 피가산입력신호를 Ci는 자릿수 올리기 입력신호를 S는 가산출력신호를, Co는 자릿수 올리기출력신호를, 각각 표시하고 있다.

자릿수 올리기입력신호 Ci0는 항상 계산개시신호 Start의 부정치로 되어있다.

초기상태에는 계산개시신호 Start의 값은 0에 세트되어 있어, 자릿수 올리기 입력 Ci0는 1로 세트되어 있다.

모든 NAND회로의 입력의 한쪽은 Start이기 때문에, 이NAND회로의 출력, 즉 전가산기의 피가산입력 신호 IN1, IN2는 모두 1이다. 또, 자릿수 올리기 입력 Ci0도 1이기 때문에 전가산기의 가산출력신호 Sumi(i는 1이상 4이하의 정수) 및 자릿수 올리기출력신호 Co0는 모두 1로되며, 가산출력신호 Sum에는 표시되는 값의 최대치가 자릿수 올리기출력 Co0에는 1이 출력되어 있는 것으로 된다.

계산개시신호 Start의 값을 1로, 자릿수 올리기입력 Ci0는 0로 하는것에 의해, NAND회로는 NOT회로로서 동작하도록 되어있기 때문에, NAND회로의 출력, 즉 전가산기의 피가산입력신호 IN1, IN2에는 Ai 및 Bi가 입력된다. 이때 자릿수 올리기 입력 Ci0는 0이다.

가산결과 A+B가 표시되는 값의 최대치보다도 작은 경우에는, 가산출력신호 Sum에는 가산결과 A+B가 자릿수 올리기출력 Co0가, 그래서 계산종료신호 NStart에는 1이 출력되어 가산결과 A+B가 표시되는 값의 최대치보다도 클 경우에는 자릿수 올리기 출력 Co, 계산종료신호 NStart는 초기상태의 값으로 변화하지 않는다.

계산종료신호 NStart를 i비트번째의 가산회로의 자릿수 올리기 출력신호로 부터 취하면, 가산결과가 2i+1로 되었을 때 NStart가 0으로 되어 계산이 종료된다.

역치회로의 포화레벨보다 큰 값으로 계산이 종료되도록, 비트수를 설정하면 역치회로의 출력에 영향을 주지않고, 연산의 중지가 가능하다.

[구체회로예 4]

상기의 구체회로에 3에 있어서는, i번째의 가산회로를 구성하는 전가산기의 각 비트의 가산출력신호가 확정한후에, (i+1)번째의 연산의 계산개시신호 Start(i+1)이 출력되도록, START의 신호선에 지연회로를 삽입할 필요가 있었다. 이 때문에, 처리시간을 대폭으로 단출할 수 없었다. 거기서, i번째의 가산회로 ADD(i)를 구성하는 각 1비트 전가산기의 피가산치 입력신호의 한쪽과 자릿수 올리기 입력신호에, (i-1)번째 이전의 가산회로에서의 자릿수 올리기 출력신호에 의해 제어되는 제어게이트회로를 설치하고, 비트마다의 파이프라인적인 처리를 행하게 하는 것에의해, STRT(i)의 신호선에 지연회로를 설치하는 것없이 같은 기능을 실현시키는 것이 가능하다.

본 실시예의 회로의 구성을 제28도에 도시한다.

복수개(n개)의 입력단자에서 자연 2진 코-드로 나타낸 양수값의 m비트 디지탈입력신호 IN(1), IN(2), IN(3), …, IN(n)가 입력되고, 이외에 계산개시신호 START(2)가 입력된다.

i를 1이상 n이하의 정수로해서 각 입력 IN(i)는 대응하는 m비트가산회로 ADD(i)를 갖는다.

i번째의 가산회로 ADD(i)는 입력신호 IN(i)를 한쪽의 피가산치입력으로해, (i-1)번째의 가산회로 ADD(i)의 가산출력을 그위에 하나의 피가산치로 하는 것으로 모든 입력을 누적가산한다.

m비트 가산회로 ADD(i)는 최하위 비트를 1번째, 최상위비트를 m번째로하고, j를 1이상 m이하의 정수로해서, m개의 1비트전가산기 FADD(i, 1), FADD(i, 2), FADD(i, 3), …, FADD(i, j), …, FADD(i, m)에 의해 구성된다.

가산회로 ADD(i)를 구성하는 1비트 전가산기중 제j비트째의 것을 FADD(i, j)로 해서 FADD(i, j)의 피가산치입력신호를 A, B가산출력을 S로한다. 피가산치입력신호 A, B중 (I-1)번째의 입력까지의 누적도중 결과, 즉 FADD(i-1, j)의 가산출력이 입력되는 측을 A, i번째의 입력단자로 부터의 신호가 입력되는 측을 B로 한다.

FADD(i, j)의 자릿수 올리기 출력신호 Co는 FADD(i, j+1)의 자릿수 올리기 입력신호 Ci에 입력시킨다.

i번째의 가산회로 ADD(i)를 구성하는 1비트 전가산기 FADD(i, j)의 피가산치중 (i-j)번째의 가산회로의 출력을 입력하는 측 A와, 자릿수 올리기 입력신호 Ci에는, 피가산치 및 자릿수 올리기신호의 입력을 제어하는 제어게이트회로가 배치되어 있다.

이들의 제어게이트회로에는 제어회로서 i=1, j=m, 즉 제1번째의 입력에 대한 가산회로 ADD(1)의 최상위 비트의 전가산기 FADD(i, m)에 대해서는 외부에서의 제어입력신호(1)가 입력되고, i=1, j≠m, 즉 제1번째의 입력에 대한 가산회로 ADD(1)의 최상위 비트이외의 전가산기 FADD(i, j)(j≠m)에 대해서는 1이 입력된다.

또, i≠1, j=m, 즉 제1번째 이외의 입력에 대한 가산회로 ADD(i)(i≠1)의 최상위 비트의 전가산기 FADD(i, m)에 대해서는 START(i)가 입력되고, i≠1, j≠m 즉 제1번째 이외의 입력에 대하는 가산회로 ADD(i)(i≠1)의 최상위비트이외의 전가산기 FADD(i, j)(i≠m)에 관하여는 이 전가산기에 비해서, 하나전의 입력에 대한 가산회로를 구성하는 1비트 상위의 전가산기에 대한 제어신호와 똑같은 것이 입력된다.

이것은 즉, 전가산기 FADD(i, j)에 대하는 제어신호로서, i-(m-j)0의 경우에는 1이 입력되고, i=1로 j=m의 경우에는 외부에서의 제어입력신호 START(1)가 입력되고, 그 이외의 경우에는 제어신호START(i-(m-j))가 입력되는 것을 의미한다.

제어신호 START(i)는 (i-1)번째의 가산회로의 최상위 비트의 전가산기 FADD(i-1, m)의 자릿수 올리기 출력신호 Co의 부정이다.

이들의 제어게이트 회로는 제어신호가 0의 경우는 항상 1을 출력해 제어신호가 1의 경우에는 제어게이트 회로에 입력된 입력신호의 값을 출력한다. 또, i번째의 가산회로의 최하위 비트의 전가산기 FADD(i, 1)의 자릿수 올리기 입력신호 Ci에는 제어게이트 회로는 두지않고, 전가산기 FADD(i, 1)에 대한 제어신호의 부정이 입력된다.

n번째의 가산회로를 구성하는 1비트 전가산기의 가산출력신호 S는, START(n+1)을 제어신호로 하는 제어게이트회로에 입력되고, 이들의 제어게이트 회로의 출력이 이 누적가산회로의 출력 OUT로서 출력된다.

초기상태에서는 계산개시신호 START(1)의 값은 0으로 세트되어있다. 먼저 말한바와 같이, i=1, 즉 제1번째의 입력에 대한 가산회로 ADD(1)으로는 j≠m, 즉 최상위 비트이외의 전가산기 FADD(i, j)(i≠m)에 대해서는 게이트의 제어신호로서 1이 입력되어 있다.

이 때문에 i-(m-j)0인것 같은 전가산기 FADD(i, j)에 대해서는, 제어 게이트회로가 열려진 상태(출력과 입력과 같은상태)로 되어있다. 이 범위의 전가산기에 대해서는, 피가산입력 및 자릿수 올리기입력에 가산에 사용토록 값이 제시되여서 실제로 가산이 행해진다. 이들은 즉, i번째의 입력에 대해서는 제1비트째에서 제 m-i비트째까지의 전가산기의 연산은 이 상태로 이미 행해져있는 것을 의미한다.

START(1)의 값은 0로 세트되어 있는 것이기 때문에, 이들 이외의 전가산기 즉, i-(m-j)＞0로 있는 것처럼 전가산기 FADD(i, j)에 대해서는, 배치된 각 제어게이트회로의 출력이 1로되고, 최상위 비트의 전가산기 FADD(i, m)의 자릿수 올리기 출력신호 Co가 1로 되기 때문에 신호 START(i)는 모두의 i에 대해서 0으로 된다.

START(n+1)도 0이기 때문에 이 누적가산회로의 출력 OUT는 모든 비트에서 1을 취하여, 자연 2진 코-드 양의 값 m비트로 나타낼 수 있는 최대치를 출력하고 있다.

계산개시신호 START(1)에 1이 입력되면 전체의 계산이 개시된다.

START(1)이 1로되면, 제1번째의 입력에 대한 가산회로 ADD(1)의 최상위 비트의 전가산기 FADD(i, m)의 제어게이트회로가 열려, 그 전가산기의 계산이 개시된다.

가산회로 ADD(1)에 있어서는, 앞서 말한것 같이 제(m-1)비트째까지의 전가산기의 연산은 START(1)의 값이 0의 단계에서 이미 행해져 있기 때문에 START(1)의 값이 1로되면 바로 전가산기 FADD(i, m)의 신호지연시간의 뒤에 출력에는 바른값이 출력된다.

이 가산회로 ADD(1)의 가산결과가 m비트의 자연 2진 코-드로 표시할 수 있는 값의 최대치보다 작을 경우에는, 가산회로의 출력에는 이 가산결과가 최상위 비트의 전가산기 FADD(i, m)의 자릿수 올리기신호에는 0이 출력되고 제어신호 START(2)는 1로되고, 다음의 입력신호 IN(2)의 누적연산이 개시된다.

이 가산결과가 m비트의 자연 2진 코-드로 표시할 수 있는 값의 최대치보다도 클 경우에는 최상위 비트의 전가산기 FADD(i, m)의 자릿수 올리기신호는 1인채로 변화없이 신호 START(2)도, 또 0인 채로 변화하지 않기 때문에 누적연산은 이 단계에서 종료해, 그 누적가산회로의 출력 OUT는 자연 2진 코-드 양수값 m비트로 나타낼 수 있는 최대치인채로 변화없다.

또, 그 START(1)가 1로된 단계에서 전가산기 FADD(2, m-1), FADD(3, m-2), …, FADD(m, 1) 이 제어게이트회로가 열려, 이들의 전가산기의 계산이 개시되어 있다(i=1의 경우에는 0과의 가산으로되기 때문에 이 가산회로는 생략가능).

가산회로 FADD(i)를 구성하는 전가산기중 제j비트째의 것 FADD(i, j)의 제어게이트회로는 START(i+j-m)가 0에서 1로 변화하면 열려져, 이 전가산기의 계산이 개시된다.

이 계산을 행하는데 필요한, 이 전가산기 자릿수 올리기 입력신호는 전가산기 FADD(i, j-1) 자릿수 올리기 출력신호이지만, 전가산기 FADD(i, j-1)의 계산은 하나전의 제어신호 START(i+j-m-j)에 의해서 개시되어, START(i+j-m)와 START(i+j-m-1)과의 사이의 시간간격은 대략 1비트 전가산기의 신호지연시간과 같기 때문에 START(i+j-m)이 0에서 1로 변화하면, FADD(i, j)에는 계산에 이용할 바른값이 입력되어 1비트 전가산기 FADD(i, m)의 신호지연 시간의 뒤에, 출력에는 바른 값이 출력이 된다.

이하 똑같이 해서 계산이 진행해, 계산개시신호 START(i)가 0에서 1로 변화하면, 제i번째의 입력에 대한 가산회로 ADD(i)의 책상위 비트의 전가산기 FADD(i, m)의 제어게이트회로가 열려, 이 전가산기의 계산이 개시된다.

제(m-1)비트째의 전가산기의 연산은 START(i-1)의 값이 1로된 단계에서 이미 개시되어 있기 때문에, START(i)의 값이 1로 되면 바로, 전가산기 FADD(i, m)의 자릿수 올리기 입력신호에 바른값이 입력되어, 1비트 전가산기 FADD(i, m)의 신호지연시간의 뒤에, 출력에는 바른값이 출력된다.

제i번째의 입력까지의 누적가산의 결과가 m비트의 자연 2진 코-드로 표시될 수 있는 값의 최대치보다도 작을 경우에는, 대응하는 가산회로의 출력에는 이 가산결과가 최상위 비트의 전가산기의 자릿수 올리기 신호에는 0이 출력되어 신호 START(i+1)은 1로 된다.

제i번째의 입력까의 누적가산의 결과가 m비트의 자연 2진 코-드로 나타낼 수 있는 값의 최대치보다도 큰 경우에는, 최상위 비트의 전가산기의 자릿수 올리기 신호는 1인채로 변화않고, 신호 START(i+1)도 또 0그대로 변화하지 않기 때문에, 누적연산은 이 단계서 종료해, 이 누적가산회로의 출력 OUT는 자연 2진 코-드 양수값 비트로 나타낼 수 있는 최대치 그대로 변화않는다.

누적연산이 제n번째의 가산회로까지 진행해, START(n+1)이 1로되는 경우에는, 이 누적가산회로의 출력 OUT에는 n개의 양수값 m비트 디지탈 입력신호 IN(1), IN(2), IN(3), …, IN(n)의 누적가산결과가 출력된다. START의 신호선에 지연회로를 설치할 경우, 이 지연회로의 지연시간 t DELAY는 1비트 전가산기의 지연시간을 t ADD로 하면, M×t ADD의 2배 정도로 잡을 필요가 있기 때문에 n개의 입력신호의 누적가산을 행하는데 요하는 시간은 n×t DELAY=2×n×m×t ADD로 된다.

이것에 대해서 본 발명의 회로에서는, 비트마다의 파이프라인 같은 처리를 행하기 때문에, 각 입력에 대하는 가산에 요하는 계산시간은 1비트 전가산기의 신호지연시간 t ADD와 거의 같다.

이 때문에, n개의 입력신호의 누적가산을 행하는데 요하는 시간은 대략 h×t ADD로 된다.

그래서 거의 1/(2×m)의 처리시간으로 실행하는 것이 가능하다. 이것은 입력신호가 8비트의 경우로 거의 16배의 고속화가 가능하다는 것을 의미한다.

[구체회로예 5]

구체회로예 3, 4에서는 어떤 가산회로에 있어서 누적의 도중결과가 Sb=(2의 i승)을 넘었을 때, 그 가산회로의 자릿수 올리기 신호를 써서 다음에 가산회로에의 피가산치의 입력을 제어해, 다음의 가산회로 이하의 누적연산을 정지시키는 것이어서, 누적의 도중결과가 Sb이상이 되었을 때에 누적연산을 정지시키고 있다.

이것에 대해서, 가산회로의 어조로 표시할 수 있는 최대의 값을 Sa로해서, g를 임의의 양수값(g＜Sa)로 하면, 그 누적회로에 최초로 Sa-g를 입력해놓고, n번째의 가산회로의 출력측에 가산회로를 설치해, 그 가산회로의 한쪽의 피가산치 입력에 n번째의 가산회로의 가산결과를, 다른쪽의 피가산치 입력에-(Sa-g)를 각각 입력하는 것에 의해 초기치를 빼면, 누적의 도중결과가 임의의 양수값 g를 넘어선 단계로 누적연산을 정지시키는 것이 가능하다.

제29도에 본 발명의 실시예를 도시한다.

제26도의 실시예의 대해서, 누적의 초기치설정과, 최종단에서의 초기치 빼기가 가능하도록 변경되어 있다.

제28도의 실시예에 대해서도 똑같이 변경이 가능하다.

이 구성에 의해서, 최종적인 누적결과가 계산 정지값 g보다도 작을 경우에는 츨력 y에는 최종적인 누적 결과가 출력되고, 최종적인 누적결과가 계산정지 값g 보다도 큰 경우에는, 누적연산은 중지된다.

g의 값을 역치회로의 포화레벨로 설정하면, Sb=(2의 i승)에 의해 누적연산정지제어보다, 불필요한 연산을 계속하는 것이 없어지기 때문에 연산시간의 단축이나 소비전력의 삭감의 효과는 크다.

[간력회로예]

이상의 구체적인 회로실시예는, 연산의 생략에 의해 연산의 정도를 열화시키는 것은 없다. 따라서, 범용성은 높고, 많은 분야에 적용될 수 있다. 그러나, 어느 정도연산의 정도저하를 허용한다면, 이하에 표시한 회로의 간략화가 도모된다.

제1로서, 제2도, 제3도의 실시예에 있어서, 입력신호와 하중계수와의 감산결과를 정류하는 정류회로의 출력신호를 통상은 8비트정도로 표현되어 있는 것을 비트로 표하도록 한다. 다시 말해, 정류회로출력이 0이기 때문에 ＂0＂을 제로보다 크다면 ＂1＂과 같이한다.

이 결과, 제2도의 2승회로는 사용이 안된다. 더우기, 역치회로의 특성을 도면 17(a)의 스텝함수라고 고려하면, 출력 y도 1비트로 표현되기 때문에 누적가산회로의 역치회로를 예로들면 OR논리회로로 바꿔놓더라도 똑같은 기능을 실현할 수 있다.

이상의 회로변경의 결과, 제2도와 제3도와 함께 제20도에 도시하는 것같은 구성으로 되고, 큰 회로규모가 필요한 누적가산회로가 논리회로 1개로 되어, 대폭적인 회로규모의 저감이 된다.

제2로서, 제18도, 제19도의 실시예에 대해서도 똑같은 회로의 간략화가 가능하다.

이 경우는 승산회로를 대소판정회로로 바꿔놓기, 2승회로 또는 절대치 회로출력레벨과 계수 wh의 크기를 비교하도록하면, 그 결과는 1비트의 신호로 표한다.

그 때문에, 상기한 것같이 누적가산회로와 역치회로를 논리회로로 치환하는 것이 가능하고, 제31도와 같은 구성에 간략화가 가능하다.

뉴-럴 네트워크회로를 하-드화할때 필요한 뉴-톤회로수는 응용에 따라 다르지만, 일반적으로는 뉴-톤회로가 클수록 처리능력은 향상된다. 그 때문에, LS1화에 의해 다수의 뉴-톤회로를 탑재한 뉴-럴 네트워크회로의 실현이 기대되고 있다. 그러나, 칩 사이즈의 제한에 의해 1칩에 탑재가능한 회로규모는 한정되어 있고, 방열이나 실장의 문제에서 1칩으로 소비가능한 전력도 제한이 있다. 따라서, LS1화된 뉴-럴 네트위크회로가 실용적인 성능을 발휘하기 위해서, 뉴-톤회로의 회로규모와 소비전력의 저감이 가장 중요한 과제로 되어있다.

그 때문에 본 발명의 뉴-톤회로를 쓰는것에 의해, 뉴-럴 네트워크회로가 실용적인 레벨까지 성능이 향상되는 효과가 극히크다.

이상 본 발명을 상기 실시예에 의거해서 구체적으로 설명했는데, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에 있어서 종종 변경가능한 것은 물론이다.

본 발명의 뉴-톤회로에서는, 종래형보다 대폭적으로 회로규모를 저감가능하고 또, 소비전력도 거의 회로규모에 비례해서 증가하기 때문에 대폭적인 회로규모저감에 의한 소비전력의 삭감이 가능하다. 더우기 연산 시간을 대폭적으로 완축가능하다. 또 본 발명의 뉴-럴 네트워크회로에서는, 필요한 뉴-톤회로수를 대폭적으로 저감가능하고, 또한 패턴인식의 정도를 크게 개선가능하다.

Claims

n개의 입력단자와(n은 1이상의 정수), 상기 입력단자의 각각에 대응하는 n개의 하중계수를 구비하고, 입력신호와 상기 하중계수와의 차를 구하는 감산회로와, 상기 가산회로의 감산결과의 절대치를 구하는 절대치회로와, 상기 절대치회로의 연산결과를 전부 누적하는 가산회로와, 소정의 역치를 구비하고, 그 소정의 역치에 기초하여 상기 가산회로의 누적결과의 크기를 판별하고, 그 결과를 출력하는 역치회로와를 구비하고, 또한 상기 역치회로의 출력치를 출력신호로하는 뉴-톤회로를 단위회로로해서, 다수의 상기 뉴-톤회로의 입출력 단자간을 접속하는 것에 의해서 네트워크회로를 구성하고, 상기 네트워크회로에 입력된 복수의 입력신호에 대해서 각각 독자의 상기 하중계수를 갖는 뉴-톤회로가 연산을 실행하고, 상기 네트워크회로내에 적오도 하나의 상기 뉴-톤회로의 출력치를 상기 네트워크회로의 출력신호로 하고, 각각의 상기 뉴-톤회로의 상기 하중계수와 상기 역치회로의 크기에 의해서 상기 네트워크회로의 기능을 제어하는 것을 특징으로 하는 뉴-럴 네트워크회로.
n개의 입력단자와 (n은 1이상의 정수), 상기 입력단자의 각각에 대해서, 두개의 하중계수를 갖고, 상기 두개의 하중계수중 큰 값의 하중계수를 wH로해서(입력신호-wH)를 구하는 제1의 감산회로와, 상기 제1의 감산회로의 감산결과의 양의 값만을 통과시키는 제1의 정류회로와, 상기 제1의 정류회로의 출력에 비선형특성을 부여하는 제1의 비선형회로로 되는 제1의 입력경로와, 상기 두개의 하중계수중 작은값의 하중계수를 wL로해서(wL-입력신호)를 구하는 제2의 감산회로와, 상기 제2의 감산회로의 감산결과의 양의 값만을 통과시키는 제2의 정류회로와, 상기 제2의 정류회로의 출력에 비선형특성을 부여하는 제2의 비선형 특성회로로 되는 제2의 입력경로와를 구비함과 동시에, 상기 n개의 입력단자의 각각에 설치한 상기 제1 및 상기 제2의 비선형회로의 출력을 가산해서 누계하는 가산기와, 소정의 역치를 구비하여, 그 소정의 역치에 기초하여 상기 누적된 결과의 크리글 판별해, 그 결과를 출력하는 역치회로와로 되는 뉴-톤회로를 설치하고, 상기 역치회로의 출력치를 출력신호로 하는 상기 뉴-톤회로를 단위회로하여서 복수의 상기 뉴-톤회로의 입출력단자간을 접속하는 것에 의하여서 네트워크회로를 구성하고, 상기 네트워크회로에 입력된 복수의 입력신호에 대해서 각각 독자의 하중계수를 갖는 상기 뉴-톤회로가 연산을 실행해, 상기 네트워크 회로내의 적어도 하나의 뉴-톤회로의 출력치를 상기 네트워크회로의 출력신호로 하고, 상기 뉴-톤회로의 각각의 상기 두개의 하중계수와 상기 역치회로의 역치의 크기와에 의해서 상기 네트워크회로의 기능을 제어 할 수 있는것을 특징으로하는 뉴-럴 네트워크회로.
n개의 입력단자와(n은 1이상의 정수), 상기 입력단자의 각각에 대해서, 2개의 하중계수를 구비하여, 상기 2개의 하중계수중 큰값의 하중계수를 wH로해서(입력신호-wH)를 구하는 제1의 감산회로와, 상기 제1의 감산회로의 감산결과의 정의 값만을 통과시키는 제1의 정류회로와로 되는 제1의 입력경로와, 상기 2개의 하중계수중 작은 값의 하중계수를 wL로해서(wL-입력신호)를 구하는 제2의 감산회로와, 상기 제2의 감산회로의 감산결과의 정의값 만큼을 통과시키는 제2의 정류회로와로되는 제2의 입출력경로와를 구비함과 동시에, 상기 입력단자의 각각에 설치된 상기 제1 및 상기 제2의 정류회로의 출력을 가산해서 누계하는 가산기와, 소정의 역치를 구비하여, 그 소정의 역치에 기초해서 상기 누적된 결과의 크기를 판별해 그 결과를 출력하는 역치회로와로되는 뉴-톤회로를 설치하고, 상기 역치회로의 출력치를 출력신호로하는 뉴-톤회로를 단위회로해서, 복수의 상기 뉴-톤회로의 입출력단자간을 접속하는 것에 의해서 네트워크회로를 구성하고, 상기 네트워크회로에 입력된 복수의 입력신호에 대해서 각각 독자의 하중계수를 갖는 상기 뉴-톤회로가 연산을 실행해, 상기 네트워크회로내의 적어도 하나의 뉴-톤회로의 출력값을 상기 네트워크회로의 출력신호로하여, 상기 뉴-톤회로의 각각의 상기 2개의 하중계수와 상기 역치회로의 역치의 크기에 의해서 상기 네트워크회로의 기능을 제어하는 것을 특징으로 하는 뉴-럴 네트워크회로.
n개의 입력단자와(n은 1이상의 정수), 2개의 하중계수를 구비하고, 상기 하중계수중 어느 한쪽의 하중계수와 입력신호의 차를 구하는 감산회로와, 상기 감산회로의 감산결과에 대해서 2승연산을 행하는 연산회로와, 상기 하중계수중 다른쪽의 하중계수를 상기 연산회로의 출력신호에 곱하는 승산회로와를 구비함과 동시에, 상기 승산회로에서 끄집어낸 n개의 입력신호와 2n개의 하중계수에 대하는 연산의 결과를 전부누적하는 가산회로와, 소정의 역치를 갖고 그 소정의 역치에 기초하여 상기 누적한 결과의 크기를 판별해, 그 결과를 출력하는 역치회로와로되는 뉴-톤회로를 설치하고, 상기 역치회로의 출력치를 출력신호로하는 상기 뉴-톤회로를 단위회로로 해서, 복수의 상기 뉴-톤회로의 입출력단자간을 접속하는 것에 의해서 네트워크 회로를 구성하고, 상기 네트워크회로에 입력된 복수의 입력신호에 대해서, 각각 독자의 하중계수를 갖는 상기 뉴-톤회로가 연산을 실행하고, 상기 네트워크회로내의 적어도 1갱의 뉴-톤회로의 출력을 상기 네트워크회로의 출력신호로해, 상기 뉴-톤회로의 각각의 상기 2개의 하중계수와 상기 역치회로의 역치의 크기에 의해서 상기 네트워크회로의 기능을 제어하는 것을 특징으로 하는 뉴-럴 네트위크회로.
n개의 입력단자와 (n은 1이상의 정수), 상기 입력단자의 각각에 대해서, 2개의 하중계수를 구비하고, 상기 하중계수중 어느 한쪽의 하중계수와 입력신호의 차를 구하는 감산회로와, 상기 감산회로의 감산결과에 대해서 절대치연산을 행하는 절대치연산회로와, 상기 하중계수중 다른쪽의 하중계수를 상기 절대치 연산회로의 출력신호에 곱하는 승산회로와를 구비함과 동시에, 상기 승산회로에서 집어낸 n개의 입력신호와 2n개의 하중계수에 대하여 연산의 결과를 전부 누적하는 가산회로와, 소정의 역치를 갖고, 그 소정의 역치에 기초하여 상기 누적된 결과의 크기로 판별하고, 그 결과를 출력하는 역치회로와로 되는 뉴-톤회로를 설치해, 상기 역치회로의 출력치를 출력신호로하는 상기 뉴-톤회로를 단위회로해서, 복수의 상기 뉴-톤회로의 입출력단자간을 접속하는 것에 의해서 네트워크회로를 구성해, 상기 네트워크회로에 입력된 복수의 입력신호에 대해서 각각 독자의 하중계수를 갖는 상기 뉴-톤회로가 연산을 실행해, 상기 네트워크회로내의 적어도 1개의 뉴-톤회로의 출력치를 상기 네트워크회로의 출력신호로하고, 상기 뉴-톤회로의 각각의 상기 2개의 하중계수와 상기 역치회로의 역치의 크기에 의해서 상기 네트워크회로의 기능을 제어하는 것을 특징으로 하는 뉴-럴 네트워크회로.
상기 제1, 2, 3, 3, 4 및 5항에 있어서, 상기 뉴-럴 네트워크회로의누적을 행하는 상기 가산회로에는, 상기 입력신호의 각각에 대해 누적가산의 도중결과와 상기 역치회로의 역치와 대소관계를 비교해, 그 비교결과에 따라 남은 가산연산을 중지하든가 안하든가를 결정하느 제어수단을 갖춤과 동시에, 상기 역치회로는 상기 비교결과에 따라 상기 출력치를 결정하는 것을 특징으로 하는 뉴-럴 네트워크회로.
상기 제1, 2, 3, 4 및 5항에 있어서, 상기 가산회로는 m개(m은 1보다 큰 정수)의 출력단자를 갖고, 1에서 k번째(k는 1이상으로 n보다 작은 정수)의 상기 입력신호에 대해서 i번째(i는 1부터 k까지의 정수)의 계수와 i번째의 상기 입력신호간의 차, 거리 또는 계수의 어느것에 의한 하중치를 단일극성의 계수연산치로해서 구하기 때문에, 1개의 계수에 각각 전용으로 설치된 제1의 계수연산회로와, 부터 k번째의 상기 계수 연산회로의 출력의 누적을 행하기 위한 제1의 가산회로와로는 계수연산회로와를 m조 병렬로 배치하고, m개의 누적의 도중결과와 상기 역치회로의 포화레벨과를 비교해서, 남은 입력단자에서의 입력에 대한 연산을 속행하는 자를 한정해, 연산의 속행이 필요한 누적의 도중결과를 출력하는 선택제어회로와를 구비함과 동시에, 연산의 속행이 필요한 입력단자에 대해서, 적어도 하나의 제2의 계수연산 회로와 제2의 가산회로와를 공통으로 사용해서 입력신호와 계수치와를 바꾸어서 누적연산을 속행하고, 1에서 n번째의 상기 입력단자에 대하는 누적결과를 상기 역치회로에 입력해, 그 역치회로의 처리결과를 상기 출력단자에 출력하는 것을 특징으로 하는 뉴-럴 네트워크회로.
상기 제1, 2, 3, 4 및 5항에 있어서, 상기 가산회로는 복수 n개의 입력단자와, 그것과 동수의 가산기를 갖고, 각 입력단자에서의 양수치의 디지탈입력신호를 대응하는 각 가산기의 피가산치의 하나로해서, i을 1이상 n이하의 정수로해서(i-1)번째의 가산기까지의 누적가산결과를 다음의 i번째의 가산기의 다른쪽 피가산치로 하는 것으로, 모든 입력을 누적가산하는 누적사산회로이며, 상기 가산기의 각각의 피가산치 입력측에, 각각 직전의 가산기에서의 자릿수 올리기 신호에 의해서 대응하는 가사기로의 피가산치의 입력을 제어하는 게이트회로를 배치새서, (i-1)번째의 가산기로의 누적사산 결과가 어떤 값이상으로 되었을때에, i번째의 가산기 이하의 누적연산을 정지시키는 것을 특징으로 하는 뉴-럴 네트워크회로.
상기 제1, 2, 3, 4 및 5항에 있어서, 상기 가산회로는, 복수 n개의 입력단자와, 그것과 동수의 가산기를 갖고, 각 입력단자로부터의 양수치의 디지탈입력신호를 대응하는 각 가산기의 피가산치의 하나로해, i를 1이상 n이하의 정수로해서 (i-1)번째의 가산기까지의 누적가산결과를 다음의 i번째의 가산기의 다른쪽 피가산치로하는 것으로써 전입력을 누적가산하는 누적가산회로이며, 각 가산기를 구성하는 복수의 1비트 가산기의 모든 피가산치입력단자와, 캐리 입려단자외에, 각각 앞의 가산기에서의 자릿수 올리기신호에 의해서 제어되는 게이트회로를 배치해서, (i-1)번째의 가산기인 누적사산결과가 어떤 값이상으로 되었을때에 i번째의 가산기 이하의 누적연산을 정지시키는 것을 특징으로 하는 뉴-럴 네트워크회로.
상기 제8 및 9항에 있어서, 상기 가산회로는, 가산기의 어조로 나타낼수 있는 최대의 값을 Sa로 해서, 임의의 양수값 g(g＜Sa)로 해서, 첫번째의 가산기의 피가산치 입력중 상기 입력단자와의 다른 피가산치 입력에(Sa-g)의 신호를 입력해서 누적치의 초기치로하는 동시에 n번째의 가산기의 출력측에 제2의 가산기를 설치해, 그 제2의 가산기의 한쪽의 피가산치 입력에 n번째의 가산회로의 가산결과를 다른쪽의 피가산치입력에 -(Sa-g)를 각각 입력하는 수단을 구비하는 것을 특징으로 하는 뉴-럴 네트워크회로.
n개의 입력단자와(n는 1이상의 정수), 상기 입력단자의 각각에 대응해서 두개씩의 2n개의 하중계수를 갖고, 상기 입력단자마다에 각 조 중의 하중계수와 입력신호의 차를 구하는 감산회로와, 상기 감산회로의 감산결과에 대해서 2승연산을 행하는 연산회로와, 상기 각 조의 다른쪽의 하중계수와 그 연산회로의 출력신호와의 대소판정을 행하여, 판정결과를 출력하는 대소판정회로와, 상기 대소 판정회로에서의 n개의 대소판정결과에 의해 소정의 논리연산을 행하는 논리연산수단을 구비함과 동시에, 상기 논리연산수단의 결과를 출력신호로하는 뉴-톤회로를 단위회로로 해서, 다수의 상기 뉴-톤회로의 입출력단자간을 접속하는 것에 의해서 네트워크회로를 구성하고, 상기 네트워크회로에 입력된 복수의 입력신호에 대해서 각각 독자의 하중계수를 갖는 뉴-톤회로가 연산을 실행해, 상기 네트워크회로내의 적어도 하나의 상기 뉴-톤회로의 출력치를 상기 네트워크회로의 출력신호로하여, 각각의 상기 뉴-톤회로의 하중계수와 역치회로의 역치와의 크기에 의해서 상기 네트워크회로의 기능을 제어하는 것을 특징으로 하는 뉴-럴 네트워크회로.
n개의 입력단자와(n는 1이상의 정수), 상기 입력단자의 각각에 대응해서 2개씩의 합계 2n개의 하중계수를 갖고, 상기 입력단자마다에, 각 조 중의 한쪽의 하중계수와 입력신호의 차와를 구하는 감산회로와, 상기 감산회로의 감산결과에 대해서 절대치연산을 하는 연산회로와, 상기 각 조의 다른쪽의 하중계수와 그 연산회로의 출력신호와의 대소판정을 행해서, 판정결과를 출력하는 대소판정회로와, 상기 대소판정회로에서의 n개의 대소판정결과에 의하여 소정의 논리연산을 행하는 논리연산 수단과를 구비함과 동시에, 상기 논리연산수단의 결과를 출력신호로하는 뉴-톤회로를 단위회로로해서, 다수의 상기 뉴-톤회로의 입출력단자간을 접속하는 것에 의해서 네트워크회로를 구성하고, 상기 네트워크회로에 입력된 복수의 입력신호에 대해서 각각 독자의 하중계수를 갖는 뉴-톤회로가 연산을 실행해, 상기 네트워크회로내의 적어도 1개의 상기 뉴-톤회로의 출력치를 상기 네트워크회로의 출력신호로해, 각각의 상기 뉴-톤회로의 하중계수와, 역치회로의 역치와의 크기에 의해서 상기 네트워크회로의 기능을 제어하는 것을 특징으로 하는 뉴-럴 네트워크.