JPH04116719A

JPH04116719A - 累積加算回路

Info

Publication number: JPH04116719A
Application number: JP2235700A
Authority: JP
Inventors: Osamu Saito; 修齋藤; Kuniharu Uchimura; 内村　国治; Yoshihito Amamiya; 好仁雨宮; Atsushi Iwata; 穆岩田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1990-09-07
Filing date: 1990-09-07
Publication date: 1992-04-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数の正値のディジタル入力信号を累積加算
する加算回路であって、累積結果がある値以上になった
時に累積演算を途中で停止させる方式のものにおいて９
回路の低電力化２回路規模低減、演算時間の削減を図っ
たものである。

〔従来の技術〕

第６図に従来回路の構成を示す。複数個（ｎ個）の入力
端子から入力される正値のディジタル入力信号をＸｉ、
Ｘ２．Ｘ３・・・・・・、Ｘｎとする。ｉ番目（ｉは１
以上ｎ以下の整数）の入力信号Ｘｉは加算回路ＡＤＤ−
ｉに入力され、（ｉ−１）番目までの入力の累積結果と
加算される（ｉ＝１の場合にはＯとの加算となるのでこ
の加算回路は省略可能）。加算回路ＡＤＤ−ｉの出力は
レジスタＲ−ｉにとりこまれる。一方、この加算結果（
累積演算の途中結果）は比較回路ＣＭＰ−ｉに入力され
比較値レジスタｒ−ｉに蓄えられた累積停止値（累積演
算を終了する値）と比較される。累積停止値が各加算回
路に対して共通である場合には、比較値レジスタｒ−ｉ
を共有することができる。累積の途中結果が累積停止値
よりも大きい場合には、累積はここまでで終了し、比較
回路ＣＭＰ−ｉからは累積停止信号が出力され、ＯＲ回
路を経て最終的な出力ｙの前段におかれたゲート回路Ｇ
　ａｔｅに送られる。

このゲート回路Ｇ　ａｔｅは、入力端子、出力端子およ
び制御信号端子をそれぞれ１つずつもち、制御信号端子
から累積停止信号が入力されていない場合には入力端子
から入力された入力値と同じ値を出力端子に出力し、制
御信号端子から累積停止信号が入力された場合には出力
端子に表し得る値の最大値を出力する。加算回路ＡＤＤ
−ｉの累積の途中結果が累積停止値よりも小さい場合に
は、比較回路ＣＭＰ−ｉからは次の加算を開始させる制
御信号が次の加算回路ＡＤＤ−（ｉ＋１）に送られ、Ａ
ＤＤ−（ｉ＋１）の演算が開始する。

すべての比較値レジスタｒ−ｉを表し得る値の最大値に
設定しておけば、この構成により、累積の途中結果が表
し得る値の最大値よりも大きくなった時点で累積演算は
終了し、以後の演算をしなくても出力ｙからは表し得る
値の最大値が出力される。これにより消費電力の削減と
演算の高速化を図っている。累積の最終的な結果、すな
わち加算回路ＡＤＤ−ｎの出力が表し得る値の最大値よ
りも小さい場合には、ゲート回路Ｇ　ａｔｅには、累積
停止信号が入力されていないので、累積結果が出力ｙに
出力される。

なお、参照文献としては、内材、他；″アナログ方式と
ディジタル方式によるＶＬＳＩによる超大規模ニューラ
ルネットワーク実現の可能性″電子情報通信学会技術研
究報告Ｉ　ＣＤ８９−１４９゜第４３頁（１９８９）が
挙げられる。

〔発明が解決しようとする課題〕

従来回路においては、累積演算を途中で中止するために
は、累積の途中結果と累積停止値とを比較するための特
別な比較回路が必要であり、そのために回路規模が増大
するという問題点がある９また。加算回路は本来順序回
路であるので、外部からの制御は必要ないのであるが、
演算を途中で停止させるためには、正しい途中結果を得
る必要があり、そのために各加算回路の間にレジスタを
挿入し、各加算回路の遅延時間ｔ　ＡＤＤより十分長い
時間間隔ｔＨをおいて累積の途中結果を取り込む必要が
ある。このために、ｎ個の入力信号の加算に要する時間
は、単純な順序回路の場合のｎ×ｔ　ＡＤＤからｎＸｔ
Ｍへと増大し、また、制御信号が必要であるために余分
な消費電力が必要となる。

本発明は、複数の正値の入力を加算する累積回路のうち
で、累積結果がある値以上になったときに累積演算を途
中で停止させる機能を有するものにおいて２回路規模、
消費電力、演算時間の削減を目的とする。

〔課題を解決するための手段〕上記目的を達成するために９本発明においては。

複数ｎ個の入力端子とそれと同数の加算回路を持ち、各
入力端子からの正値のディジタル入力信号を対応する各
加算回路の被加算値の一つとし、ｉを１以上ｎ以下の整
数として（ｉ　−１）番目の加算回路までの累積加算結
果を次のｉ番目加算回路のもう一つの被加算値とするこ
とで全ての入力を累積加算する累積加算回路において、
各加算回路の被加算値入力側にそれぞれ、直前の加算回
路からの桁上がり信号によって制御されて自加算回路へ
の被加算値の入力を制御するゲート回路を配置して、（
ｉ−１）番目加算回路での累積加算結果がある値以上に
なった時にｉ番目加算回路以降の累積演算を停止させる
回路構成とする。

また、第２の本発明においては、入力端子と加算回路と
の間に、各入力端子からの入力信号より累積加算すべき
正値のディジタル信号を計算する付加回路を備え、この
付加回路の出力を各加算回路の一つの被加算値とする方
式の累積加算回路において、上述したゲート回路の他に
、さらに、各付加回路の入力側にもそれぞれ、直前のあ
るｂｌｔ：ｚそれよりさらに前段側の加算回路からの桁
上がり信号によって制御されるゲート回路を配置する回
路構成とする。

〔作用〕

従来回路では、複数の正値の入力を加算する累積回路に
おいて、累積結果がある値以上になったときに累積演算
を途中で停止させるためには、累積演算の途中の各加算
結果をレジスタに蓄え、その結果を比較回路で演算終了
値と比較していた。

これに対して本発明では、各加算回路の桁上がり信号の
性質を利用することで、順序回路のみで同様の機能を実
現した点が改良点である。

〔実施例〕

以下１本発明の実施例を図面により説明する。

実施例１本発明の構成の基本となる加算基本回路を第１図（ｂ）
に示す。加算基本回路は被加算信号Ａ。

Ｂ１桁上がり人力Ｃｉと計算開始信号Ｓ　ｔａｒｔの入
力端子をもち、加算出力信号Ｓｕｍ、桁上がり出力ＣＯ
と計算終了信号Ｎ５ｔａｒｔの出力端子をもつ。

被加算信号Ａ、Ｂはそれぞれ、ゲート回路ＧＡ。

ＧＢを経て加算回路ＡＤＤに被加算値として入力される
。桁上がり人力Ｃｉは加算回路ＡＤＤに桁上がり入力と
して入力される。計算開始信号Ｓ　ｔａｒｔはゲート回
路ＯＡ、ＧＢの制御信号として用いられる。加算出力信
号Ｓｕｎには加算回路ＡＤＤの加算結果が２桁上がり出
力Ｃｏには加算回路ＡＤＤの桁上がり出力信号が、また
、計算終了信号Ｎ　Ｓ　ｔａｒｔには加算回路ＡＤＤの
桁上がり出力信号の否定が出力される。ゲート回路ＧＡ
。

ＧＢは、入力端子、出力端子および制御信号端子をそれ
ぞれ１つずつもち、制御信号が０のときには表し得る値
の最大値を出力端子から出力し、制御信号が１のときに
は入力端子から入力された値をそのまま出力端子に出力
する。

初期状態では計算開始信号Ｓ　ｔａｒｔの値はＯにセッ
トされており２桁上がり入力Ｃ１は１にセットされてい
る。このとき、被加算信号Ａ、Ｂの値に関わらず、ゲー
ト回路ＧＡ、ＧＢの出力は表し得る値の最大値となって
おり２桁上がり人力Ｃｉが１であるから、加算出力信号
Ｓｕ＋＋＋には表し得る値の最大値が７桁上がり出力Ｃ
Ｏには１が出力され。

計算終了信号Ｎ５ｔａｒｔにはＯが出力されている。

計算開始信、号Ｓ　ｔａｒｔの値を１に９桁上がり人力
Ｃｉを０にすることにより、加算回路ＡＤＤに被加算信
号Ａ、Ｂが取り込まれ計算が開始される。

加算結果Ａ＋Ｂが表し得る値の最大値よりも小さい場合
には、加算出力信号Ｓｕ＋ａには加算結果Ａ十Ｂが２桁
上がり出力ＣＯには０が、よって計算終了信号Ｎ　Ｓ　
ｔａｒｔには１が出力され、加算結果Ａ十Ｂが表し得る
値の最大値よりも大きい場合には。

桁上がり出力Ｃｏ、計算終了信号Ｎ５ｔａｒｔの値は初
期状態の値から変化しない。

本発明の回路の構成を第１図（、）に示す。複数個（ｎ
個）の入力端子から正値のディジタル入力信号Ｘｉ、Ｘ
２．Ｘ３・・・・・・、Ｘｎが入力される点は従来回路
と変わらない。この他の計算開始信号Ｓ　ｔａｒｔ−１
が入力端子から入力される。計算開始信号Ｓ　ｔａｒｔ
−１に１が入力されると全体の計算が開始される。１番
目の入力信号Ｘｉは本発明の加算基本回路Ｔ　Ａ　Ｄ　
Ｄ−ｉに入力され、計算開始信号Ｓ　ｔａｒｔ−ｉに１
が入力されると、（ｉ−１）番目までの入力の累積結果
と加算される。この加算結果が加算基本回路ＴＡＤＤ−
４の表し得る値の最大値よりも小さい場合には、加算出
力信号Ｓｕ鳳−１にはこの加算結果が２桁上がり出力Ｃ
Ｏには０が。

計算終了信号Ｎ　Ｓ　ｔａｒｔ−ｉには１が出力され９
次の加算基本回路ＴＡＤＤ−（ｉ＋１）の計算が開始さ
れ、この加算結果が表し得る値の最大値よりも大きい場
合には２桁上がり出力Ｃｏ−１は１．計算終了信号Ｎ　
Ｓ　ｔａｒｔ−ｉはＯのまま変化しないので、累積演算
はこの段階で終了し、最終的な出力ｙ（加算回路ＡＤＤ
−ｎの出力）には最大値が出力されたままである。ｎ番
目の加算回路ＡＤＤ−ｎの出力はゲートＧＡ、ＧＢと同
様の機能をもつゲートＧ　ａｔｅを経て出力ｙとして出
力される。このゲートＧ　ａｔｅは、　Ｎ　Ｓ　ｔａｒ
ｔ−ｎによって制御され、加算回路Ａ　Ｄ　Ｄ−ｎの加
算においてはじめて累積値が表し得る値の最大値よりも
大きくなった場合に出力ｙに最大値以外の値が出力され
ることを防いでいる。

この構成によって、最終的な累積結果が表し得る値の最
大値よりも小さい場合には、出力ｙには最終的な累積結
果が出力され、最終的な累積結果が表し得る値の最大値
よりも大きい場合には、出力ｙには表し得る値の最大値
が出力される。

各数値信号が自然２進コード４ビツトで表されている場
合の本発明の加算基本回路の構成を第２図に示す。入力
信号Ａｌ、Ａ２．Ａ３．Ａ４゜Ｂｌ、Ｂ２．Ｂ３．Ｂ４
は被加算信号Ａ、Ｈの。

また、出力信号Ｓｕ履１　、　Ｓｕｍ２　、　Ｓｕｍ３
　、　Ｓｕｍ４は加算結果信号Ｓｕ■のそれぞれ第１．
２，３．４ビツト目を表す。入力信号ＣｉＯは桁上がり
入力信号、出力信号Ｃｏｏは桁上がり出力信号を、入力
信号Ｓ　ｔａｒｔは計算開始信号、出力信号Ｎ５ｔａｒ
ｔは計算終了信号をそれぞれ表す。全加算器の入出力端
子、ＩＮＩ、ＩＮ２は被加算入力信号を。

Ｃｉは桁上がり入力信号を、Ｓは加算出力信号を。

Ｃｏは桁上がり出力信号を、それぞれ表している。

第１図に示したように９桁上がり入力信号ＣｉＯは常に
計算開始信号Ｓ　ｔａｒｔの否定値となっている。

この構成によって先に述べた加算基本回路の機能が実現
されていることを以下に示す、初期状態では計算開始信
号Ｓ　ｔａｒｔの値はＯにセットされており２桁上がり
人力ＣｉＯは１にセットされている。全てのＮＡＮＤ回
路の入力の一方は５ｔａｒｔであるから、このときＮＡ
ＮＤ回路の出力、すなわち全加算器の被加算入力信号Ｉ
ＮＩ、ＩＮ２はすべて１である。また９桁上がり人力Ｃ
ｉＯも１であるから、全加算器の加算出力信号Ｓｕ＋ａ
ｉ（ｉは１以上４以下の整数）、および桁上がり出力信
号Ｃｏｏはすべて１となり、加算出力信号５ｕＩ１１に
は表し得る値の最大値が２桁上がり出力Ｃｏｏには１が
出力されていることになる。計算開始信号５ｔａｒｔの
値を１に２桁上がり人力ＣｉＯは０にすることにより、
ＮＡＮＤ回路はＮＯＴ回路として動作するようになるの
で、ＮＡＮＤ回路の出力。

すなわち全加算器の被加算入力信号ＩＮＩ、ＩＮ２には
ＡｉおよびＢｉが入力される。このとき桁上がり入力Ｃ
ｉＯは０である。加算結果Ａ＋Ｂが表し得る値の最大値
よりも小さい場合には、加算出力信号Ｓｕｍには加算結
果Ａ＋Ｂが２桁上がり出力ＣｏｏにはＯが、よって計算
終了信号Ｎ　Ｓ　ｔａｒｔには１が出力され、加算結果
Ａ＋Ｂが表し得る値の最大値よりも大きい場合には９桁
上がり出方Ｃｏ。

計算終了信号Ｎ　Ｓ　ｔａｒｔは初期状態の値から変化
しない。

この例では、計算終了信号Ｎ　Ｓ　ｔａｒｔが最大ビッ
トの加算回路の桁上がり出力信号からとられているため
、加算結果が表し得る最大値より１だけ大きい値、すな
わち１６になるとＣｏｏが１となり。

Ｎ　Ｓ　ｔａｒｔが０になるので計算が終了する。これ
に対して計算終了信号Ｎ５ｔａｒｔをｉビット目の加算
回路の桁上がり出力信号からとれば、加算結果が２１＋
１になったときにＮ　Ｓ　ｔａｒｔが０になり計算が終
了する。

この例によって自然２進コード４ビツトで本発明の加算
基本回路の機能が実現できることを示したが、さらにビ
ット数が増えても同様の機能が実現可能であることは明
らかである。

実施例２実施例１に述べた累積演算で、入力信号Ｘｉ以前にＸｉ
を求めるための付加回路がある場合には。

累積計算の停止以後のＸｉに対する付加回路の動作を停
止させることも可能である。

第３図に本実施例での本発明の構成を示す。

ＡＵＸ−ｉはＸｉを求めるための付加回路であり。

外部入力Ｘｅｘｔ−ｉからＸｉを求めるための回路であ
る。（ｉ−１）番目の加算基本回路ＴＡＤＤ−（ｉ−１
）において加算結果が表し得る値の最大値よりも大きい
場合には、それ以後の加算は全く行なわれないので、　
Ａ　Ｕ　Ｘ−ｉ以下の計算は全く不要となる。そこで、
外部人力Ｘｅｘｔ−ｉを付加回路ＡＵＸ−ｉに入力する
前に、入力ゲートＡ　Ｇ　ａｔｅ−ｉを設け、計算が必
要な場合のみにＡ　Ｇａｔｅ−ｉを開いて外部人力Ｘｅ
ｘｔ−ｉを付加回路ＡＵＸ−ｉに入力し、付加回路ＡＵ
Ｘ−ｉの演算を行うようにする。

第４図に入力ゲート回路の構成を示す。ＩＮｉは入力端
子、０ＵＴｉは出力端子であり、ＡＳｔａｒｔは制御入
力である。全てのＮＡＮＤ回路の入力の一方はＡＳｔａ
ｒｔであるから、ＡＳｔａｒｔがＯのときは出力○Ｕ　
Ｔ　ｉは全て１であり、ＡＳｔａｒｔが１になると、Ｎ
ＡＮＤ回路はＮＯＴ回路として動作するようになるので
、０ＵＴｉは入力ＩＮｉとなる。

付加回路ＡＵＸ−ｉの演算が終了する以前にｉ番目の加
算に対する計算開始信号Ｓ　ｔａｒｔ−ｉが１となり、
ゲート回路ＧＢ−ｉが開いて加算回路ＡＤＤ−ｉの加算
が開始されると、この加算回路ＡＤＤ−ｉの計算終了信
号Ｎ　Ｓ　ｔａｒｔ−ｉに誤って次段の加算の開始を指
令する１が過渡的に出力される可能性がある。このよう
な誤った計算開始信号は加算回路ＡＤＤ−ｎまで伝搬し
、最終的な出力ｙとして誤った値を出力する可能性があ
る。つまり、最終的な出力として正しい値を得るために
は、付加回路ＡＵＸ−ｉの演算は、加算回路ＡＤＤ−ｉ
の演算が開始される以前に完了し、ＡＤＤ−ｉの演算が
開始されるときにはＸｉに正しい値が出力されている必
要がある。

そこで、入力ゲートＡＧａｔｅ−ｉを開き、付加回路Ａ
ＵＸ−ｉの計算を開始させるための信号Ａ　Ｓ　ｔａｒ
ｔ−ｉとしては、　Ｎ　５ｔａｒｔ−（ｉ　−１）以前
のものを用いる必要がある。加算基本回路の信号遅延時
間をｔ　ＴＡＤＤ　、付加回路ＡＵＸ−ｉの信号遅延時
間をｔ　ＡＵＸとする。ｔ＾υＸがｔ　ＴＡＤＤに対し
て無視し得るほど小さければ、　Ａ　Ｓ　ｔａｒｔ−ｉ
としては。

Ｎ５ｔａｒｔ−（ｉ−１）を用い、入力ゲートＡＧａｔ
ｅ−ｊをゲートＧＡ−ｉと同時に開いても正しい計算が
行われ、このときゲートＧＢ−ｉは省略可能である。

また＋ｊＡＵＸがｔＴＡＤＤよりも小さければ。

Ａ　Ｓ　ｔａｒｔ−ｉとしては、　Ｎ　５ｔａｒｔ−（
ｉ　−２）を用いればよい。同様にして、　　（ｊ　−
１）Ｘ　ｔＴＡｏｏ＜ｔ　ＡＩＪＸ＜　、ｊ　Ｘ　ｔ　
ＴＡＤＤであれば、　Ａ　Ｓ　ｔａｒｔ−ｉとしては、
　Ｎ　５ｔａｒｔ−（ｉ　−ｊ　−１）を用いればよい
。第３図にはｔ　ＡＵＸがｔ　ＴＡＤＤよりも小さい場
合、すなわちＡ　Ｓ　ｔａｒｔ−ｉとして、　Ｎ　５ｔ
ａｒｔ−（ｉ　−２）を用いている場合を示しである。

このような構成をとることにより、計算が必要な場合の
みに付加回路ＡＵＸ−ｉの演算を行うようにすることが
できる。

〔発明の効果〕

本発明の対象とする累積演算（実施例においては付加回
路の演算も加わる）を行う際、従来回路と比較して本発
明の回路を用いることの効果は。

回路規模の削減、消費電力の削減、および、計算の高速
化である。

（イ）回路規模の削減本発明の対象とする停止機能をもつ累積演算を行うのに
、従来回路を用いる場合には第６図に示したように、比
較回路、比較値レジスタ等、計算の制御回路を特別に用
意する必要があるのに対して９本発明では、第２図に示
した通常のｎビットの加算回路に２Ｘｎ個のＮＡＮＤ回
路と２Ｘｎ十２個のＮＯＴ回路とを付加した加算基本回
路のみを用いてこの演算が可能である。

（ロ）消費電力の削減従来回路では、全ての比較回路にクロック信号等の外部
制御信号を供給しなければならない。超多入力の加算を
考える際には、この制御信号の供給に要する電力は膨大
なものになる。本発明の回路では２局所的な制御信号の
みを用いているため。

外部制御信号供給の必要は全くない。

（ハ）計算の高速化先に述べたように、従来回路では累積の正しい途中結果
を得るために各加算回路の間にレジスタを挿入し、加算
回路１個の遅延時間ｔ　ＡＤＤより十分長い時間間隔ｔ
Ｍをおいて累積の途中結果を取り込む必要がある。通常
１．は回路素子のバラツキを考慮してｔ　ＡＤＤの数倍
程度に取られる。このため、ｎ個の入力信号の加算に要
する時間は。

ｎＸｔ１４となる。これに対して本発明の回路では。

加算基本回路の信号遅延時間を丁＾ＤＤ＋は第２図から
れかるようにｔ　ＡＤＤにＮＯＴ回路とＮＡＮＤ回路そ
れぞれ１個分の遅延時間を加えた値であり。

はぼｔ　ＡＤＤに等しい。つまり、ｎ個の入力信号の加
算に要する時間は＋　ｎ　Ｘ　ｔｙＡｏｏ”？ｎ　Ｘ　
ｔＡｏｏとなり、従来回路と比較して数分の１となるこ
とがわかる。

（ニ）応用分野における有効性本発明は、ニューラルネットワーク回路や閾値回路など
の応用分野においてその有効性を発揮する。

ニューラルネットワーク回路とは生物の神経回路網をモ
デル化して、従来のノイマン形計算機では難しかった文
字認識や音声認識などのパターン認識処理、最適化問題
、ロボット制御などを実現するものであり、第５図のよ
うに比較的単純な単位回路をネットワーク状に多数組み
合わせたものである。この単位回路はニューロン回路と
呼ばれ。

１個のニューロン回路は複数の入力端子からの信号を受
けて、それらの入力信号とそれぞれの入力信号に対応す
る係数との間で乗算や、それらの間の誤差計算などを行
い、その結果を全て加算し。

その加算結果を閾値処理して出力を決定する。入力信号
と対応する係数との間の計算の結果が正の値である場合
９本発明の回路を用いることにより。

回路規模、消費電力、および計算時間の削減を図ること
ができる。

ニューラルネットワーク回路をハート化するとき、必要
なニューロン回路数は応用によって異なるが、−船釣に
はニューロン回路数が大きいほど処理能力は向上する。

そのため、ＬＳＩ化によって多数のニューロン回路を搭
載したニューラルネットワーク回路の実現が期待されて
いる−しかじ。

放熱や実装の問題から１チツプで消費できる電力は制限
されている。したがって、ＬＳＩ化されたニューラルネ
ットワーク回路が実用的な性能を発揮するために、ニュ
ーロン回路の高速化および消費電力の低減が最も重要な
課題になっている。このため１本発明の加算回路を用い
ることにより。

ニューラルネットワーク回路が実用的なレベルまで性能
が向上する効果は極めて大きい。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の第１の実施例の回路構
成図で、（ａ）は全体構成、（ｂ）は加算基本回路の構
成を示すもの、第２図は各数値信号が自然２進コード４
ビツトで表されている場合の本発明の加算基本回路の構
成図、第３図は本発明の第２の実施例の回路構成図、第
４図は第３図中の入力ゲート回路の構成図、第５図はニ
ューロン回路の構成で２本発明の応用の一例を示す図。第６図は従来の回路構成図である。く符号の説明〉ＡＤＤ・・・加算回路　　　ＧＡ、ＧＢ・・・ゲート回
路ＡＵＸ・・・入力付加回路Ｃｉ・・・桁上がり入力Ｓ　ｔａｒｔ・・・計算開始信号ＡＧａｔｅ・・・入力ゲートＣＯ・・・桁上がり出力Ｎ　Ｓ　ｔａｒｔ・・・計算終了信号特許出願人　日本電信電話株式会社代理人弁理士　　中　村　純之助第図本発明の口廟膚Ａ（尖塘−例１）第図本を１月め刀１八（火輛Ｌイ列）ｉＯ第図カロＸ！＄−口ごδ・の融ＮＯＴ口ｙ８− 入力第５

Claims

【特許請求の範囲】１、複数ｎ個の入力端子とそれと同数の加算回路を持ち
、各入力端子からの正値のディジタル入力信号を対応す
る各加算回路の被加算値の一つとし、ｉを１以上ｎ以下
の整数として（ｉ−１）番目の加算回路までの累積加算
結果を次のｉ番目加算回路のもう一つの被加算値とする
ことで全ての入力を累積加算する累積加算回路において
、各加算回路の被加算値入力側にそれぞれ、直前の加算
回路からの桁上がり信号によって制御されて自加算回路
への被加算値の入力を制御するゲート回路を配置して、
（ｉ−１）番目加算回路での累積加算結果がある値以上
になった時にｉ番目加算回路以降の累積演算を停止させ
ることを特徴とする累積加算回路。２、複数ｎ個の入力端子とそれと同数の付加回路と加算
回路を持ち、各入力端子からの入力信号より累積加算す
べき正値のディジタル値を対応する各付加回路で計算し
、付加回路の出力を対応する各加算回路の被加算値の一
つとし、ｉを１以上ｎ以下の整数として（ｉ−１）番目
の加算回路までの累積加算結果を次のｉ番目加算回路の
もう一つの被加算値とすることで全ての入力による付加
回路の出力を累積加算する累積加算回路において、各加
算回路の被加算値入力側にそれぞれ、直前の加算回路か
らの桁上がり信号によって制御されて自加算回路への被
加算値の入力を制御するゲート回路を配置し、かつ、各
付加回路の入力側にもそれぞれ、直前の、あるいはそれ
よりさらに前段側の加算回路からの桁上がり信号によっ
て制御されて自付加回路への入力信号を制御するゲート
回路を配置して、（ｉ−１）番目加算回路での累積加算
結果がある値以上になった時にｉ番目加算回路以降の累
積演算及び付加回路の演算を停止させることを特徴とす
る累積加算回路。