JPH0477865A - 加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ 本発明は、複数の同一極性の入力を加算し、その結果を
閾値処理する加算回路に関するものである。

［従来の技術］ 従来より、複数の同一極性の入力を加算し、その結果を
閾値処理する加算回路かある。第４図第５図は、そのよ
うな加算回路の従来例を示す回路構成図である。

第４図の従来例は、２つの入力端子を有するｎ個の加算
回路ＡＤＤ−１〜ＡＤＤ−ｎと１個の閾値回路１から成
り、第１の加算回路Ａ、　Ｄ　Ｄ　−１には同一極性の
２つの入力信号ｄ、、ｄ、が入力され、第２の加算回路
には第１の加算回路ＡＤＤ−１の加算結果と同一極性の
入力信号ｄ３が入力され、以下同様に第ｎの加算回路Ａ
ＤＤ−ｎにはその前の第ｎ−１の加算回路（図示省略）
からの累積された加算結果と同一極性の入力信号ｄｎが
入力され、その累積された加算結果が閾値回路１へ入力
されて成る。

このように構成された第４図の従来例の動作を、複数（
ｎ）１個の入力端子から入力される入力信号ｄ、、ｄ３
．ｄ３．・・、ｄｏを正値として説明すると、まず、入
力信号ｄ１とｄ、との加算が第１の加算回路ＡＩ）Ｄ−
１によって実行され、続いてその加算結果ｃｌ　、　−
＋−ｄ　、とｄ３との加算が第２の加算回路ΔＤ　Ｄ−
２によって実行される。このようにして逐次的にｄｎま
での加算か行なわれ、最終的な累積結果か閾値回路１に
入力されて、閾値回路１で閾値処理かなされ、その出力
値か出力信号ｙとなる。

出力値を最終的に決定する閾値回路１は、第６図（ａ）
〜（ｅ）に示すような伝達特性をもっている。ｈは閾値
の値、ｙ、はｈより十分少さい入力値に２＝ｊする出力
の値、ｙ、はｈより十分大きい入力値に対する出力の値
である。第６図（ａ）の通常の閾値関数か一般的である
か、第６図（１））の折れ線型、第６図（Ｃ）のシグモ
イド型のように閾値の近傍で緩やかに変化するものもあ
り、−船釣に第６図（ｄ）のように入力のある値ｇ（以
Ｆでは飽和点の値と称する）より小さい値に対してはと
のような出力を出すものでも、８以上で出力のレベルが
ｙ２へと飽和する特性のものであればｇを閾値とする閾
値回路として機能する。第６図（ａ）の通常の閾値関数
は、閾値ｌ）と飽和点の値ｇとか一致している特殊な場
合である。

第５図の従来例は、ｎ個の入力端子と１個の出力端子を
有し、１個の加算回路（ＡＤＤ）２と、１個のレジスタ
（Ｒ）３と、ｎ個の入ノＪ端子に入力されるｎ個の同一
極性の入力信号ｄ　、、　ｄ　２＋　ｄ　３・・、ｄｎ
をその順番で切り替えて一つつつ順次に加算回路２へ入
力する切り替えスイッチ４と、加算回路２とレジスタ３
で累積された加算結果を入力して閾値処理しその出力を
出力端子の出力信号ｙとする閾値回路１とから成る。

このように構成された第５図の従来例の動作を説明する
と、まず、入力信号ｄ、ｄ、、ｄ。

ｄｎが切り替えスイッチ４によって、上記ｃｌ、、ｄ２
＋ｄ３＋　・・・、ｄｎの順番で切り替えられ、一つつ
つ順次に加算回路２へ入力される。はじめ、レジスタ（
Ｒ）３の内容はＯにリセットされている。

ある一つの入力信号ｄ、が加算回路２に入力されると、
ｄ、とレジスタ３の内容との加算が加算器２て行なわれ
、その結果がレジスタ３に蓄えられる。この動作により
レジスタ３にはｄ、までの加算の累積結果ｄ、＋ｄ２＋
・・＋ｄ１が蓄えられることになる。同様の過程を繰り
返してｄ　＋　＋　ｄ　２　＋　ｄ３＋・・−１−ｄ　
ｎが計算されると、その結果が閾値回路１に入力され、
閾値回路１の出力か出力信号ｙとなる。

［発明が解決しようとする課題］ しかしながら、」二記従来の技術における加算回路では
、各入力信号ｄ、、ｄ、、ｄ３．−．ｄｎの加算を逐次
的に行い、ｄ、まで蓄積された結果を閾値処理するため
、多数の入力信号かある場合、処理に要する時間および
加算回路の消費電力がその入力信号数に比例して増加す
るという問題点があった。

本発明は、上記問題点を解決するために創案されたもの
で、複数の同一極性の入力を加算し、その結果を閾値処
理する場合において、その処理時間と消費電力を削減で
きる加算回路を提供することを目的とする。

［課題を解決するための手段］ 」二記の目的を達成するための本発明の加算回路の構成
は、 複数個の入力端子を持ち、それらの各入力端子から入力
される同一極性の入力信号を加算手段で累積加算し、そ
の累積結果を該閾値処理手段に入力して閾値処理手段の
出力値を出力信号とする加算回路において、 前記各入力信号に対する累積加算の途中結果と前記閾値
処理手段における閾値との大小関係を比較してその比較
結果に基づいて残りの加算演算を打ち切る制御手段を設
けるとともに、 前記閾値処理手段が前記比較結果に基づいて前記出力値
を決定することを特徴とする。

［作用］ 本発明は、最終的な閾値処理の特性を生かし、複数の入
力信号の累積加算の途中結果を閾値処理における飽和点
の値即ち閾値と比較することにより、閾値処理の出力結
果に影響を及ぼさない不要な計算を打ち切るようにして
、処理時間の短縮と消費電力の低減を図る。

［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図Ａ、Ｂは本発明の第１の実施例を示す回路構成図
である。本実施例は第１１図の従来例を改良したもので
ある。

第１図Ａの実施例は、加算手段として２つの入力端子を
有するｎ個の加算回路ＡＩ）Ｄ−１，ＡＤＤ−２，−、
ＡＤＤ−ｎと、閾値処理手段として１・個の閾値回路１
と、制御手段としてｎ個の判別回路ＣＴＬ−１，ＣＴＬ
−２，・・・、ＣＴＬ−ｎお、］；び各判別回路ＣＴ　
Ｌ　−、、−１、・・の判別結果のオア（ＯＲ，）回路
すなとから構成される。まず、第１の加算回路Ａ、ＤＤ
−１には同一極性の２つの入力信号ｄ、、ｄ、を入力し
、第２の加算−回路には第１の加算回路ＡＤＩ）−１の
加算結果と同一極性の入力信号ｄ３を入力し、以下同様
に第ｎの加算回路ΔＤＤ−ｎにはその前の第ｎ−］の加
算回路（図示省略）からの累積された加算結果と同一極
性の入力信号ｄ。を入力し、その累積された加算結果を
閾値回路１へ入力する。閾値回路１は、任意的な閾値り
を有するもの、あるいは有しないものを含めて、第６図
に示すように、ある値ｇで出力レベルが飽和する伝達特
性を有するものとする。次に、第１の判別回路ＣＴ　Ｌ
　−１には入力信号ｄ１と閾値回路〕の飽和点の値ｇを
入力し、第２の判別回路ＣＴＬ−２には第１の加算回路
Ａ、　Ｄ　Ｄ　−１の加算結果と前記飽和点の値ｇを閾
値回路１の閾値として入力し、以下同様に第ｎの判別回
路ＣＴＬ　−ｎには第ｎ−１の加算回路（図示省略）の
累積加算結果と飽和点の値ｇを入力する。各判別回路Ｃ
ＴＬ−１，，ＣＴＬ−２，−、ＣＴＬ−ｎは、それぞれ
、入力信号ｄ１または各加算回路ＡＤＤ１、、　Ａ、Ｄ
Ｄ−２，−、ＡＤＤ−ｎの各累積された加算結果と飽和
点ｇの値の大小関係を判別し、第１の判別回路ＣＴ　Ｌ
　−１では、その判別結果による制御信号を第１の加算
回路ＡＤＩ）−１に送出し、第１の加算回路ＡＤＤ−１
以下の計算の打ぢ切りを指示し、第２の判別回路ＣＴ　
Ｌ　−２では、その判別結果による制御信号を第２の加
算回路ＡＤＤ２に送出し、第２の加算回路ＡＤＩ）−２
以下の訓算の打ち切りを指示し、以下同様にして、第ｎ
の判別回路ＣＴＬ−ｎでは、その判別結果による制御信
号を第ｎの加算回路Ａ、　Ｄ　Ｄ　−ｎに送出し、第ｎ
の加算回路ＡＤＤ−ｎの計算の打ち切りを指示する。以
−ヒとともに各判別回路ＣＴＬ−１，，ＣＴＩ、−２，
・、ＣＴＬ−ｎの各判別結果はＯＲ回路５に入力され、
ＯＲ回路５のＯＲ出力は閾値回路Ｉに入力されて、飽和
点ｇに対する出力値ｙ２の出力を指示する。なお、図中
の回路間の信号線において、実線は情報信号線を示し、
破線は制御信号線を示している。

以」−のように構成した第１の実施例の動作および作用
を述べる。

ｎ個の入力端子から入力される入力信号ｄ。

ｄ３．ｄ３．　　・・＋ｄｎは正値とする。まず、飽和
点の値ｇが各判別回路ＣＴＩ＞１．ＣＴＬ−２・・・Ｃ
Ｔ　ｉ−−−ｎに入力される。ｄ、は加算回路Ａ、　Ｄ
　Ｄｌと判別回路ＣＴ　Ｌ　−１とに入力されるか、判
別回路ＣＴ　Ｌ　−１においてｇとｄ、との大小関係が
比較され、ｄ、の方がｇより大きければ、ここで計算は
打ち切られ、判別回路ＣＴ　Ｌ　−１から制御信号が閾
値回路Ｉに送られ閾値回路１からは飽和点ｇに対する出
力値ｙ、か出力される。また、上記において、ｄｌがｇ
より小さければ、判別回路ＣＴ　Ｌ　−１から加算回路
ＡＤｒ）−１に制御信号が送られ、ｄｌとｄ、との加算
が実行される。１番目（ｉは１以上ｎ以下の整数）の加
算器Ａ、　Ｄ　Ｄｊの加算結果ｄ　、＋　ｄ　、＋・・
・＋ｄ、がｇより小さければ、次の加算回路ＡＤＤ−（
ｉ＋１）の加算が実行される。加算回路ＡＤＤ−（ｉ＋
］）の加算は、それまでの累積、ｄ、＋ｄ、＋・・＋ｄ
、とｄ　ｌ”１との加算を実行し、ｄ、＋ｄ、十・＋ｄ
＋−＋を出力する。この結果は加算回路ＡＤＤ−（ｉ＋
２）と判別回路ＣＴＬ　−（ｉ＋２）とに入力されるが
、判別回路ＣＴＬ−（ｉ＋２）においてｇとｄ、−１−
ｄ２＋・・＋　ｄ　ｒ。１との大小関係が比較され、ｄ
、＋ｄ２＋・・十ｄ　１１１の方がｇより大きければ、
ここで計算は打ち切られ、制御信号か閾値回路１に送ら
れ閾値回路１からはｇに対する出力値ｙ、が出力される
。また、上記において、ｄ、＋ｄ、＋・十ｄ７１．かｇ
より小さければ、加算回路ＡＤＤ−（ｉ＋２）に制御信
号が送られ、加算回路ＡＤＤ−（ｉ］−２）による加算
が実行される。ｄ、＋ｄ２斗・・・＋ｄ　、、＜　ｇで
あれば加算回路ＡＤＤ−ｎまで１算は進行し、その結果
か閾値回路１に伝わり、閾値回路１の入力ｄ、＋ｄ、十
・・−１−ｄｎに対し第６図に示した伝達特性を持つ閾
値処理か行なわれる。この回路を用いることにより、累
積加算の途中結果が閾値処理の出力結果に影響を及はさ
ない値になった場合には、すべての加算を行なわずに正
しい出力の値を出力することができる。

なお、上記の第１の実施例において、第１図１３に示す
ように、各入力信号ｄ、以前にｄ、を求めるための付加
回路がある場合には、それらの計算の削減を行なうこと
もできる。第】図Ｂにおいて、Ｅ　ＲＲ−１、ＥＲＲ−
２、・Ｅ　ＲＲ−ｎはそれぞれｄ、、ｄ７．・・、ｄｎ
を求めるための付加回路であり、外部入力Ｘ、および係
数Ｗ、からｄ、を求めるための回路である。このとき、
判別回路ＣＴＬ−ｉにおいて、ｇとｄ　＋　＋　ｄ　２
＋・・・十ｄ、との大小関係か比較され、ｄ、−１−ｄ
、＋・・十ｄ、の方かｇより大きければ、加算回路ＡＤ
Ｄ−１以下の加算回路ばかりてなく　ＥＲＲ−（ｉ＋　
１）以下の付加回路の計算も不要となる。従って、この
場合には、判別回路ＣＴ　Ｌ−ｉの判別結果による加算
回路ＡＤＤ−ｉに対する制御信号を、付加回路ＥＲＲ（
ｉ＋１）にも入力して、加算回路ＡＤＤ−ｉ以下の計算
とともに付加回路ＥＲＲ−（ｉ＋１）以下の計算も打ち
切る。これにより、イ」加回路を含めて、処理時間の短
縮と）自費電力の軽減が図られる。

第２図Ａ、Ｂは、本発明の第２の実施例を示す回路構成
図である。本実施例は、第５図の従来例を改良したもの
である。

第２図への実施例は、ｎ個の入力端子と１個の出力端子
を有し、加算手段として１個の加算回路（Ａ、ＤＤ、）
２および１個のレジスタ（Ｒ）３ならひにｎ個の入力端
子に入力される１個の同一極性の入力信号ｄ、、ｄ２．
ｄ、、・・・、ｄｎをその順番で切り替えて一つづつ順
次に加算回路２へ入力する切り替えスイッチ４と、閾値
処理手段として加算回路２とレジスタ３て累積された加
算結果を入力して閾値処理しその出力値を出力端子の出
力信号ｙとする閾値回路１と、制御手段として１個の判
別回路（ＣＴＬ）６なとから構成される。閾値回路１と
しては、第６図に示すようなある値ｇで出力レベルが飽
和する伝達特性を有するものとする。

判別回路６には、加算回路２で累積された加算結果がそ
の計算の都度入力されるとともに、閾値回路１の閾値で
ある飽和点の値ｇが入力される。これにより、判別回路
６は、加算回路２からの累積された加算結果と飽和点の
値ｇの大小を比較し、その比較結果により、上記の加算
結果が閾値回路１の出力値に影響しないことを判別して
加算回路２に対（７ては計算をそこまでて打ち切る制御
信号を送出するとともに、閾値回路１に対しては飽和点
の出力値ｙ、を出力信号とする制御信号を送出する。

以」二のように構成した第２の実施例の動作および作用
を述べる。

本実施例は、第５図の従来例と同様に、ｎ個の入力端子
から入力される正値の入力信号ｄ、、ｄ２ｄ３．・・、
ｄｏを、その順番で切り替えスイッチ４によって順次加
算回路２へ入力する。はじめ、レジスタ３の内容は０に
リセットされ、飽和点の値ｇか判別回路５に入力される
。入力信号ｄ、か加算回路２に入力されると、ｄ、とレ
ジスタ３の内容との加算か加算回路２て行なわれ、その
結果がレジスタ３に蓄えられる。この動作により、レジ
スタ３にはｄ、までの加算の累積結果ｄ、−１−ｄ、−
１−・・＋ｄ、か蓄えられる点も従来例と同様である。

ここで、本実施例では、同じ加算回路２の累積結果ｄ＋
十ｄ２＋・・＋ｄ、か同時に判別回路６にも入力され、
判別回路６において、飽和点の値ｇとｄ十ｄ、十・・十
ｄ、との大小関係が比較される。ｄ。

＋　ｄ　２＠−・・・＋ｄ、の方かｇより大きければ、
ここで計算は判別回路６からの制御信号で打ち切られる
とともに、判別回路６から閾値回路１に制御信号が送ら
れ、閾値回路１からはｇに対する出力値ｙ、が出力され
る。また、ｄ、−１−ｄ、十・十ｄ１がｇより小さけれ
ば、判別回路６から加算回路２に制御信号か送られ、次
の加算、すなわちレジスタ３の内容ｄ　、＋　ｃｌ　、
＋−−＋−ｄ　、とｄ５．、どの加算か実行される。

以下ζ、同様にしてｄ、＋ｄ、−十−・・・十ｄ。＋＜
ｇであれば加算はｄｌ−１ｄ２１−・＋ｄ、まで１算は
進行し、その結果か閾値回路１に入力され、第６図に示
した伝達特性を持つ閾値処理か行なわれる。このような
処理回路を用いることにより、加算回路２の累積加算の
途中結果か閾値処理の出力結果に影響を及はさない値に
なった場合には、すべての加算を行なわすに正しい出力
の値を出力することかできる。

なお、」二記第２の実施例において、第２図Ｂに示すよ
うに、入力信号ｄ、、ｄ７．ｄ３．・、ｄｎ以ｎｉｉに
ｄ、（ｉは１以−Ｉｎｎ以下の整数）を求めるための付
加回路Ｅ　Ｒ，Ｒがある場合には、それらの計算の削減
を行なうこともできる。第２図Ｂにおいて７は入力信号
ｄ１を求めるためのイτｊ加回路（ＥＲＲ）、８は係数
記憶部であり、外部入力ｘ、　（ｉは］以ｊ＝ｎ以下の
整数）および係数記憶部８より入力Ｘ、に対応して取り
出された係数Ｗ□からｄを求めるための回路である。こ
のとき、判別回路６においてｇとｄ　、　−＋−ｄ　２
＋　１−ｄｌとの大小関係か比較され、ｄ　＋−１’−
ｄ　、＋、、、＋　ｄ　、の方がｇより大きければ、こ
れ以降の加算回路２における計算ばかりてなく（」加回
路７側の計算も不要となる。従って、この場合には、判
別回路６の判別結果による加算回路２に対する計算を打
ち切る制御信号を付加回路７にも入力して、加算回路２
のそれ以降の計算とともにイ」加回路７のそれ以降の計
算も打ち切る。これにより、処理時間の短縮と消費電力
の軽減を実行する。

なお、」二記第１および第２の実施例においては、入力
信号ｄ、、ｄ２．ｄ、、　　・・、ｄｎの値は正値とし
て説明したか、それらか全て負値の場合ても、第６図（
ｅ）に示すように飽和点の値ｇ以下で出力値ｙ、へと収
束する伝達特性の閾値回路を用いる場合には、以」二で
述べたと同様の動作を行うことで同様の効果か得られる
。

また、本発明は、ニューラルネットワーク回路や閾値回
路なとの応用分野において、その有効性を発揮する。第
３図は、本発明の応用例を示すニコーラルネノ］・ワー
ク回路の単位回路であるニューロン回路の構成図である
。ニューラルネットワーク回路とは生物の神経回路網を
モテル化して、従来のノイマン形計算機では難しかった
文字認識や音声認識なとのパターン認識処理、最適化問
題。

ロボット制御などを実現するものであり、第３図に示す
ように比較的単純な単位回路をネットワーク状に多数組
み合わせたものである。この単位回路はニューロン回路
と呼ばれ、１個のニューロン回路は複数の入力端子から
の信号ＸＩ、Ｘ２ｘｒ、を受けて、それらの入力信号と
それぞれの入力信号に対応する係数ｗｌ＋　Ｗ　２＋　
・・・、Ｗｎとの間で乗算や、それらの間の誤差計算な
どを付加回路ＥＲＲ−］　　ＥＲＲ−２，−、ＥＲＲ−
ｎで行ない、その結果を全て加算回路２で加算し、その
加算結果を閾値回路１で閾値処理して出力を決定する。

入力信号Ｘ　ｌ＋　　Ｘ　２＋　・、　　Ｘｎと対応す
る係数ｗ、、ｗ７．・・・、Ｗ、との間の計算の結果が
正の値である場合、本発明の回路を用いることにより、
信号遅延時間、消費電力の削減を図ることかできる。

ニューラルネットワーク回路をハード化するとき、必要
なニューロン回路数は応用によって異なるが、−船釣に
はニューロン回路数が大きいはと処理能力は向」ニする
。そのため、ＬＳＩ化によって多数のニューロン回路を
搭載したニューラルネットワーク回路の実現か期待され
ている。しかし、放熱や実装の問題から１チツプて消費
できる電力は制限されている。したがって、ＬＳＩ化さ
れたニューラルネットワーク回路が実用的な性能を発揮
するために、ニューロン回路の消費電力の低減か最も重
要な課題になっている。このため、本発明の加算回路を
用いることにより、ニューラルネットワーク回路が実用
的なレベルまで性能か向上する効果は極めて大きい。

以」二述べたように、本発明はその主旨に〆ｆ）って種
々に応用され、種々の実施態様を取り得るものである。

［発明の効果］ 以上の説明で明らかなように、本発明の加算回路によれ
ば、本発明の対象とする処理を行なう際、複数個（ｎ個
）の入力かある場合、１個の加算手段の遅延時間をｔ　
ＡＤｎ、閾値処理手段の遅延時間をｔ。１１．とすれば
、回路全体の信号遅延時間は従来回路ではｎ　Ｌ　ＡＤ
Ｄ＋ｊ　Ｔｈｒとなるか、本発明の加算回路を用いた場
合には、１番目の入力の加算ではしめてａ、＋ｃ！２＋
ｃ１３＋・ｄ、の方が閾値処理手段の閾値ｇより大きく
なったとすれば、出力値が飽和するので、ｉ＋１番目の
以降の入力については計算が必要なくなるわけであるか
ら、回路全体での信号遅延時間は！　ｔ　ＡＤＤ＋　Ｌ
　ｔｈ、となり、ｎか大きい場合には、はぼ、従来回路
に比べｉ　／　ｏに削減できることになる。消費電力に
ついても同様であって、１個の加算手段の消費電力を１
）ＡＤゎ、閾値処理手段の遅延時間をｐ＋＋０．とすれ
ば、回路全体の消費電力は従来例てはｎ　ｐＡｎｎ＋　
ｐ　１．ｌ＋ｒとなるのに対し、本発明の加算回路を用
いればＩＩ）ＡＤ、、＋ｐ、、、ｒとなり、ｎか大きい
場合には、はぼ従来回路に比べｉ　／　ｎに削減できた
ことになる。

このように、本発明の効果はｉ　／　ｏか小さい場合に
顕著どなる。従来例では信号遅延時間、消費電力ともに
入力の数ｎに比例するのに対し、本発明の加算回路では
信号遅延時間、消費電力ともにｉに比例する。この１が
小さくなるように全体回路を設計することにより、入力
数か増加しても信号遅延時間、消費電力が増大しないよ
うに回路を設計することが可能である。本発明の効果は
ｉ／ｎに比例することから、特に入力数ｎが膨大である
ような回路においてその効果か顕著となる。

【図面の簡単な説明】

第１図へ、Ｂは本発明の特徴と最も良く表わしている第
１の実施例を示す回路構成図、第２図ＡＢは本発明の第
２の実施例を示す回路構成図、第３図は本発明の応用例
を示すニューロン回路の構成図、第４図、第５図は従来
例の加算回路の回路構成図、第６図（ａ、）、（ｂ）、
　　（ｃ）、　　（ｄ）（ｅ）は閾値回路の伝達特性図
である。 １・・閾値回路、２．ＡＤＤ−］、、］ＡＤＤ−２ＡＤ
Ｄ−３・・加算回路、３　・レジスタ、４・・切り替え
スイッチ、５・・ＯＲ回路、６．ＣＴＬｌ、　　ＣＴｒ
、、−２，−、、ＣＴｉ、−３・判別回路。 １フ リ す ＬｏＤ ＜、７　　）Ｓ％＋　　２

Claims (1)

【特許請求の範囲】
1. （１）複数個の入力端子を持ち、それらの各入力端子か
   ら入力される同一極性の入力信号を加算手段で累積加算
   し、その累積結果を閾値処理手段に入力して該閾値処理
   手段の出力値を出力信号とする加算回路において、 前記各入力信号に対する累積加算の途中結果と前記閾値
   処理手段における閾値との大小関係を比較してその比較
   結果に基づいて残りの加算演算を打ち切る制御手段を設
   けるとともに、 前記閾値処理手段が前記比較結果に基づいて前記出力値
   を決定することを特徴とする加算回路。