JP2001109613A - 演算装置 - Google Patents
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Abstract
(57)【要約】
【課題】 入力データの有効データ幅に合わせて、演算
ユニットのリソースを有効に活用することが可能な演算
装置の構成を提供する。 【解決手段】 本発明に従う演算装置１００は、Ｍビッ
ト（Ｍ：自然数）の２進数データである第１入力データ
を受けて、（Ｍ−Ｎ）ビットの上位ビット（Ｎ：Ｎ＜Ｍ
の自然数）とＮビットの下位ビットとに分割する分割回
路１０と、Ｎビットの第２入力データと第１入力データ
の下位ビットとの間でＮビットの演算処理を実行する演
算ユニット２０と、演算ユニット２０において桁あふれ
が発生した場合に、第１入力データの上位ビットに対し
てインクリメント／デクリメントを実行する演算補正回
路３０と、演算ユニット２０および演算補正回路３０の
出力を受けて、Ｍビットの演算結果を出力する出力デー
タ設定回路４０とを備える。
ユニットのリソースを有効に活用することが可能な演算
装置の構成を提供する。 【解決手段】 本発明に従う演算装置１００は、Ｍビッ
ト（Ｍ：自然数）の２進数データである第１入力データ
を受けて、（Ｍ−Ｎ）ビットの上位ビット（Ｎ：Ｎ＜Ｍ
の自然数）とＮビットの下位ビットとに分割する分割回
路１０と、Ｎビットの第２入力データと第１入力データ
の下位ビットとの間でＮビットの演算処理を実行する演
算ユニット２０と、演算ユニット２０において桁あふれ
が発生した場合に、第１入力データの上位ビットに対し
てインクリメント／デクリメントを実行する演算補正回
路３０と、演算ユニット２０および演算補正回路３０の
出力を受けて、Ｍビットの演算結果を出力する出力デー
タ設定回路４０とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、演算装置に関
し、より特定的には、入力データの有効データ幅に合わ
せて演算ユニットのリソースを有効に活用することが可
能な演算装置に関する。
し、より特定的には、入力データの有効データ幅に合わ
せて演算ユニットのリソースを有効に活用することが可
能な演算装置に関する。
【０００２】
【従来の技術】計算機内部においては、所定のビット数
を有するデータに対する演算を行なう必要が生じる。
を有するデータに対する演算を行なう必要が生じる。
【０００３】図５は、同一のビット数を有する入力デー
タの間で演算処置を実行するための従来の技術の演算装
置５００の構成を示すブロック図である。
タの間で演算処置を実行するための従来の技術の演算装
置５００の構成を示すブロック図である。
【０００４】演算装置５００は、Ｍビットの入力データ
同士の間で演算を実行するための演算ユニット５１０を
備える。この場合、演算ユニット５１０は、Ｍビットの
演算処理能力を有することが一般的である。
同士の間で演算を実行するための演算ユニット５１０を
備える。この場合、演算ユニット５１０は、Ｍビットの
演算処理能力を有することが一般的である。
【０００５】図６は、異なるビット数を有する入力デー
タの間で演算処置を実行するための従来の技術の演算装
置５５０の構成を示すブロック図である。
タの間で演算処置を実行するための従来の技術の演算装
置５５０の構成を示すブロック図である。
【０００６】図６を参照して、演算装置５５０は、Ｍビ
ット（Ｍ：自然数）とＮビット（Ｎ：Ｍ未満の自然数）
との異なるビット数を有する入力データの間で演算を実
行するための回路である。
ット（Ｍ：自然数）とＮビット（Ｎ：Ｍ未満の自然数）
との異なるビット数を有する入力データの間で演算を実
行するための回路である。
【０００７】演算装置５５０は、Ｎビットの入力データ
を受けて、Ｍビットデータに変換するビット拡張回路５
２０と、Ｍビットの演算処理を実行する演算ユニット５
１０とを備える。ビット数拡張回路５２０の出力データ
の上位第１ビットから第（Ｍ−Ｎ）ビットまでには、
“０”の値が設定される。
を受けて、Ｍビットデータに変換するビット拡張回路５
２０と、Ｍビットの演算処理を実行する演算ユニット５
１０とを備える。ビット数拡張回路５２０の出力データ
の上位第１ビットから第（Ｍ−Ｎ）ビットまでには、
“０”の値が設定される。
【０００８】このような構成とすることにより、Ｍビッ
トの入力に対する演算を実行することが可能である。
トの入力に対する演算を実行することが可能である。
【０００９】
【発明が解決しようとする課題】しかしながら、データ
の種類によっては、演算によって値の変化するビットが
データの全ビット幅のうちの一部に限られる場合があ
る。たとえば、グラフィックスの描画処理は、隣接点間
の微小変位を表現する補間演算の集合として処理され
る。グラフィックデータの全ビット数は、出力先がディ
スプレイ、プリンタおよびデータベース（ファイル）の
いずれであっても所定の共通値とされることが一般的で
あるが、隣接間点の変化量を反映するためにはグラフィ
ックデータデータの全ビットは必要なく、実際に演算処
理によって値の変化する可能性のあるビットは、下位の
一部ビットに限定される。以下、このような一部ビット
を有効ビット、そのビット数を有効ビット幅とも称す
る。
の種類によっては、演算によって値の変化するビットが
データの全ビット幅のうちの一部に限られる場合があ
る。たとえば、グラフィックスの描画処理は、隣接点間
の微小変位を表現する補間演算の集合として処理され
る。グラフィックデータの全ビット数は、出力先がディ
スプレイ、プリンタおよびデータベース（ファイル）の
いずれであっても所定の共通値とされることが一般的で
あるが、隣接間点の変化量を反映するためにはグラフィ
ックデータデータの全ビットは必要なく、実際に演算処
理によって値の変化する可能性のあるビットは、下位の
一部ビットに限定される。以下、このような一部ビット
を有効ビット、そのビット数を有効ビット幅とも称す
る。
【００１０】したがって、図５に示した演算装置５００
によって、グラフィックデータに代表される上述したよ
うなデータを処理すると、実質的には演算の必要のない
有効ビット以外の部分に対しても演算処理を実行してい
ることになり、演算ユニットの回路規模を無駄に増大さ
せる。
によって、グラフィックデータに代表される上述したよ
うなデータを処理すると、実質的には演算の必要のない
有効ビット以外の部分に対しても演算処理を実行してい
ることになり、演算ユニットの回路規模を無駄に増大さ
せる。
【００１１】図６に示した演算装置５５０においても同
様であり、ビット数の異なるデータ間での演算を実行す
るために、ビット数の小さい方の入力データのビット数
を形式的に拡張し、ビット数の大きい方の入力データに
合わせた演算処理能力を演算ユニットに持たせる構成と
している。したがって、実質的に演算が必要なビット数
はＮビットであるのに対して、それ以外の上位（Ｍ−
Ｎ）ビットに対しても演算リソースを振り向けているこ
とになり、演算ユニットの回路規模を無駄に増大させて
いる。
様であり、ビット数の異なるデータ間での演算を実行す
るために、ビット数の小さい方の入力データのビット数
を形式的に拡張し、ビット数の大きい方の入力データに
合わせた演算処理能力を演算ユニットに持たせる構成と
している。したがって、実質的に演算が必要なビット数
はＮビットであるのに対して、それ以外の上位（Ｍ−
Ｎ）ビットに対しても演算リソースを振り向けているこ
とになり、演算ユニットの回路規模を無駄に増大させて
いる。
【００１２】この発明はこのような問題点を解決するた
めになされたものであって、この発明の目的は、入力デ
ータの有効データ幅に合わせて、演算ユニットのリソー
スを有効に活用することが可能な演算装置の構成を提供
することである。
めになされたものであって、この発明の目的は、入力デ
ータの有効データ幅に合わせて、演算ユニットのリソー
スを有効に活用することが可能な演算装置の構成を提供
することである。
【００１３】
【課題を解決するための手段】請求項１記載の演算装置
は、Ｍビット（Ｍ：自然数）の入力データとＮビット
（Ｎ：Ｍより小さい自然数）の入力データとの間で演算
処理を行なってＭビットの演算データを出力する演算装
置であって、Ｍビットの入力データを（Ｍ−Ｎ）ビット
の上位ビットのデータとＮビットの下位ビットのデータ
とに分割するデータ分割回路と、下位ビットのデータと
Ｎビットの入力データとの間でＮビットの演算処理を実
行する演算ユニットと、Ｎビットの演算処理において桁
あふれが発生した場合に、桁あふれを入力データの上位
ビットに反映するための演算補正回路と、演算補正回路
の出力データの各ビットの値を、演算データの第１ビッ
トから第（Ｍ−Ｎ）ビットにそれぞれ設定するととも
に、演算ユニットの出力データの各ビットの値を演算デ
ータの第（Ｍ−Ｎ＋１）ビットから第Ｍビットにそれぞ
れ設定する出力データ設定回路とを備える。
は、Ｍビット（Ｍ：自然数）の入力データとＮビット
（Ｎ：Ｍより小さい自然数）の入力データとの間で演算
処理を行なってＭビットの演算データを出力する演算装
置であって、Ｍビットの入力データを（Ｍ−Ｎ）ビット
の上位ビットのデータとＮビットの下位ビットのデータ
とに分割するデータ分割回路と、下位ビットのデータと
Ｎビットの入力データとの間でＮビットの演算処理を実
行する演算ユニットと、Ｎビットの演算処理において桁
あふれが発生した場合に、桁あふれを入力データの上位
ビットに反映するための演算補正回路と、演算補正回路
の出力データの各ビットの値を、演算データの第１ビッ
トから第（Ｍ−Ｎ）ビットにそれぞれ設定するととも
に、演算ユニットの出力データの各ビットの値を演算デ
ータの第（Ｍ−Ｎ＋１）ビットから第Ｍビットにそれぞ
れ設定する出力データ設定回路とを備える。
【００１４】請求項２記載の演算装置は、請求項１記載
の演算装置であって、演算ユニットは、Ｎビットの演算
処理において、オーバーフローが生じた場合に活性化さ
れる第１のフラグと、アンダーフローが生じた場合に活
性化される第２のフラグとをさらに出力し、演算補正回
路は、第１のフラグが活性化された場合には、上位ビッ
トのデータをインクリメントして出力し、第２のフラグ
が活性化された場合には、上位ビットのデータをデクリ
メントして出力し、第１および第２のフラグの両方が非
活性化された場合には、上位ビットのデータをそのまま
出力する。
の演算装置であって、演算ユニットは、Ｎビットの演算
処理において、オーバーフローが生じた場合に活性化さ
れる第１のフラグと、アンダーフローが生じた場合に活
性化される第２のフラグとをさらに出力し、演算補正回
路は、第１のフラグが活性化された場合には、上位ビッ
トのデータをインクリメントして出力し、第２のフラグ
が活性化された場合には、上位ビットのデータをデクリ
メントして出力し、第１および第２のフラグの両方が非
活性化された場合には、上位ビットのデータをそのまま
出力する。
【００１５】請求項３の演算装置は、上位（Ｍ−Ｎ）ビ
ットの値が共通である、ともにＭビット（Ｍ：自然数）
の第１および第２の入力データの間で演算処理を行な
い、Ｍビットの演算データを出力する演算装置であっ
て、第１の入力データを（Ｍ−Ｎ）ビットの共通上位ビ
ットとＮビットの下位ビットとに分割する第１のデータ
分割回路と、第２の入力データを（Ｍ−Ｎ）ビットの共
通上位ビットとＮビットの下位ビットとに分割する第２
のデータ分割回路と、第１の入力データ下位ビットと第
２のデータの下位ビットとの間でＮビットの演算処理を
実行する演算ユニットと、演算回路において桁あふれが
発生した場合に、共通上位ビットに桁あふれを反映する
ための演算補正回路と、演算補正回路の出力データの各
ビットの値を、演算データの第１ビットから第（Ｍ−
Ｎ）ビットにそれぞれ設定するとともに、演算回路の出
力データの各ビットの値を演算データの第（Ｍ−Ｎ＋
１）ビットから第Ｍビットにそれぞれ設定する出力デー
タ設定回路とを備える。
ットの値が共通である、ともにＭビット（Ｍ：自然数）
の第１および第２の入力データの間で演算処理を行な
い、Ｍビットの演算データを出力する演算装置であっ
て、第１の入力データを（Ｍ−Ｎ）ビットの共通上位ビ
ットとＮビットの下位ビットとに分割する第１のデータ
分割回路と、第２の入力データを（Ｍ−Ｎ）ビットの共
通上位ビットとＮビットの下位ビットとに分割する第２
のデータ分割回路と、第１の入力データ下位ビットと第
２のデータの下位ビットとの間でＮビットの演算処理を
実行する演算ユニットと、演算回路において桁あふれが
発生した場合に、共通上位ビットに桁あふれを反映する
ための演算補正回路と、演算補正回路の出力データの各
ビットの値を、演算データの第１ビットから第（Ｍ−
Ｎ）ビットにそれぞれ設定するとともに、演算回路の出
力データの各ビットの値を演算データの第（Ｍ−Ｎ＋
１）ビットから第Ｍビットにそれぞれ設定する出力デー
タ設定回路とを備える。
【００１６】請求項４記載の演算装置は、請求項１記載
の演算装置であって、演算ユニットは、Ｎビットの演算
処理において、オーバーフローが生じた場合に活性化さ
れる第１のフラグと、アンダーフローが生じた場合に活
性化される第２のフラグとをさらに出力し、演算補正回
路は、第１のフラグが活性化された場合には、共通上位
ビットのデータをインクリメントして出力し、第２のフ
ラグが活性化された場合には、共通上位ビットのデータ
をデクリメントして出力し、第１および第２のフラグの
両方が非活性化された場合には、共通上位ビットのデー
タをそのまま出力する。
の演算装置であって、演算ユニットは、Ｎビットの演算
処理において、オーバーフローが生じた場合に活性化さ
れる第１のフラグと、アンダーフローが生じた場合に活
性化される第２のフラグとをさらに出力し、演算補正回
路は、第１のフラグが活性化された場合には、共通上位
ビットのデータをインクリメントして出力し、第２のフ
ラグが活性化された場合には、共通上位ビットのデータ
をデクリメントして出力し、第１および第２のフラグの
両方が非活性化された場合には、共通上位ビットのデー
タをそのまま出力する。
【００１７】請求項５記載の演算装置は、請求項３記載
の演算装置であって、第１および第２のデータは、グラ
フィック処理に関するデータであり、Ｎで示される下位
ビット数は、グラフィック処理に必要な演算精度に応じ
て定められる。
の演算装置であって、第１および第２のデータは、グラ
フィック処理に関するデータであり、Ｎで示される下位
ビット数は、グラフィック処理に必要な演算精度に応じ
て定められる。
【００１８】請求項６記載の演算装置は、ともにＭビッ
ト（Ｍ：自然数）の第１および第２の入力データの間で
演算処理を行ない、Ｍビットの演算データを出力する演
算装置であって、第１の入力データをＮ個（Ｎ：２以上
の自然数）の第１のサブデータに分割する第１のデータ
分割回路と、第２の入力データをＮ個（Ｎ：２以上の自
然数）の第２のサブデータに分割する第２のデータ分割
回路とを備え、第１および第２の分割データの各々は、
ｍビット（ｍ：Ｍより小さい自然数）を有し、第１およ
び第２の分割データのそれぞれの間で、ｍビットの演算
処理を実行するためのＮ個の演算ユニットと、演算デー
タの各ビットの値を、Ｎ個の演算ユニットの出力データ
の各ビットの値に応じて設定する出力データ設定回路と
を備える。
ト（Ｍ：自然数）の第１および第２の入力データの間で
演算処理を行ない、Ｍビットの演算データを出力する演
算装置であって、第１の入力データをＮ個（Ｎ：２以上
の自然数）の第１のサブデータに分割する第１のデータ
分割回路と、第２の入力データをＮ個（Ｎ：２以上の自
然数）の第２のサブデータに分割する第２のデータ分割
回路とを備え、第１および第２の分割データの各々は、
ｍビット（ｍ：Ｍより小さい自然数）を有し、第１およ
び第２の分割データのそれぞれの間で、ｍビットの演算
処理を実行するためのＮ個の演算ユニットと、演算デー
タの各ビットの値を、Ｎ個の演算ユニットの出力データ
の各ビットの値に応じて設定する出力データ設定回路と
を備える。
【００１９】請求項７記載の演算装置は、請求項６記載
の演算装置であって、第１のデータ分割回路は、第１の
入力データを上位ビットからｍビットずつ順に、第１番
目から第Ｎ番目の第１のサブデータに分割し、第２のデ
ータ分割回路は、第２の入力データを上位ビットからｍ
ビットずつ順に、第１番目から第Ｎ番目の第２のサブデ
ータに分割し、第ｉ番目の演算ユニットは、第ｉ番目の
第１のサブデータおよび第２のサブデータとの間におけ
るｍビットの演算処理を実行するとともに、外部からの
指示に応じて、ｍビットの演算処理において桁あふれが
発生したかどうかを検出し、各演算ユニットが桁あふれ
を検出した場合に、桁あふれを第１番目から第（Ｎ−
１）番目の演算ユニットの出力データに反映するための
演算補正回路をさらに備え、出力データ設定回路は、演
算補正回路の出力データの各ビットの値を、演算データ
の第１ビットから第（Ｍ−ｍ＋１）ビットにそれぞれ設
定するとともに、第Ｎ番目の演算ユニットの出力データ
の各ビットの値を演算データの第（Ｍ−ｍ＋１）ビット
から第Ｍビットにそれぞれ設定する。
の演算装置であって、第１のデータ分割回路は、第１の
入力データを上位ビットからｍビットずつ順に、第１番
目から第Ｎ番目の第１のサブデータに分割し、第２のデ
ータ分割回路は、第２の入力データを上位ビットからｍ
ビットずつ順に、第１番目から第Ｎ番目の第２のサブデ
ータに分割し、第ｉ番目の演算ユニットは、第ｉ番目の
第１のサブデータおよび第２のサブデータとの間におけ
るｍビットの演算処理を実行するとともに、外部からの
指示に応じて、ｍビットの演算処理において桁あふれが
発生したかどうかを検出し、各演算ユニットが桁あふれ
を検出した場合に、桁あふれを第１番目から第（Ｎ−
１）番目の演算ユニットの出力データに反映するための
演算補正回路をさらに備え、出力データ設定回路は、演
算補正回路の出力データの各ビットの値を、演算データ
の第１ビットから第（Ｍ−ｍ＋１）ビットにそれぞれ設
定するとともに、第Ｎ番目の演算ユニットの出力データ
の各ビットの値を演算データの第（Ｍ−ｍ＋１）ビット
から第Ｍビットにそれぞれ設定する。
【００２０】請求項８記載の演算装置は、請求項７記載
の演算装置であって、各演算ユニットは、ｍビットの演
算処理において、オーバーフローが生じた場合に活性化
される第１のフラグと、アンダーフローが生じた場合に
活性化される第２のフラグとをさらに出力し、演算補正
回路は、各々が第１番目から（Ｎ−１）番目の演算ユニ
ットと出力データ設定回路との間に配置される（Ｎ−
１）個の演算補正ユニットを含み、第ｉ番目（ｉ：１か
らＮ−１の自然数）の演算補正ユニットは、第（ｉ＋
１）番目の演算ユニットの検出結果に応答して、第１の
フラグが活性化された場合には、第ｉ番目の演算ユニッ
トの出力データをインクリメントして出力し、第２のフ
ラグが活性化された場合には、第ｉ番目の演算ユニット
の出力データをデクリメントして出力し、第１および第
２のフラグの両方が非活性化された場合には、第ｉ番目
の演算ユニットの出力データをそのまま出力する。
の演算装置であって、各演算ユニットは、ｍビットの演
算処理において、オーバーフローが生じた場合に活性化
される第１のフラグと、アンダーフローが生じた場合に
活性化される第２のフラグとをさらに出力し、演算補正
回路は、各々が第１番目から（Ｎ−１）番目の演算ユニ
ットと出力データ設定回路との間に配置される（Ｎ−
１）個の演算補正ユニットを含み、第ｉ番目（ｉ：１か
らＮ−１の自然数）の演算補正ユニットは、第（ｉ＋
１）番目の演算ユニットの検出結果に応答して、第１の
フラグが活性化された場合には、第ｉ番目の演算ユニッ
トの出力データをインクリメントして出力し、第２のフ
ラグが活性化された場合には、第ｉ番目の演算ユニット
の出力データをデクリメントして出力し、第１および第
２のフラグの両方が非活性化された場合には、第ｉ番目
の演算ユニットの出力データをそのまま出力する。
【００２１】請求項９記載の演算装置は、請求項６記載
の演算装置であって、第１および第２の入力データは、
グラフィック処理に関するデータであり、第１および第
２のサブデータは色データに相当する。
の演算装置であって、第１および第２の入力データは、
グラフィック処理に関するデータであり、第１および第
２のサブデータは色データに相当する。
【００２２】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当部分を示す。
【００２３】［実施の形態１］図１は、本発明の実施の
形態１の演算装置１００の構成を示すブロック図であ
る。
形態１の演算装置１００の構成を示すブロック図であ
る。
【００２４】図１を参照して、演算装置１００は、Ｍビ
ット（Ｍ：自然数）の２進数データである入力データＰ
ＩＮを受けて、上位ビットと下位ビットとに分割する分
割回路１０を備える。分割回路１０は、第１の入力デー
タを（Ｍ−Ｎ）ビットの上位ビットと、Ｎビットの下位
ビットとに分割する。下位ビット数Ｎは、上述した有効
ビット幅に相当する。
ット（Ｍ：自然数）の２進数データである入力データＰ
ＩＮを受けて、上位ビットと下位ビットとに分割する分
割回路１０を備える。分割回路１０は、第１の入力デー
タを（Ｍ−Ｎ）ビットの上位ビットと、Ｎビットの下位
ビットとに分割する。下位ビット数Ｎは、上述した有効
ビット幅に相当する。
【００２５】演算装置１００は、さらに、Ｎビットの入
力データＱＩＮと入力データＰＩＮの下位Ｎビットとの
間で演算を実行する演算ユニット２０と、演算ユニット
２０における桁あふれ発生時に、入力データＰＩＮの上
位（Ｍ−Ｎ）ビットに対して、インクリメントもしくは
デクリメントを実行する演算補正回路３０と、演算ユニ
ット２０と演算補正回路３０との出力を受けて、入力デ
ータＰＩＮと入力データＱＩＮとの間の演算結果を出力
する出力データ設定回路４０とを備える。
力データＱＩＮと入力データＰＩＮの下位Ｎビットとの
間で演算を実行する演算ユニット２０と、演算ユニット
２０における桁あふれ発生時に、入力データＰＩＮの上
位（Ｍ−Ｎ）ビットに対して、インクリメントもしくは
デクリメントを実行する演算補正回路３０と、演算ユニ
ット２０と演算補正回路３０との出力を受けて、入力デ
ータＰＩＮと入力データＱＩＮとの間の演算結果を出力
する出力データ設定回路４０とを備える。
【００２６】演算ユニット２０は、入力データＰＩＮの
下位ビットと入力データＱＩＮとの間で、Ｎビット同士
の所定演算を実行し、その結果を出力する。また、両者
の演算時において、オーバーフローキャリーあるいはア
ンダーフローボローが発生した場合には、桁あふれ検出
フラグＣＯＦＬＧおよびＵＢＣＯＦＬＧにそれぞれ反映
して出力する。演算装置１００においては、演算ユニッ
ト２０を、入力データＰＩＮの桁数Ｍビットよりも小さ
いＮビットで構成できる点に特徴がある。
下位ビットと入力データＱＩＮとの間で、Ｎビット同士
の所定演算を実行し、その結果を出力する。また、両者
の演算時において、オーバーフローキャリーあるいはア
ンダーフローボローが発生した場合には、桁あふれ検出
フラグＣＯＦＬＧおよびＵＢＣＯＦＬＧにそれぞれ反映
して出力する。演算装置１００においては、演算ユニッ
ト２０を、入力データＰＩＮの桁数Ｍビットよりも小さ
いＮビットで構成できる点に特徴がある。
【００２７】演算補正回路３０は、フラグＣＯＦＬＧお
よびＵＢＣＯＦＬＧを受けて、演算ユニット２０の演算
においてオーバーフローキャリーが発生している場合に
は、入力データＰＩＮの上位ビットをインクリメント
し、アンダーフローボローが発生している場合には、入
力データＰＩＮの上位ビットをデクリメントする。
よびＵＢＣＯＦＬＧを受けて、演算ユニット２０の演算
においてオーバーフローキャリーが発生している場合に
は、入力データＰＩＮの上位ビットをインクリメント
し、アンダーフローボローが発生している場合には、入
力データＰＩＮの上位ビットをデクリメントする。
【００２８】出力データ設定回路４０は、入力データＰ
ＩＮと入力データＱＩＮとの間の演算結果として得られ
るＭビットの出力データの上位第１ビットから第（Ｍ−
Ｎ）ビットを、演算補正回路３０の出力の第１ビットか
ら第（Ｍ−Ｎ）ビットの各々の値に設定し、出力データ
の第（Ｍ−Ｎ＋１）ビットからＭビットを演算ユニット
２０の出力データの第１ビットから第Ｎビットの各々の
値に設定する。
ＩＮと入力データＱＩＮとの間の演算結果として得られ
るＭビットの出力データの上位第１ビットから第（Ｍ−
Ｎ）ビットを、演算補正回路３０の出力の第１ビットか
ら第（Ｍ−Ｎ）ビットの各々の値に設定し、出力データ
の第（Ｍ−Ｎ＋１）ビットからＭビットを演算ユニット
２０の出力データの第１ビットから第Ｎビットの各々の
値に設定する。
【００２９】このような構成とすることにより、Ｎビッ
ト（Ｎ＜Ｍ）の演算ユニットを用いて、Ｍビットの入力
データに対して所定の演算処理を実行することが可能と
なり、演算リソースを有効活用して回路規模の削減を図
ることが可能となる。
ト（Ｎ＜Ｍ）の演算ユニットを用いて、Ｍビットの入力
データに対して所定の演算処理を実行することが可能と
なり、演算リソースを有効活用して回路規模の削減を図
ることが可能となる。
【００３０】演算装置１００によって、たとえばグラフ
ィックデータに対する隣接点間の補間演算を効率的に実
行することができる。なお、グラフィック描画処理にお
いては、補間演算を実行する座標ピッチおよびグラフィ
ック表示の画素数から必要とされる演算精度を求めるこ
とができるので、これに応じて有効ビット幅（図１中に
おけるビット数Ｎ）を回路設計時に決定することができ
る。
ィックデータに対する隣接点間の補間演算を効率的に実
行することができる。なお、グラフィック描画処理にお
いては、補間演算を実行する座標ピッチおよびグラフィ
ック表示の画素数から必要とされる演算精度を求めるこ
とができるので、これに応じて有効ビット幅（図１中に
おけるビット数Ｎ）を回路設計時に決定することができ
る。
【００３１】［実施の形態１の変形例］図２は、本発明
の実施の形態１の変形例に従う演算装置１１０の構成を
示すブロック図である。
の実施の形態１の変形例に従う演算装置１１０の構成を
示すブロック図である。
【００３２】演算装置１１０においては、入力データＰ
ＩＮおよびＱＩＮの両方がＭビットのビット数を有する
点で異なる。また、演算装置１１０が有効であるのは、
入力データＰＩＮと入力データＱＩＮとの間で、上位
（Ｍ−Ｎ）ビットが共通である場合に限られる。
ＩＮおよびＱＩＮの両方がＭビットのビット数を有する
点で異なる。また、演算装置１１０が有効であるのは、
入力データＰＩＮと入力データＱＩＮとの間で、上位
（Ｍ−Ｎ）ビットが共通である場合に限られる。
【００３３】図２を参照して、演算装置１１０は、実施
の形態１の演算装置１００と比較して、演算ユニット２
０に入力データＱＩＮを与える経路において、分割回路
１１をさらに備える点で異なる。
の形態１の演算装置１００と比較して、演算ユニット２
０に入力データＱＩＮを与える経路において、分割回路
１１をさらに備える点で異なる。
【００３４】分割回路１１は、分割回路１０の場合と同
様に、入力データＱＩＮを上位（Ｍ−Ｎ）ビットと下位
Ｎビットとに分割し、下位Ｎビットを演算装置２０に出
力する。下位ビット数Ｎは、上述した有効ビット幅に相
当する。
様に、入力データＱＩＮを上位（Ｍ−Ｎ）ビットと下位
Ｎビットとに分割し、下位Ｎビットを演算装置２０に出
力する。下位ビット数Ｎは、上述した有効ビット幅に相
当する。
【００３５】その他の回路構成および動作については演
算装置１００の場合と同様であるので説明は繰返さな
い。
算装置１００の場合と同様であるので説明は繰返さな
い。
【００３６】このような構成とすることにより、変化量
が小さい２つの入力データを演算する場合において、演
算リソースを有効に活用した演算装置を構成することが
可能となる。
が小さい２つの入力データを演算する場合において、演
算リソースを有効に活用した演算装置を構成することが
可能となる。
【００３７】このような演算装置１１０の適用は、上述
したグラフィックデータ同士の演算に適用でき、下位の
有効ビット同士のみで演算を実行することによって、演
算リソースを節約した演算装置を構成することできる。
したグラフィックデータ同士の演算に適用でき、下位の
有効ビット同士のみで演算を実行することによって、演
算リソースを節約した演算装置を構成することできる。
【００３８】［実施の形態２］図３は、本発明の実施の
形態２に従う演算装置２００の構成を示すブロック図で
ある。
形態２に従う演算装置２００の構成を示すブロック図で
ある。
【００３９】図３を参照して、演算装置２００は、Ｍビ
ットの入力データＰＩＮを受けて、これをｎ個のｍビッ
トデータ（ｎ：２以上の自然数，ｍ：ｍ＜Ｍの自然数）
に分割する分割回路５０と、Ｍビットの入力データＱＩ
Ｎを受けて、同様にｎ個ｍビットずつのデータに分割す
る分割回路５５とを備える。
ットの入力データＰＩＮを受けて、これをｎ個のｍビッ
トデータ（ｎ：２以上の自然数，ｍ：ｍ＜Ｍの自然数）
に分割する分割回路５０と、Ｍビットの入力データＱＩ
Ｎを受けて、同様にｎ個ｍビットずつのデータに分割す
る分割回路５５とを備える。
【００４０】分割回路５０は、ｎ個の分割データを上位
ビット側から順に、ｐ１〜ｐｎとして出力し、分割回路
５５は、ｎ個の分割データを上位ビット側から順に、ｑ
１〜ｑｎとして出力する。
ビット側から順に、ｐ１〜ｐｎとして出力し、分割回路
５５は、ｎ個の分割データを上位ビット側から順に、ｑ
１〜ｑｎとして出力する。
【００４１】演算装置１５０は、さらに、分割回路５０
および５５から出力された分割ビット間で演算処理を実
行するための演算ユニット６０−１〜６０−ｎを備え
る。
および５５から出力された分割ビット間で演算処理を実
行するための演算ユニット６０−１〜６０−ｎを備え
る。
【００４２】各演算ユニットは、対応する分割データの
組ごとに設けられる。すなわち、演算ユニット６０−１
は、分割データｐ１とｑ１との間でｍビットの演算処理
を実行する。以下、同様に演算ユニット６０−２〜６０
−ｎは、分割データｐ２とｑ２との間〜ｐｎとｑｎとの
間の演算処理をそれぞれ実行する。
組ごとに設けられる。すなわち、演算ユニット６０−１
は、分割データｐ１とｑ１との間でｍビットの演算処理
を実行する。以下、同様に演算ユニット６０−２〜６０
−ｎは、分割データｐ２とｑ２との間〜ｐｎとｑｎとの
間の演算処理をそれぞれ実行する。
【００４３】演算装置１５０は、さらに、各演算ユニッ
ト６０−１〜６０−ｎの出力を受けて、出力データを設
定する出力データ設定回路７０をさらに備える。出力デ
ータ設定回路７０は、各演算ユニット６０−１〜６０−
ｎの第１ビットから第ｍビットの各々の値を順に、ｍビ
ットずつＭビットの出力データの上位ビット設定する役
割を果たす。
ト６０−１〜６０−ｎの出力を受けて、出力データを設
定する出力データ設定回路７０をさらに備える。出力デ
ータ設定回路７０は、各演算ユニット６０−１〜６０−
ｎの第１ビットから第ｍビットの各々の値を順に、ｍビ
ットずつＭビットの出力データの上位ビット設定する役
割を果たす。
【００４４】このような構成とすることにより、入力デ
ータを構成する一部のビット幅ごとに、並列して演算を
実行することが可能となり、高速な演算が可能となる。
ータを構成する一部のビット幅ごとに、並列して演算を
実行することが可能となり、高速な演算が可能となる。
【００４５】たとえば、グラフィック処理においては、
座標データ等に対応してグラフィックデータは、一般的
に３２ビット幅で表わされるのに対して、色データ等は
８ビットのデータで表現することが可能である。
座標データ等に対応してグラフィックデータは、一般的
に３２ビット幅で表わされるのに対して、色データ等は
８ビットのデータで表現することが可能である。
【００４６】したがって、色データ等に関しては４デー
タを１つの集合として、他のグラフィックデータと同一
のビット幅で取り扱い、演算装置１５０を適用した演算
処理を実行することによって、４つの並列な８ビット演
算を展開することによって、演算処理の高速化を図るこ
とが可能となる。
タを１つの集合として、他のグラフィックデータと同一
のビット幅で取り扱い、演算装置１５０を適用した演算
処理を実行することによって、４つの並列な８ビット演
算を展開することによって、演算処理の高速化を図るこ
とが可能となる。
【００４７】［実施の形態２の変形例］図４は、本発明
の実施の形態２の変形例に従う演算装置２１０の構成を
示すブロック図である。
の実施の形態２の変形例に従う演算装置２１０の構成を
示すブロック図である。
【００４８】図４を参照して、演算装置２１０は、実施
の形態２に従う演算装置２００と比較して、演算ユニッ
ト６０−１〜６０−（ｎ−１）のそれぞれに対応して、
演算補正回路８０−１〜８０−（ｎ−１）をさらに備え
る点で異なる。
の形態２に従う演算装置２００と比較して、演算ユニッ
ト６０−１〜６０−（ｎ−１）のそれぞれに対応して、
演算補正回路８０−１〜８０−（ｎ−１）をさらに備え
る点で異なる。
【００４９】また、演算ユニット６０−１〜６０−ｎ
は、演算ビット幅切換信号によって制御される。演算ビ
ット幅切換信号は、ＰＩＮとＱＩＮとの間でＭビットの
演算処理を行なう場合には非活性化され、ＰＩＮおよび
ＱＩＮの分割データ同士間で演算処理を行なう場合に活
性化される。
は、演算ビット幅切換信号によって制御される。演算ビ
ット幅切換信号は、ＰＩＮとＱＩＮとの間でＭビットの
演算処理を行なう場合には非活性化され、ＰＩＮおよび
ＱＩＮの分割データ同士間で演算処理を行なう場合に活
性化される。
【００５０】演算ユニット６０−１〜６０−ｎは、演算
ビット幅切換信号が活性状態である場合には、実施の形
態１と同様に、演算時においてオーバーフローキャリー
あるいはアンダーフローボローが発生した場合には、桁
あふれ検出フラグＣＯＦＬＧおよびＵＢＣＯＦＬＧにそ
れぞれ反映する。
ビット幅切換信号が活性状態である場合には、実施の形
態１と同様に、演算時においてオーバーフローキャリー
あるいはアンダーフローボローが発生した場合には、桁
あふれ検出フラグＣＯＦＬＧおよびＵＢＣＯＦＬＧにそ
れぞれ反映する。
【００５１】演算ビット幅切換信号が活性状態である場
合には、各分割データ間での演算処理を独立して実行す
るために、オーバーフローキャリーあるいはアンダーフ
ローボローの発生にかかわらず、桁あふれ検出フラグＣ
ＯＦＬＧおよびＵＢＣＯＦＬＧは、常に非活性化され
る。
合には、各分割データ間での演算処理を独立して実行す
るために、オーバーフローキャリーあるいはアンダーフ
ローボローの発生にかかわらず、桁あふれ検出フラグＣ
ＯＦＬＧおよびＵＢＣＯＦＬＧは、常に非活性化され
る。
【００５２】演算補正回路８０−１〜８０−（ｎ−１）
は、実施の形態１で説明した演算補正回路３０と同一の
機能を有し、下位ビット側におけるオーバーフローキャ
リーあるいはアンダーフローボローの発生を反映するた
めに、対応する演算ユニット６０−１〜６０−（ｎ−
１）の演算結果に対して、インクリメントもしくはデク
リメントを実行する。すなわち、演算補正回路８０−１
〜８０−（ｎ−１）は、演算ユニット６０−２〜６０−
ｎで生じた桁あふれにそれぞれ対応して、対応する演算
ユニット６０−１〜６０−（ｎ−１）の出力データのそ
れぞれを、桁あふれ検出フラグＣＯＦＬＧが活性化され
ている場合にはインクリメントして出力し、桁あふれ検
出フラグＵＢＦＬＧが活性化されている場合にはデクリ
メントして出力し、桁あふれ検出フラグＣＯＦＬＧおよ
びＵＢＣＯＦＬＧの両方が非活性化されている場合に
は、そのまま出力する。
は、実施の形態１で説明した演算補正回路３０と同一の
機能を有し、下位ビット側におけるオーバーフローキャ
リーあるいはアンダーフローボローの発生を反映するた
めに、対応する演算ユニット６０−１〜６０−（ｎ−
１）の演算結果に対して、インクリメントもしくはデク
リメントを実行する。すなわち、演算補正回路８０−１
〜８０−（ｎ−１）は、演算ユニット６０−２〜６０−
ｎで生じた桁あふれにそれぞれ対応して、対応する演算
ユニット６０−１〜６０−（ｎ−１）の出力データのそ
れぞれを、桁あふれ検出フラグＣＯＦＬＧが活性化され
ている場合にはインクリメントして出力し、桁あふれ検
出フラグＵＢＦＬＧが活性化されている場合にはデクリ
メントして出力し、桁あふれ検出フラグＣＯＦＬＧおよ
びＵＢＣＯＦＬＧの両方が非活性化されている場合に
は、そのまま出力する。
【００５３】この構成は、実施の形態１の変形例２で説
明した演算装置１２０の構成と実施の形態に従う演算装
置２００とを組合わせたものに相当し、このような回路
を適用することにより、１つの演算装置を用いて、Ｍビ
ットの入力データ間での演算と、ｍビットの分割データ
同士の間での演算との両方を実行することができるよう
になる。
明した演算装置１２０の構成と実施の形態に従う演算装
置２００とを組合わせたものに相当し、このような回路
を適用することにより、１つの演算装置を用いて、Ｍビ
ットの入力データ間での演算と、ｍビットの分割データ
同士の間での演算との両方を実行することができるよう
になる。
【００５４】たとえば、共通のビット幅（３２ビット）
で表現されるグラフィックデータについて、色データ等
の８ビットデータに対しては、並列な４個の８ビット演
算によって高速処理を図るとともに、同一回路におい
て、座標データ等の３２ビット幅のデータ同士間の演算
についての３２ビット演算を行なうことが可能となる。
で表現されるグラフィックデータについて、色データ等
の８ビットデータに対しては、並列な４個の８ビット演
算によって高速処理を図るとともに、同一回路におい
て、座標データ等の３２ビット幅のデータ同士間の演算
についての３２ビット演算を行なうことが可能となる。
【００５５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５６】
【発明の効果】請求項１および２記載の演算装置は、異
なるビット幅を有する入力データ間の演算処理におい
て、ビット幅が大きいほうの入力データを演算の対象と
なるビットとそれ以外とのビットとに分割して演算処理
を実行するので、演算リソースを有効活用して回路規模
の削減を図ることが可能となる。
なるビット幅を有する入力データ間の演算処理におい
て、ビット幅が大きいほうの入力データを演算の対象と
なるビットとそれ以外とのビットとに分割して演算処理
を実行するので、演算リソースを有効活用して回路規模
の削減を図ることが可能となる。
【００５７】請求項３および４記載の演算装置は、同一
のビット幅を有する入力データ間の演算処理において、
入力データを実質的に演算の対象となるビットとそれ以
外とのビットとに分割して演算処理を実行するので、変
化量が小さい２つの入力データを演算する場合におい
て、演算リソースを有効活用して回路規模の削減を図る
ことが可能となる。
のビット幅を有する入力データ間の演算処理において、
入力データを実質的に演算の対象となるビットとそれ以
外とのビットとに分割して演算処理を実行するので、変
化量が小さい２つの入力データを演算する場合におい
て、演算リソースを有効活用して回路規模の削減を図る
ことが可能となる。
【００５８】請求項５記載の演算装置は、請求項３記載
の演算装置が奏する効果を、グラフィックデータに関す
る演算処理において享受することができる。
の演算装置が奏する効果を、グラフィックデータに関す
る演算処理において享受することができる。
【００５９】請求項６および７記載の演算装置は、入力
データを構成する一部のビット幅ごとに並列して演算を
実行することが可能であるので、複数個のサブデータか
ら構成される入力データ間において演算処理を高速に実
行することが可能となる。
データを構成する一部のビット幅ごとに並列して演算を
実行することが可能であるので、複数個のサブデータか
ら構成される入力データ間において演算処理を高速に実
行することが可能となる。
【００６０】請求項８記載の演算装置は、各演算ユニッ
トにおけるサブデータ間の演算処理における桁あふれの
発生を上位ビット側に対応する演算ユニットの出力デー
タに反映できるので、請求項６演算装置が奏する効果に
加えて、入力データのビット幅全体に対する演算処理を
同一装置において実行することが可能である。
トにおけるサブデータ間の演算処理における桁あふれの
発生を上位ビット側に対応する演算ユニットの出力デー
タに反映できるので、請求項６演算装置が奏する効果に
加えて、入力データのビット幅全体に対する演算処理を
同一装置において実行することが可能である。
【００６１】請求項９記載の演算装置は、請求項６記載
の演算装置が奏する効果を、グラフィックデータに関す
る演算処理において享受することができる。
の演算装置が奏する効果を、グラフィックデータに関す
る演算処理において享受することができる。
【図１】 本発明の実施の形態１に従う演算装置１００
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 本発明の実施の形態１の変形例に従う演算装
置１１０の構成を示すブロック図である。
置１１０の構成を示すブロック図である。
【図３】 本発明の実施の形態２に従う演算装置２００
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】 本発明の実施の形態２の変形例に従う演算装
置２１０の構成を示すブロック図である。
置２１０の構成を示すブロック図である。
【図５】 同一のビット数を有する入力データの間で演
算処置を実行するための従来の技術の演算装置５００の
構成を示すブロック図である。
算処置を実行するための従来の技術の演算装置５００の
構成を示すブロック図である。
【図６】 異なるビット数を有する入力データの間で演
算処置を実行するための従来の技術の演算装置５５０の
構成を示すブロック図である。
算処置を実行するための従来の技術の演算装置５５０の
構成を示すブロック図である。
１０，５０，５５ 分割回路、２０，６０−１〜６０−
ｎ 演算ユニット、３０，８０−２〜８０−ｎ 演算補
正回路、４０，７０ 出力データ設定回路。
ｎ 演算ユニット、３０，８０−２〜８０−ｎ 演算補
正回路、４０，７０ 出力データ設定回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畔川 善郁 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 千葉 修 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 島川 和弘 兵庫県伊丹市中央３丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 Ｆターム(参考） 5B022 AA00 BA02 BA10 CA03 CA04 EA06 EA09 FA01 FA03
Claims (9)
- 【請求項１】 Ｍビット（Ｍ：自然数）の入力データと
Ｎビット（Ｎ：Ｍより小さい自然数）の入力データとの
間で演算処理を行ない、Ｍビットの演算データを出力す
る演算装置であって、 前記Ｍビットの入力データを（Ｍ−Ｎ）ビットの上位ビ
ットとＮビットの下位ビットとに分割するデータ分割回
路と、 前記下位ビットのデータと前記Ｎビットの入力データと
の間でＮビットの演算処理を実行する演算ユニットと、 前記Ｎビットの演算処理において桁あふれが発生した場
合に、前記桁あふれを入力データの前記上位ビットのデ
ータに反映するための演算補正回路と、 前記演算補正回路の出力データの各ビットの値を、前記
演算データの第１ビットから第（Ｍ−Ｎ）ビットにそれ
ぞれ設定するとともに、前記演算ユニットの出力データ
の各ビットの値を前記演算データの第（Ｍ−Ｎ＋１）ビ
ットから第Ｍビットにそれぞれ設定する出力データ設定
回路とを備える、演算装置。 - 【請求項２】 前記演算ユニットは、前記Ｎビットの演
算処理において、オーバーフローが生じた場合に活性化
される第１のフラグと、アンダーフローが生じた場合に
活性化される第２のフラグとをさらに出力し、 前記演算補正回路は、前記第１のフラグが活性化された
場合には、前記上位ビットのデータをインクリメントし
て出力し、前記第２のフラグが活性化された場合には、
前記上位ビットのデータをデクリメントして出力し、前
記第１および前記第２のフラグの両方が非活性化された
場合には、前記上位ビットのデータをそのまま出力す
る、請求項１記載の演算装置。 - 【請求項３】 上位（Ｍ−Ｎ）ビットの値が共通であ
る、ともにＭビット（Ｍ：自然数）の第１および第２の
入力データの間で演算処理を行ない、Ｍビットの演算デ
ータを出力する演算装置であって、 前記第１の入力データを（Ｍ−Ｎ）ビットの共通上位ビ
ットとＮビットの下位ビットとに分割する第１のデータ
分割回路と、 前記第２の入力データを（Ｍ−Ｎ）ビットの前記共通上
位ビットとＮビットの下位ビットとに分割する第２のデ
ータ分割回路と、 前記第１の入力データ下位ビットと前記第２のデータの
下位ビットとの間でＮビットの演算処理を実行する演算
ユニットと、 前記演算回路において桁あふれが発生した場合に、前記
共通上位ビットに前記桁あふれを反映するための演算補
正回路と、 前記演算補正回路の出力データの各ビットの値を、前記
演算データの第１ビットから第（Ｍ−Ｎ）ビットにそれ
ぞれ設定するとともに、前記演算回路の出力データの各
ビットの値を前記演算データの第（Ｍ−Ｎ＋１）ビット
から第Ｍビットにそれぞれ設定する出力データ設定回路
とを備える、演算装置。 - 【請求項４】 前記演算ユニットは、前記Ｎビットの演
算処理において、オーバーフローが生じた場合に活性化
される第１のフラグと、アンダーフローが生じた場合に
活性化される第２のフラグとをさらに出力し、 前記演算補正回路は、前記第１のフラグが活性化された
場合には、前記共通上位ビットのデータをインクリメン
トして出力し、前記第２のフラグが活性化された場合に
は、前記共通上位ビットのデータをデクリメントして出
力し、前記第１および前記第２のフラグの両方が非活性
化された場合には、前記共通上位ビットのデータをその
まま出力する、請求項１記載の演算装置。 - 【請求項５】 前記第１および前記第２のデータは、グ
ラフィック処理に関するデータであり、 Ｎで示される下位ビット数は、前記グラフィック処理に
必要な演算精度に応じて定められる、請求項３記載の演
算装置。 - 【請求項６】 ともにＭビット（Ｍ：自然数）の第１お
よび第２の入力データの間で演算処理を行ない、Ｍビッ
トの演算データを出力する演算装置であって、 前記第１の入力データをＮ個（Ｎ：２以上の自然数）の
第１のサブデータに分割する第１のデータ分割回路と、 前記第２の入力データをＮ個（Ｎ：２以上の自然数）の
第２のサブデータに分割する第２のデータ分割回路とを
備え、 前記第１および前記第２の分割データの各々は、ｍビッ
ト（ｍ：Ｍより小さい自然数）を有し、 前記第１および前記第２の分割データのそれぞれの間
で、ｍビットの演算処理を実行するためのＮ個の演算ユ
ニットと、 前記演算データの各ビットの値を、前記Ｎ個の演算ユニ
ットの出力データの各ビットの値に応じて設定する出力
データ設定回路とを備える、演算装置。 - 【請求項７】 前記第１のデータ分割回路は、前記第１
の入力データを上位ビットからｍビットずつ順に、第１
番目から第Ｎ番目の第１のサブデータに分割し、 前記第２のデータ分割回路は、前記第２の入力データを
上位ビットからｍビットずつ順に、第１番目から第Ｎ番
目の第２のサブデータに分割し、 第ｉ番目の前記演算ユニットは、第ｉ番目の第１のサブ
データおよび第２のサブデータとの間におけるｍビット
の演算処理を実行するとともに、外部からの指示に応じ
て、前記ｍビットの演算処理において桁あふれが発生し
たかどうかを検出し、 各前記演算ユニットが桁あふれを検出した場合に、前記
桁あふれを第１番目から第（Ｎ−１）番目の前記演算ユ
ニットの出力データに反映するための演算補正回路をさ
らに備え、 前記出力データ設定回路は、前記演算補正回路の出力デ
ータの各ビットの値を、前記演算データの第１ビットか
ら第（Ｍ−ｍ＋１）ビットにそれぞれ設定するととも
に、第Ｎ番目の前記演算ユニットの出力データの各ビッ
トの値を前記演算データの第（Ｍ−ｍ＋１）ビットから
第Ｍビットにそれぞれ設定する、請求項６記載の演算装
置。 - 【請求項８】 各前記演算ユニットは、前記ｍビットの
演算処理において、オーバーフローが生じた場合に活性
化される第１のフラグと、アンダーフローが生じた場合
に活性化される第２のフラグとをさらに出力し、 前記演算補正回路は、第１番目から（Ｎ−１）番目の前
記演算ユニットと前記出力データ設定回路との間に各々
配置される、（Ｎ−１）個の演算補正ユニットを含み、 第ｉ番目（ｉ：１からＮ−１の自然数）の前記演算補正
ユニットは、第（ｉ＋１）番目の前記演算ユニットの検
出結果に応答して、前記第１のフラグが活性化された場
合には、第ｉ番目の前記演算ユニットの出力データをイ
ンクリメントして出力し、前記第２のフラグが活性化さ
れた場合には、第ｉ番目の前記演算ユニットの出力デー
タをデクリメントして出力し、前記第１および前記第２
のフラグの両方が非活性化された場合には、第ｉ番目の
前記演算ユニットの出力データをそのまま出力する、請
求項７記載の演算装置。 - 【請求項９】 前記第１および前記第２の入力データ
は、グラフィック処理に関するデータであり、 前記第１および前記第２のサブデータは色データに相当
する、請求項６記載の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28403799A JP2001109613A (ja) | 1999-10-05 | 1999-10-05 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28403799A JP2001109613A (ja) | 1999-10-05 | 1999-10-05 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001109613A true JP2001109613A (ja) | 2001-04-20 |
Family
ID=17673491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28403799A Withdrawn JP2001109613A (ja) | 1999-10-05 | 1999-10-05 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001109613A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100375011C (zh) * | 2004-11-12 | 2008-03-12 | 精工爱普生株式会社 | 任意精度运算器、任意精度运算方法和电子设备 |
| US7917566B2 (en) | 2006-10-18 | 2011-03-29 | Kabushiki Kaisha Toshiba | Arithmetic device capable of obtaining high-accuracy calculation results |
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