KR0181836B1 - 펄스 성형 회로 - Google Patents

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Abstract

본 발명은 디지탈 송신기에 사용되어 펄스 성형 회로에 관한 것으로, 홀수의 필터계수 또는 짝수의 필터계수를 교대로 사용하여 에러 정정 코딩되어 출력된 디지탈 신호를 필터링하여 출력하는 FIR필터(40)와; 상기 FIR필터(40)에서 출력된 디지탈 신호를 아날로그 신호로 변환하여 출력하는 D/A 변환기(50) 및; 상기 D/A 변환기(50)에서 출력된 신호를 필터링하여 출력하는 저역통과필터(60)를 포함하여 구성되어, FIR필터에서 짝수 필터계수 또는 홀수의 필터계수를 선택적으로 사용하여 필터링함에 따라 필터 탭의 수를 1/2로 줄일 수 있을 뿐만 아니라 제로삽입수단이 불필요하여 하드웨어를 간단하게 구현할 수 있는 것이다.

Description

펄스 성형 회로(A pulse-shaping circuit)
제1도는 일반적인 디지탈 송수신 시스템의 개략적인 구성도.
제2도는 일반적인 변조기의 개략적인 구성도.
제3도는 종래의 유한충격응답(FIR) 필터를 이용한 펄스 성형 회로의 개략적인 구성도.
제4도는 종래의 유한충격응답(FIR) 필터의 구성도.
제5도는 본 발명에 따른 유한충격응답(FIR) 필터를 이용한 펄스성형 회로의 개략적인 구성도.
제6도는 본 발명에 따른 유한충격응답(FIR) 필터의 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
40 : FIR필터 42 : 시프트레지스터
44 : 멀티플렉서 46 : 곱셈기
48 : 덧셈기 50 : D/A 변환기
60 : 저역통과필터
본 발명은 디지탈 송신기에 사용되는 펄스 성형 회로에 관한 것으로, 특히 디지탈 펄스의 파형을 변조특성에 적합하도록 성형(shaping)하는 펄스 성형 회로의 구성요소인 유한충격응답(Finite Impulse Reaction : 이하 FIR이라 칭함) 필터의 구조를 개선하여 하드웨어적으로 간단하게 구현한 펄스 성형 회로에 관한 것이다.
일반적으로, 디지탈 송수신 시스템은 제1도에 도시된 바와 같이, 디지탈 송신 시스템은, 신호원(1)으로부터 입력된 신호를 코딩하여 데이타를 압축하는 소스인코더(source encoder : 2)와; 전송시 채널의 왜곡등에 의해 발생되는 에러를 정정하기 위해 소스인코더(2)에서 출력된 데이타를 에러 정정 코딩하는 채널인코더(channel encoder : 3); 채널인코더(3)에서 에러 정정 코딩되는 출력된 신호를 변조하여 출력하는 변조기(4) 및; 변조기(4)에서 출력된 신호를 송신하는 송신안테나(5)로 구성된다.
그리고 디지탈 수신 시스템은, 송신안테나(5)에서 전송된 신호를 수신하는 수신 안테나(6)와; 수신 안테나(6)로 수신된 신호를 복조하여 출력하는 복조기(7); 복조기(7)에서 출력된 신호를 에러 정정하여 출력하는 채널디코더(channel decoder : 8) 및; 채널디코더(8)에서 출력된 신호를 디코딩하여 원신호를 출력하는 소스디코더(source decoder : 9)를 포함하여 구성된다.
위와 같이 구성된 디지탈 송신 시스템은, 소스인코더(2)가 신호원(1)에서 출력된 신호를 코딩하여 데이타를 압축하고, 채널인코더(3)가 압축된 데이타를 에러 정정 코딩하여 전송시 채널의 왜곡등에 의해 발생되는 에러를 디지탈 수신 시스템에서 정정할 수 있게 한다. 디지탈 수신 시스템은, 디지탈 송신 시스템의 역과정을 통하여 원신호를 복구한다.
그리고 디지탈 송신 시스템의 변조기(4)는 제2도에 도시된 바와 같이, 채널인코더(3)에서 에러 정정 코딩되어 출력된 디지탈 펄스에 대해 파형을 성형하는 펄스 성형 회로(10)와; 성형된 펄스를 반송파와 혼합하여 출력하는 혼합기(12) 및; 혼합기(12)에서 출력된 신호를 필터링하여 출력하는 대역통과필터(BPF : 14)로 구성된다.
여기서, 펄스 성형 회로(10)는 입력된 디지탈 펄스를 일정한 형태를 갖도록 정형하여 출력하고, 정형된 디지탈 펄스는 혼합기(12)에서 반송파와 혼합되어 출력된 후 대역통과필터(14)를 통해 필터링되어 출력된다.
한편, 상기와 같은 변조기(4)에 사용되는 종래의 펄스 성형 회로(10)는 제3도에 도시된 바와 같이, 입력된 디지탈 심볼의 심볼 속도(fs)가 나이퀴스트(Nyquist)의 샘플링 속도를 만족하도록 제로값을 삽입하여 디지탈 심볼 속도를 두배(2fs) 또는 4배(4fs)로 높혀 출력하는 제로 삽입부(20); 제로 삽입부(22)에서 디지탈 심볼을 필터링하는 FIR필터(22); FIR필터(22)에서 출력된 디지탈 심볼을 아날로그신호로 변환하여 출력하는 디지탈/아날로그(D/A) 변환기(24) 및; D/A 변환기(24)에서 출력된 신호를 필터링하여 베이스밴드신호를 출력하는 저역통과필터(LPF : 26)로 구성된다.
그리고 FIR필터(22)는 제4도에 도시된 바와 같이, 서로 직력로 연결되어 제로 삽입된 디지탈 심볼(X0,X1,X2,X3 ·····)을 시프트시켜 출력하는 8개의 시프트 레지스터(30-1∼30-8)와; 각 시프트 레지스터(30-1∼30-8)에서 시프트되어 출력되는 디지탈 심볼(X0,X1,X2,X3 ·····)과 필터계수(C0∼C7)를 곱하여 출력하는 8개의 곱셈기(32-1∼32-8) 및; 각 곱셈기(30-1∼30-8)에서 출력된 값을 더하는 덧셈기(34)로 구성된다.
상기 제4도의 FIR필터(22)는 필터 탭의 수가 8개인 경우를 예로든 것으로 시프트 레지스터의 수는 이에 한정되지 않는다.
각 시프트 레지스터(30-1∼30-8)의 출력값은 필터계수(C0∼C7)와 곱해져 가산기(34)에서 가산되어 출력되며, 이때의 가산기(34)에서 계산되어 출력되는 값은 다음과 같다.
상기에 있어서, X1, X3, X5 ·····와 같이 홀수번째 입력의 경우는 제로 삽입부(20)에 의해 생성된 것으로 그값은 '0'의 값을 갖는다.
따라서, 윗식은 다음과 같이 표현될 수 있다.
즉, FIR필터(22)에서 출력된 Y8과 Y9를 살펴보면, 각 시프트 레지스터(30-1∼30-8)에서 출력된 값(X8, X6, X4, X2)은 서로 같으나, 단지 필터계수(C0∼C7)만이 Y8은 짝수계수, Y9는 홀수계수가 곱해져 출력된 것을 알 수 있다.
따라서, 이와 같은 원리를 이용하면 필터 탭을 1/2로 줄일 수 있을 뿐만 아니라 제로 삽입부가 불필요함에 불구하고, 이러한 점이 고려되지 않아 하드웨어가 불필요하게 복잡한 문제점이 있었다.
이에, 본 발명은 상기와 같은 종래의 문제점을 해소하기 위한 것으로, FIR필터에서 짝수 필터계수와 홀수의 필터계수를 교번적으로 사용하여 필터링하므로써 필터 탭의 수를 종래에 비해 반(1/2)으로 줄일 수 있을 뿐만 아니라 제로삽입수단이 불필요하여 하드웨어를 간단하게 구현할 수 있는 펄스 성형 회로를 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 펄스 성형 회로는, 소정의 심볼 속도(fs)로 입력되는 디지털 심볼을 n개의 필터계수(C0∼Cn-2)를 갖는 n텝 FIR필터에서 필터링하여 입력 심볼 속도의 소정 배수의 속도(2fs)로 출력하고, 상기 필터링된 디지털 심볼을 아날로그 신호로 변환하여 저역통과시킨 후 변조기로 제공하도록 된 디지털 송신기의 파형 성형회로에 있어서, 상기 n탭 FIR필터가 입력된 디지탈 심볼을 시프트시켜 출력하는개의 시프트 레지스터와; 외부로부터 입력된 선택신호(Select signal)에 따라 홀수의 필터계수(C1, C3, ····)와 짝수의 필터계수(C0, C2, ····)를 교번적으로 선택하여 출력하는개의 멀티플렉서; 상기 각 시프트 레지스터에서 시프트되어 출력된 디지탈 심볼과 상기 각 멀티플렉서에서 출력된 필터계수(C0∼Cn-1)를 곱하여 출력하는개의 곱셈기 및; 상기 각 곱셈기에서 출력된 값들을 더하는 적어도 하나의 덧셈기를 포함하는 것을 특징으로 한다.
따라서 본 발명은 멀티플렉서에 의해 짝수 필터계수 또는 홀수 필터계수를 선택적으로 사용하여 입력된 디지탈 심볼을 필터링함에 따라 필터 탭의 수를 1/2로 줄일 수 있고, FIR필터에서 출력되는 디지탈 심볼 속도가 2배로 증가하여 제로삽입수단을 입력단에 추가할 필요가 없는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제5도는 본 발명에 따른 유한충격응답(FIR) 필터를 이용한 펄스성형 회로의 개략적인 구성도로서, 홀수의 필터계수 또는 짝수의 필터계수를 교대로 사용하여 소정의 심볼 속도(symbol rate : fs)로 입력되는 디지탈 심볼을 필터링하는 FIR필터(FIR filter : 40)와; FIR필터(40)에서 출력된 디지탈 심볼을 아날로그 신호로 변환하여 출력하는 D/A 변환기(50) 및; D/A 변환기(50)에서 출력된 신호를 필터링하여 출력하는 저역통과필터(70 : LPF)를 포함한다.
그리고 제6도는 본 발명에 따른 유한충격응답(FIR) 필터의 구성도로서, 이 FIR필터(40)는, 서로 직렬로 연결되어 입력된 디지탈 심볼(X0,X2,X4 ·····)을 시프트시켜 출력하는 4개의 시프트 레지스터(42-1, 42-2, 42-3, 42-4)와; 외부로부터 입력된 선택신호(select signal)에 따라 홀수의 필터계수(C1, C3, C5, C7) 또는 짝수의 필터계수(C0, C2, C4, C6)중 하나를 선택하여 출력하는 4개의 멀티플렉서(44-1, 44-2, 44-3, 44-4); 각 시프트 레지스터(42-1, 42-2, 42-3, 42-4)에서 시프트 되어 출력된 디지탈 심볼과 각 멀티플렉서(44-1, 44-2, 44-3, 44-4)에서 출력된 필터계수를 곱하여 출력하는 4개의 곱셈기(46-1, 46-2, 46-3, 46-4) 및; 각 곱셈기(46-1, 46-2, 46-3, 46-4)에서 출력된 값을 더하여 출력하는 덧셈기(48)를 포함한다.
상기에서 있어서, 본 발명에 따른 FIR필터(40)는 제4도에 도시된 종래의 FIR필터(22)의 필터 탭 수가 8개인 경우에 대해 본 발명의 FIR필터(40)를 적용하면 필터 탭의 수를 4개로 감소하는 것을 알 수 있다.
그리고 FIR필터(40)의 멀티플렉서(44-1, 44-2, 44-3, 44-4)를 제어하는 선택신호(Select signal)는, 입력된 디지탈 심볼 속도의 주기(Ts=1/fs)에서 전반 1/2 주기(Ts/2) 동안에는 짝수의 필터계수(C0, C2, C4, C6)를 선택하고 후반 1/2 주기(Ts/2) 동안에는 홀수의 필터계수(C1, C3, C5, C7)를 선택한다.
이어서, 상기와 같이 구성된 본 발명에 따른 펄스 성형 회로의 작용 및 효과를 상세히 설명하면 다음과 같다.
FIR필터(40)는 채널인코더(제1도의 3)에서 에러 정정 코딩되어 출력된 디지탈 심볼을 홀수의 필터계수 또는 짝수의 필터계수를 교대로 선택하여 필터링하여 출력한다.
즉, 입력된 디지탈 심볼(X0,X2,X4 ·····)이 서로 직렬로 연결된 4개의 시프트 레지스터(42-1, 42-2, 42-3, 42-4)를 통해 차례로 시프트되고, 각 시프트 레지스터(42-1, 42-2, 42-3, 42-4)를 통해 차례로 시프트되어 출력된 심볼은 각 멀티플렉서(44-1, 44-2, 44-3, 44-4)에서 출력된 필터계수(C0∼C7)와 각 곱셈기(46-1, 46-2, 46-3, 46-4)에서 곱해져 출력된다. 이때 필터계수는 선택신호(select signal)에 따라 홀수 계수(C1, C3, C5, C7)와 짝수 계수(C0, C2, C4, C6)가 교번적으로 선택된다.
그리고 각 곱셈기(46-1, 46-2, 46-3, 46-4)에서 출력된 값을 덧셈기(48)에서 더해져 출력된다.
이때, 각 멀티플렉서(44-1, 44-2, 44-3, 44-4)는 외부로부터 입력된 제어신호(select signal)에 따라 홀수의 필터계수(C1, C3, C5, C7) 또는 짝수의 필터계수(C0, C2, C4, C6)중 하나를 선택하여 출력한다. 그리고 멀티플렉서(44-1, 44-2, 44-3, 44-4)를 제어하는 선택신호(Select signal)는, 입력된 디지탈 심볼 속도의 주기(Ts=1/fs)에서 전반 1/2 주기(Ts/2) 동안에는 짝수의 필터계수(C0, C2, C4, C6)를 선택하고, 후반 1/2 주기(Ts/2) 동안에는 홀수의 필터계수(C1, C3, C5, C7)를 선택한다.
따라서, FIR필터(40)에서 출력되는 디지탈 심볼 속도(symbol rate)는 FIR필터(40)로 입력된 디지탈 심볼 속도 (fs)의 두배(2fs)가 되므로, 나이퀴스트(Nyquist)의 샘플링 속도를 만족하도록 제로값을 삽입하기 위해 사용되었던 종래의 제로삽입수단이 불필요해지는 것이다.
한편, 상기와 같이 FIR필터(40)에서 필터링되어 출력된 디지탈 심볼은 D/A 변환기(50)에서 아날로그 신호로 변환된 다음, 저역통과필터(60)에서 필터링되어 혼합기(제2도의 12)로 출력된다.
이상에서 살펴본 바와 같이 본 발명에 따르면, FIR필터에서 짝수 필터계수와 홀수의 필터계수를 교번적으로 사용하여 필터링함에 따라 n탭 필터에 소요되는 구성을 1/2로 줄일 수 있을 뿐만 아니라 제로삽입수단이 불필요하여 하드웨어를 간단하게 구현할 수 있는 효과가 있다.

Claims (2)

  1. 소정의 심볼 속도(fs)로 입력되는 디지털 심볼을 n개의 필터계수(C0∼Cn-1)를 갖는 n탭 FIR필터에서 필터링하여 입력 심볼 속도의 소정 배수의 속도(2fs)로 출력하고, 상기 필터링된 디지털 심볼을 아날로그 신호로 변환하여 저역통과시킨 후 변조기로 제공하도록 된 디지털 송신기의 파형 성형회로에 있어서, 상기 n탭 FIR필터가 입력된 디지탈 심볼을 시프트시켜 출력하는개의 시프트 레지스터와; 외부로부터 입력된 선택신호(Select signal)에 따라 홀수의 필터계수(C1, C3, ····)와 짝수의 필터계수(C0, C2, ····)를 교번적으로 선택하여 출력하는개의 멀티플렉서; 상기 각 시프트 레지스터에서 시프트되어 출력된 디지탈 심볼과 상기 각 멀티플렉서에서 출력된 필터계수(C0∼Cn-1)를 곱하여 출력하는개의 곱셈기 및; 상기 각 곱셈기에서 출력된 값들을 더하는 적어도 하나의 덧셈기를 포함하는 것을 특징으로 하는 펄스 성형 회로.
  2. 제1항에 있어서, 상기 각 멀티플렉서를 제어하는 선택신호(Select signal)는, 입력된 디지탈 심볼 속도의 주기()에서 전반 반주기(Ts/2) 동안에는 짝수의 필터계수(C0, C2, C4, C6...)를 선택하게 하고, 후반 반주기(Ts/2) 동안에는 홀수의 필터계수(C1, C3, C5, C7...)를 선택하게 하는 것을 특징으로 하는 펄스 성형 회로.
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