JP2007180562A - Ｉｃ端子のための低オーバヘッド・メモリ設計 - Google Patents

Abstract

【課題】出力に安全検査データを設定でき、かつ出力ピンに電圧競合の問題点を有しなく、かつ出力ピンに安定な検査データを維持できる、集積回路のメモリを提供する。
【解決手段】この集積回路は、集積回路の外部からアクセスすることが可能な端子と、前記端子に結合されかつ前記集積回路の外部の信号源により前記端子に加えられる信号を前記端子にラッチするように動作することができる回路とを有する。
【選択図】図１９

Description

本発明は、全体的にいえば、集積回路に関する。さらに詳細にいえば、本発明は集積回路の入力、出力および双方向端子に付随するメモリ回路の改良に関する。

現在の集積回路の境界走査設計は、1149.1と呼ばれるＩＥＥＥ基準に基づいている。1149.1では、下記でメモリと呼ばれるフリップ・フロップおよび／またはラッチは、ＩＣの入力、出力および双方向ピンにおいて境界走査セルを構成する。これらの境界走査セル・メモリは、検査動作に対し専用であることが要求される。このことは、検査が実行されない時、これらのメモリをＩＣにより機能的に利用することができないことを意味する。ＩＣによっては、ＩＣが正規モードにある時、これらのメモリを機能的に利用することができ、そして、ＩＣが境界走査検査モードに置かれる時、これらのメモリを検査目的のために再び利用できることは、技術的な利点である。機能と検査との目的のためにメモリを再利用することは、ＩＣの内部走査設計ではよく行われることである。けれども、1149.1境界走査は、ＩＣが正規モードにある間ＩＣの境界の走査アクセスを必要とする内部走査とは異なる。したがって、境界走査セルのメモリはいつでも走査のために利用可能でなければならなく、それらが専用の検査回路でならなければならない。

ＩＥＥＥ基準1149.1の前記で説明された全時間走査アクセスの要請に対する理由は、２重にある。第１は、正規のＩＣ動作の期間中境界走査路がアクセス可能であることにより、正規の動作の期間中にＩＣの入力および出力のオン・ライン・サンプルを取り出す１つの方法が得られることである。第２は、正規のＩＣ動作の期間中境界走査路がアクセス可能であることにより、境界走査検査モードに入る前に、境界走査セルのメモリを検査データでプリロードする１つの方法が得られることである。これらの２つの要請に関して、プリロードが最も重要である。それは、ＩＣを境界走査検査モードにスイッチする前に、ＩＣ出力ピンに安全な検査データを備えて、境界走査セルを開始することができるからである。

サンプリングと正規のＩＣ動作とを同期することにおける種々の問題点により、サンプリングは価値評価の可能な検査特性であることが証明されていない。サンプリングのこの無効性により、要求された検査特性の代わりに、それはオプションの1149.1検査特性になるであろう。もしサンプリングがオプションで行われたならば、境界走査セルとＩＣ機能回路との間でメモリを共有することが可能であるであろう。けれども、もし共有されたメモリがサンプリングの要請がない場合に用いられるならば、出力境界走査セルの中の安全な検査データをプリロードの要請に適合させて設定することは困難であるであろう。それは、正規ＩＣ動作の期間中、境界走査セル・メモリの共有は走査アクセスを抑止するからである。

1149.1境界走査セルに対する別の要請は、走査動作の期間中、出力ピンを所定の論理状態に制御することである。このことを達成するために、先行技術の出力境界走査セルは２個のメモリを用いた。第１メモリは、セルを通してデータを捕獲およびシフトするために用いられ、そして第２メモリは、第１メモリが捕獲およびシフトを行っている間、出力ピンに安定な検査データを保持するために用いられる。もし前記で説明したサンプリング動作がオプションで行われるならば、第１メモリを機能論理装置と共有することができる。けれども、第１共有メモリがデータを捕獲およびシフトする間、出力ピンから安定な検査データを維持するために、第２メモリが検査のために要求されそして専用にされるであろう。

ＩＥＥＥ Ｐ1149.2と呼ばれる最近開発中の新規な境界走査基準の提案は、境界走査セルの第１メモリ（捕獲／シフト・メモリ）が機能目的と検査目的とに対して共有される、または検査のために専用にされる、のいずれかであることができることに基づいている。したがって、Ｐ1149.2は、共有された捕獲／シフト・メモリのみを有する出力境界セルを可能にする。このような出力境界走査セルを用いることは検査論理装置を小さくするが、共有された捕獲／シフト・メモリの捕獲動作およびシフト動作の期間中、このようなセルにより制御されるＩＣ出力ピンはリップルするであろう。捕獲およびシフトの動作の期間中に出力ピンに及ぼすリップル効果は、境界検査の期間中、それら自身は境界走査を実施しないＩＣの入力に検査データをリップルさせることにより検査の汚損のような問題点を生じ、それらを未知であおして潜在的に危険な状態にする。例えば、もし出力リップルが境界走査ＩＣの出力から非境界走査ＩＣの入力に生ずるならば、非境界走査ＩＣはリップルする入力（例えば、クロック、リセットおよび／またはイネーブル・ピン）に応答して、好ましくない状態に入ることがある。この好ましくない状態は、このＩＣまたはこのＩＣが接続されている他のＩＣに損傷を与えることがある。さらに、リップルする出力は、検査の期間中、非境界走査ＩＣの完全な制御を妨げ、したがって、検査できることおよび検査できないことを制限する。

Ｐ1149.2により捕獲／シフト・メモリの共有が可能であるから、境界走査検査モードに入る前に、捕獲／シフト・メモリを走査して検査データをオプション出力ホールド・メモリにプリロードすることは、要求された特性ではない。Ｐ1149.2では、ＩＣを機能モードから検査モードに単にスイッチすることができ、そしてＰ1149.2は、このスイッチの時刻におけるＩＣ出力境界セルの共有された捕獲／シフト・メモリの中に記憶された機能データが、ＩＣから最初に出力されるべき安全検査データであることが仮定される。このことは、共有された捕獲／シフト・メモリのみを用いるＩＣ出力境界セルが、検査モードにおいて最初に出力されることを意味し、この論理状態は機能モードにおいて以前に出力されている。ＩＣからの機能出力は検査モードへのスイッチの時刻には未知であるであろうから、未知の検査データが出力されるであろう。

例えば、検査モードへのスイッチが起こっている時、もし出力ピンにアースへの短絡が存在するならば、そしてこのスイッチが起こる時、もし共有された捕獲／シフト・メモリの中に論理値レベル１が記憶されるならば、出力バッファはアースされた短絡を通して論理値レベル１を駆動しようとする。もし多重出力がそれら自身に、またはアースに、または電源電圧に短絡されるならば、そして検査モードにスイッチされる時、もし共有された捕獲／シフト・メモリが競合する電圧レベルの外に駆動されようとするならば、ＩＣ出力および／またはＩＣそれ自身が過剰な電流により損傷を受けることがある。同様の問題点は、共有された捕獲／シフト・メモリと組み合わせてオプション出力ホールド・メモリを用いるＰ1149.2出力境界セルの場合に存在する。それは、安全検査データで出力ホールド・メモリをプリロードできないからである。したがって、Ｐ1149.2により、出力セルを検査データで走査（プリロード）しないで、検査モードに入る非常に安全な方法が得られるが、ＩＣ出力ピンがアースに、または電源電圧に、または他のピンに短絡されている時、この検査モード・エントリ法は安全ではない。したがって、ＩＣが機能モードから検査モードにスイッチされる時、ＩＣ出力に起こることがある電圧競合の問題点を解決する方法が、1149.1またはＰ1149.2のいずれでも得ることができない。

図１および図２は、先行技術と本発明との説明を明確にするために用いられるＩＣ機能アーキテクチャの２つの実施例の図である。図１のＩＣの実施例は１個の入力と１個の２状態出力とを有し、そして図２のＩＣの実施例は１個の入力と１個の３状態出力とを有する。ＩＣの機能動作の期間中、入力データは入力バッファ（ＩＢ）１１を通り、そして機能入力メモリ（ＦＩＭ）１３、例えばラッチ、の中に記憶される。ＦＩＭの出力はＩＣの機能コア論理装置（ＦＣＬ）１５に入力される。機能コア論理装置は、機能出力メモリ（ＦＯＭ）１７、例えばラッチ、に記憶されるべきデータを出力し、そして図１の出力バッファ（ＯＢ）１９を通して、または図２の３状態出力バッファ（３ＳＯＢ）２１を通して、このＩＣから出力される。データは、機能コア論理装置からの制御出力２３により、ＦＩＭおよびＦＯＭの中に記憶される。２つのＩＣの間のただ１つの違いは、図２のＦＣＬはＦＯＭ２７に制御信号を出力して、ＩＣの３状態出力バッファをエーブルにする、またはディスエーブルにすることである。ＩＣの入力および出力にＦＩＭおよびＦＯＭを用いることは、高速ＩＣデータ入力および出力の転送に対しそれらが提供する同期効果またはパイプライン処理効果により、高速ＩＣアーキテクチャにおいて利点が得られる。また、ＦＩＭおよびＦＯＭを、それぞれ、入力バッファおよび出力バッファの物理的な近傍に配置することができ、それにより、入力および出力の時間遅延を小さくすることができる。ＩＢ１１とＦＣＬ１５との間にＦＩＭ１３が配置されることにより、ＩＢはＦＣＬを直接には駆動しない。ＦＩＭはＩＢと同じ駆動能力を有してはいなく、したがって、ＦＣＬにより要求される入力駆動を得ることができる高駆動バッファを、ＦＩＭとＦＣＬとの間に備えることがしばしば必要である。

図１１は、図１および図２と同様の図であって、データを記憶するために機能入力メモリ（ＦＩＭ）および機能出力メモリ（ＦＯＭ）を用い、そして機能コア論理装置（ＦＣＬ）と入力（Ｉ）ピン、出力（Ｏ）ピンおよび入力／出力（Ｉ／Ｏ）ピンとの間の信号の流れを制御する、ＩＣを示している。ＦＩＭは入力バッファからデータを受け取り、およびこのデータを記憶するためにＦＣＬから更新制御（ＵＣ）を受け取る。ＦＩＭはＦＣＬにこの記憶されたデータを出力する。ＦＯＭはＦＣＬからデータまたは制御を受け取り、およびこのデータまたは制御を記憶するためにＦＣＬからＵＣを受け取る。ＦＯＭは記憶されたデータを出力する、または出力バッファに制御を出力する。１個のＦＯＭが２状態出力バッファ（２ＳＯＢ）にデータを出力し、そして２個のＦＯＭが３状態出力バッファ（３ＳＯＢ）にデータおよび制御を出力する。個別の入力ピン、出力ピンおよびＩ／Ｏピンが示されているが、入力ピン、出力ピンおよびＩ／Ｏピンのバス接続体を形成するために、多数個の入力ピン、出力ピンおよびＩ／ＯピンがＩＣに用いることが可能であることが理解されるはずである。

図１、図２および図１１により、下記の事項に注目することが重要である。すなわち、（１）ＦＩＭおよびＦＯＭのおのおのは、データを受け取るための回路と、ＵＣに応答してデータを記憶するための回路と、記憶されたデータを出力するための回路と、を必要とする完全なメモリ・エレメントである。（２）ＦＩＭおよびＦＯＭのおのおのは、その要求された回路により、データ路の中に遅延を導入する。（３）出力ピンが、たとえアースまたは電源電圧のような対抗する電圧データ・レベルに短絡されても、ＦＯＭのおのおのは、記憶されたデータで出力バッファおよび出力ピンを持続的に駆動する。

図３Ａおよび図４は、1149.1境界走査に対する検査論理装置がその中に設備される時、図１および図２のＩＣアーキテクチャを示した図である。ＩＣ入力に関して、入力境界セル（ＩＢＣ）２９が、入力バッファの出力に（「Ａ」において）接続される。２状態ＩＣ出力に関して（図３Ａ）、出力境界セル（ＯＢＣ）３１が、ＦＯＭ１７と２状態出力バッファとの間のデータ路と一緒に（「Ｂ」および「Ｃ」において）直列に挿入される。３状態ＩＣ出力に関して（図４）、ＯＢＣ３１がＦＯＭ１７と３状態出力バッファ（３ＳＯＢ）との間のデータ路と一緒に直列に挿入され、およびまた別のＯＢＣ３１がＦＯＭ２７と３状態出力バッファ・イネーブル入力との間の制御路と一緒に直列に挿入される。ＩＢＣ検査論理装置およびＯＢＣ検査論理装置の実施例が、それぞれ、図３Ｂおよび図３Ｃに示されている。ＩＢＣおよびＯＢＣは、ＩＣのシリアル入力ピンからＩＣのシリアル出力ピンに直列に接続され、それにより、セルを通してデータをシフトすることができる。セルは、それらの動作を制御するために、検査ポート（ＴＰ）３５をから制御バス３３を通して制御を受け取る。図４に関して、１個の制御路ＯＢＣが機能３状態バスを形成する一群のデータ路ＯＢＣを制御することができる、すなわち、１つのバスのそれぞれの３状態出力ピンはそれ自身の制御セルを有することを1149.1が要求しない、ことに注目することが重要である。

図３ＢのＩＢＣ２９は、入力マルチプレクサ（Ｍｕｘ１）および捕獲／シフト・メモリ（Ｍｅｍ１）を有する。Ｍｕｘ１はＴＰにより制御されて、シリアル・データ入力（ＳＩ）またはシステム・データ入力（Ａ）のいずれかをＭｅｍ１に入力する。Ｍｅｍ１は、ＴＰ制御に応答して、データをロードする。Ｍｅｍ１の出力は、シリアル出力（ＳＯ）データとして出力される。図３ＣのＯＢＣ３１は、入力マルチプレクサ（Ｍｕｘ１）、捕獲／シフト・メモリ（Ｍｅｍ１）、出力ホールド・メモリ（Ｍｅｍ２）、および出力マルチプレクサ（Ｍｕｘ２）を有する。Ｍｕｘ１はＴＰにより制御されて、シリアル・データ入力（ＳＩ）またはシステム・データ入力（Ｂ）のいずれかをＭｅｍ１に入力する。Ｍｅｍ１は、ＴＰ制御に応答して、データをロードする。Ｍｅｍ１の出力はＭｅｍ２に入力され、そしてまたシリアル出力（ＳＯ）データとして出力される。Ｍｅｍ２は、ＴＰ制御に応答して、Ｍｅｍ１からのデータをロードする。Ｍｕｘ２はＴＰにより制御されて、Ｍｅｍ２からのデータまたはシステム・データ（Ｂ）のいずれかを出力バッファ（Ｃ）に出力する。1149.1基準は、ＩＢＣおよびＯＢＣの論理装置は検査のために専用であり、そしてＩＣにより機能的に再使用されないことを要求する。

ＯＢＣはＩＢＣとは異なる。それは、ＩＣ出力を所定の出力論理状態に制御できることを1149.1境界走査が要請し、一方、データがＯＢＣに捕獲されおよびＯＢＣを通してシフトされるからである。この要請に対する理由は、捕獲およびシフト動作の期間中、ＩＣ出力から生ずるデータ・リップル効果を接続されたＩＣ入力が受け取ることを防止するためである。この要請により、ＯＢＣは２個のメモリと、データを捕獲およびシフトするための第１メモリ（Ｍｅｍ１）と、ＩＣ出力ピンを要求された論理状態（論理値１、論理値ゼロまたは３状態）に維持するための第２メモリ（Ｍｅｍ２）と、を有しなければならなく、一方、データが第１メモリにより捕獲およびシフトされる。ＯＢＣのＭｕｘ２は、ＦＯＭと２状態／３状態出力バッファとの間のデータ路と制御路との両方に遅延を導入し、そしてこのことはＩＣの特性に有害な影響を与えることがある、ことに注目することが重要である。

1149.1基準は、境界走査セル、サンプル動作およびプリロード動作（サンプル／プリロード）、および外部検査動作（Ｅｘｔｅｓｔ）に対し、２つの形式の検査動作を要求する。サンプル／プリロードのサンプル部分により、ＩＣが正規動作にある間、システム・データを捕獲およびシフト・アウトするために、ＩＢＣおよびＯＢＣのＭｕｘ１およびＭｅｍ１をＴＰにより制御することが可能である。サンプル／プリロードのプリロード部分により、ＩＣが正規動作にある間、ＴＰによりデータをＯＢＣのＭｅｍ１にシフトすることが可能であり、およびデータをＯＢＣのＭｅｍ１の中に更新することが可能である。ＩＣがＥｘｔｅｓｔに置かれる前にＯＢＣのＭｅｍ２をプリロードする能力が重要である。それは、ＩＣがＥｘｔｅｓｔに入る時、すなわち、ＯＢＣのＭｅｍ２がシステム・データ（Ｂ）を出力することからデータをＭｅｍ２から出力することにスイッチする時、ＩＣからどの検査データが出力されるかを設定することができるからである。Ｍｅｍ２をプリロードする能力がない場合、正規動作からＥｘｔｅｓｔ動作にスイッチされる時、潜在的に有害である検査データがＩＣから出力されるであろう。

ＩＣがＥｘｔｅｓｔに置かれる時、Ｍｅｍ２の中に記憶された検査データを出力バッファに出力するために、ＯＢＣのＭｕｘ２がＴＰにより制御される。図３Ａにおいて、Ｅｘｔｅｓｔに入る時、ＯＢ１９から出力される検査データは、論理値１または論理値ゼロのいずれかである。図４において、Ｅｘｔｅｓｔに入る時、３ＳＯＢ２１から出力される検査データは、論理値１、論理値ゼロまたは３状態のいずれかである。Ｅｘｔｅｓｔの期間中、ＩＣ出力に検査データをシフト・インおよび更新し、出力を３状態とするために、または相互接続配線に論理値レベルを駆動するために、ＯＢＣがＴＰにより動作し、および相互接続配線からＩＣ入力に到達する検査データを捕獲およびシフトするために、ＩＢＣがＴＰにより動作する。このように、例えばプリント配線基板の上の、ＩＣの入力と出力との間の相互接続配線を検査するために用いられる。

サンプル／プリロード動作のサンプル部分の有用性は限定される。それは、ＩＢＣとＯＢＣのＭｅｍ１の捕獲動作を、ＩＣの入力および出力からそれぞれ到達および出発する機能データと同期させることが困難であるからである。このことは、ＩＢＣおよびＯＢＣがＴＰからのタイミングにより制御され、そしてＦＩＭおよびＦＯＭが機能コア論理装置からのタイミングにより制御されるからである。その結果、サンプル／プリロード動作のサンプル部分は、それはいまは要求された検査特性であるけれども、1149.1の中ではオプションの境界走査検査特性になる。もしサンプル／プリロード動作のサンプル部分がオプションになるならば、その場合には、図３Ａおよび図４のＩＣのＦＩＭおよびＦＯＭは、ＩＣがＥｘｔｅｓｔモードにある時、それぞれ、ＩＢＣおよびＯＢＣのＭｅｍ１としての役割を果たす。

図５Ａおよび図６Ａは境界走査設計を示した図であって、この場合、サンプル特性が省略され、ＦＩＭおよびＦＯＭは、正規ＩＣ動作の期間中、機能メモリとしての役割を果たすことができ、および検査動作の期間中、境界セル捕獲／シフト・メモリ（Ｍｅｍ１）としての役割を果たすことができる。このことは、入力ピンにおいて１個のメモリだけ境界走査検査論理装置オーバヘッドを小さくし、２状態出力ピン（図５Ａ）において１個のメモリだけオーバヘッドを小さくし、３状態出力ピン（図６Ａ）において２個のメモリだけオーバヘッドを小さくする。ＦＩＭおよびＦＯＭを機能メモリおよび検査メモリとして用いるために、それぞれに対する制御３７は、正規動作の期間中機能コア論理装置からの制御２３に応答して、および検査動作の期間中ＴＰからの制御に応答して、ＦＩＭおよびＦＯＭを動作させることができるように、スイッチ可能でなければならない。このことを達成するために、検査動作と正規動作との間で制御をスイッチすることができる制御マルチプレクシング（ＣＭＸ）回路が図５Ａおよび図６Ａに示されている。ＣＭＸ回路により、機能コア論理装置からの制御またはＴＰからの制御が、それぞれのＦＩＭおよびＦＯＭに対し全体的に配布されることが可能である。ＣＭＸを制御するための制御はＴＰから行われる。

図５Ａおよび図６Ａにおいて、共有されたＦＩＭを用いる時、専用の検査回路として要求されるＭｕｘ１のみでＩＢＣ機能が実施されることが分かる。図５Ａおよび図６Ａにおいて、共有されたＦＯＭを用いる時、専用の検査回路としてＭｕｘ１、Ｍｅｍ２およびＭｕｘ２のみでＯＢＣ機能が実施されることが分かる。Ｍｅｍ２およびＭｕｘ２（Ｍ＆Ｍ）回路４１が、図５Ｂに示されている。共有されたＦＯＭと出力バッファとの間（「Ｂ１」および「Ｃ」において）に、Ｍｅｍ２およびＭｕｘ２（Ｍ＆Ｍ）がなお挿入されなければならないことに注目することが重要である。また、データ路および制御路に関するＭｕｘ２遅延は、図５Ａおよび図６Ａの境界走査設計の中で維持され、このことがＩＣ特性に有害な影響を与えることに注目することが重要である。

機能メモリをＭｅｍ２機能と共有することは可能であるけれども、このことを実行するために、ＦＣＬの内側のメモリを、Ｍｕｘ２および共有されたＦＯＭ１７または２７に結合することができるように、少なくとも１つの付加的マルチプレクサおよび付加的配線を必要とするであろう。

図５Ａおよび図６Ａの境界走査設計についての１つの問題点は、図３Ａおよび図４の境界走査設計で説明したように、データを走査することによりＭｅｍ１の中にＭｅｍ２をプリロードする方法がないことである。これは、共有されたＦＯＭ（Ｍｅｍ１）がＩＣにより機能的に用いられないためであり、したがって、Ｍｅｍ２にアップロードするのに対し安全検査データを入力するために、ＴＰにより走査することができない。したがって、ＩＣが最初にＥｘｔｅｓｔに置かれる時、Ｍｕｘ２は、Ｍｅｍ２から、図５Ａの２状態出力バッファにおよび図６Ａの３状態出力バッファに、未知の検査データを出力するためにスイッチされる。この未知の検査データは、Ｅｘｔｅｓｔに入る時、この出力バッファを、他の回路または他の出力バッファに損傷を与える可能性のある出力状態にする。したがって、図５Ａおよび図６Ａの境界走査設計はＩＣの入力ピンおよび出力ピンにおいて検査論理装置オーバヘッドを縮小するが、ＩＣから出力される安全検査状態で最初にＥｘｔｅｓｔに入ることができない。Ｅｘｔｅｓｔに入った後、ＩＢＣおよびＯＢＣに対する第１走査動作に続いて、出力ピンのＭｅｍ２が、共有されたＭｅｍ１メモリからの安全検査データでアンロードされる。けれども、Ｅｘｔｅｓｔへの最初のエントリとＭｅｍ２への安全検査データの更新との間の時間間隔により、回路および／またはバッファが損傷を受ける機会が生ずる。

図５Ａおよび図６Ａの境界走査セルは、Ｐ1149.2境界走査基準に提案されている境界走査セルと同じである。Ｐ1149.2境界走査基準では、Ｍｅｍ１が機能メモリ（ＦＯＭ）と共有されている。Ｐ1149.2では、共有されたＭｅｍ１ １７と２状態または３状態の出力バッファとの間にある図５Ａおよび図６Ａのデータ路の中のＭ＆Ｍ回路は、オプションで省略することができ、それにより図５Ｃおよび図６Ｂに示されているように、Ｍｅｍ１ １７の出力を２状態または３状態の出力バッファに直接に入力することができる。けれども、1149.1と同じようにＰ1149.2は、共有されたＭｅｍ１ ２７の出力と３状態出力バッファ３ＳＯＢの３状態制御入力との間に、Ｍ＆Ｍ回路を直列に配置することを要求する。制御路の中にＭ＆Ｍ回路を配置するというこの要請により、３状態出力を３状態またはイネーブルされた状態のいずれかに制御することができ、一方、制御路のＭｅｍ１ ２７を通してデータが捕獲またはシフトされる。けれども、２状態出力および３状態出力のデータ路からオプションで省略されたＭ＆Ｍ回路の場合、これらのピンからのデータは、３状態出力がイネーブルにされる（このことは、Ｅｘｔｅｓｔの期間中、出力ピンに対する検査データの更新を可能にしなければならない）と仮定して、データ路の共有されたＭｅｍ１ １７を通してデータが捕獲およびシフトされる時、リップルするであろう。前記で説明したように、捕獲動作およびシフト動作の期間中のデータ出力のこのリップルは、ＩＣに損傷を与える原因となり得る、および／または検査できることおよび検査できないことの限界を与えることになる。

機能回路と境界走査回路との間でメモリを共有することに対して強い関心が持たれるようになってきており、および共有されたメモリに付随する前記で説明された問題点に関し、２状態出力バッファおよび３状態出力バッファに対する改良されたＯＢＣに対する要請がますます強くなってきている。本発明により、共有された捕獲／シフト・メモリを備えた境界走査セル、および出力バッファ構造体が得られる。この構造体により、下記の性能が得られる。（１）安全検査データを最初に走査することなく、ＩＣが機能モードから境界検査モードにスイッチされる時、ＩＣ出力に安全検査データを設定する、（２）ピンとアースまたは電源電圧との間の短絡によるＩＣ出力ピンにおける電圧競合の問題点を解決する、（３）出力ホールド・メモリを用いることなく、共有された捕獲／シフト・メモリを通してデータが捕獲されおよびシフトされる間、出力ピンに安全な検査データを保持する。

本発明の境界走査セルは、２状態型ＩＣ出力ピンおよび３状態型ＩＣ出力ピンに用いられる時、非常に低いオーバヘッドを必要とする。

従来のＦＩＭ構造体およびＦＯＭ構造体に付随する回路オーバヘッドを縮小すること、ＦＩＭとＦＣＬとの間の高駆動バッファの必要をなくすること、出力ピンにおける電圧競合の問題点を解決できるＦＯＭを得ること、従来のＦＩＭ構造体およびＦＯＭ構造体に付随する信号路遅延を小さくすること、および従来のＦＩＭ／ＦＯＭ構造体および境界走査セルに付随する信号路遅延を小さくすること、がまた好ましい。この目的のために、本発明は、フィードバック回路およびスイッチと入力バッファとを組み合わせることによりＦＩＭ機能を実現し、およびフィードバック回路およびスイッチと出力バッファとを組み合わせることによりＦＯＭ機能を実現する。本発明はまた、スイッチとバス・ホールダ回路を用いて、ＦＩＭ機能およびＦＯＭ機能を実現する。本発明はまた、前記のＦＩＭ機能およびＦＯＭ機能と境界走査構造体とを組み合わせて、機能動作に対してスピードを犠牲にすることなく、境界走査動作を得ることができる。

図７Ａは、図５Ａに示されたようなＩＢＣおよびＯＢＣのＭｅｍ１を備えた、ＦＩＭおよびＦＯＭを共有するＩＣの図である。図５Ａと図７ＡのＩＢＣの設置は同じである。図７ＡのＩＢＣの設置の場合、Ｍｅｍ１機能はＦＯＭ１７で共有され、Ｍｕｘ１機能は必要な検査論理装置として残り、そしてＭｅｍ２およびＭｕｘ２の機能は（Ｍ＆Ｍ）は削除される。Ｍｕｘ２およびＭｅｍ２の削除は、図７Ａの５１に示された新規なラッチ可能出力バッファ（ＬＯＢ）設計により可能になる。ＬＯＢは、図７Ａの（Ｄにおいて）共有されたＦＯＭの出力と、（Ｅにおいて）出力ピンと、（Ｆにおいて）ＴＰとに接続される。

図７Ｂは、ＬＯＢ５１の回路の１つの実施例の図である。このＬＯＢは、スイッチ（Ｓ）と、出力バッファ（ＯＢ）と、入力バッファ（ＩＢ）とを有する。スイッチは、（Ｄにおいて）ＩＣ機能回路に接続するための入力端子（１）と、ＯＢの入力に接続するための出力端子（２）と、（Ｆにおいて）ＴＰに接続するための制御端子（３）とを有する。ＯＢは、出力端子（２）に接続された入力と、（Ｅにおいて）ＩＣピンに接続された出力とを有する。ＩＢは、（Ｅにおいて）ＯＢの出力に接続された入力と、ＯＢの入力に接続された出力とを有する。通常のＩＣ動作の期間中、スイッチＳはＴＰから３における制御入力により閉じ、そしてＦＯＭ１７からの機能データがＯＢを通してＩＣピンから出力される。ＬＯＢ５１のＩＢは弱いバッファであり、したがって、スイッチＳが閉じている間、ＩＢからの出力はＦＯＭからのデータにより過剰駆動され、それにより通常のＩＣ動作の期間中、ＬＯＢの動作に対しＩＢを透明にする。したがって、通常のＩＣ動作の期間中、図７Ａの２状態出力は図１のＩＣの２状態出力のように動作する。

Ｅｘｔｅｓｔの期間中、スイッチＳはＴＰにより作動されて開き、そして検査の期間中の必要な時に閉じる。スイッチが開いている時、ＩＢはＯＢの入力にフィードバックを行い、そしてＯＢから現在出力されている検査データをラッチする。スイッチが閉じている時、ＦＯＭからの検査データはＩＢを過剰に駆動し、そしてこの検査データがＯＢから出力される。ＬＯＢの中のスイッチＳとして用いることができるスイッチ回路のいくつかの例が、図７Ｃおよび図７Ｄに示されている、すなわち、伝送ゲート型スイッチおよび３状態型スイッチとして示されている。

図８Ａは、図６Ａに示されたようなＩＢＣおよびＯＢＣのＭｅｍ１を備えた、ＦＩＭおよびＦＯＭを共有するＩＣの図である。図６Ａと図８ＡのＩＢＣの設置は同じである。図８ＡのＩＢＣの設置の場合、Ｍｅｍ１機能はＦＯＭ１７および２７で共有され、Ｍｕｘ１機能は必要な検査論理装置として残り、そしてＭｅｍ２およびＭｕｘ２の機能は（Ｍ＆Ｍ）は削除される。データ路の中におけるＭｕｘ２およびＭｅｍ２の削除は、図８Ａの５３で示された新規な３状態ラッチ可能出力バッファ（３ＳＬＯＢ）設計により可能になる。制御路の中におけるＭｕｘ２およびＭｅｍ２の削除は、図８Ａの５５で示された新規なラッチ可能制御バッファ（ＬＣＢ）設計により可能になる。３ＳＬＯＢは（Ｄにおいて）共有されたデータ路ＦＯＭ１７の出力と、（Ｅにおいて）出力ピンと、（Ｆにおいて）ＴＰと、（Ｇにおいて）ＬＣＢの制御出力とに接続される。ＬＣＢは、（Ｄにおいて）共有された制御路ＦＯＭ２７の出力と、（Ｅにおいて）３ＳＬＯＢの制御入力Ｇと、（Ｆにおいて）ＴＰとに接続される。

図８Ｂは、３ＳＬＯＢ５３の回路の１つの実施例を示した図である。この３ＳＬＯＢは、スイッチ（Ｓ）と、３状態出力バッファ（３ＳＯＢ）と、入力バッファ（ＩＢ）とを有する。３ＳＬＯＢの構造および動作は、図７Ａで説明されたＬＯＢの構造および動作と同じである。ＬＯＢと３ＳＬＯＢとの間の違いは、３ＳＬＯＢが３ＳＯＢを有し、および３ＳＯＢの駆動をエーブルまたはディスエーブルにするための制御入力（Ｇ）を有することである。

図８Ｃは、ＬＣＢ５５の回路の１つの実施例を示した図である。このＬＣＢは、スイッチ（Ｓ）と、出力バッファ（ＯＢ）と、入力バッファ（ＩＢ）とを有する。ＬＣＢの構造および動作は、図８Ａで説明されたＬＯＢの構造および動作と同じである。ＬＯＢとＬＣＢとの間の違いは、ＬＣＢはＯＢおよびＩＢに対し小さな機能バッファを使用し、一方ＬＯＢはＩＣ出力ピンを駆動するための大きなバッファを使用することである。例えば、ＬＣＢのＩＢ機能は、実際のバッファの代わりに、単純なパス・トランジスタまたは伝送ゲートにより実現することができる。

図８Ａの正規ＩＣ動作の期間中、３ＳＬＯＢおよびＬＣＢのスイッチはＴＰからの制御入力により閉じ、そしてＦＯＭからの機能データおよび制御がＩＣの３状態出力ピンの状態を定める。３ＳＬＯＢおよびＬＣＢのスイッチが閉じている時、３ＳＬＯＢおよびＬＣＢのＩＢからの出力は、それぞれ、ＦＯＭ１７からのデータおよびＦＯＭ２７からの制御により過剰駆動されるように設計され、通常のＩＣ動作の期間中、３ＳＬＯＢおよびＬＣＢの動作に対しＩＢを透明にする。したがって、通常の動作の期間中、図８Ａの３状態出力は図２の３状態出力として動作する。

Ｅｘｔｅｓｔの期間中、ＬＣＢおよび３ＳＬＯＢのスイッチはＴＰにより作動されて開き、そして検査の期間中の必要な時に閉じる。ＬＣＢのスイッチが開いている時、ＩＢはＯＢの入力にフィードバックを行い、そしてＯＢから３ＳＬＯＢに現在出力されている検査データ（３状態制御）をラッチする。ＬＣＢのスイッチが閉じている時、制御ＦＯＭ２７からの検査データはＩＢを過剰に駆動し、そしてこの検査データがＯＢから３ＳＬＯＢに出力される。３ＳＬＯＢのスイッチが開いている時、ＩＢは３ＳＯＢの入力にフィードバックを行い、そして３ＳＯＢから３状態出力ピンに現在出力されている検査データをラッチする。３ＳＯＢのスイッチが閉じている時、データＦＯＭ１７からの検査データはＩＢを過剰に駆動し、そしてこの検査データが３ＳＯＢから３状態出力ピンに出力される。

もしＬＣＢから３ＳＬＯＢへの制御入力が３ＳＬＯＢの３ＳＯＢをディスエーブルにするならば、３状態出力ピン駆動がディスエーブルにされることに注目されたい。３状態出力ピンがディスエーブルにされる時、３ＳＬＯＢのＩＢは３ＳＯＢに入力を行うが、この３ＳＯＢは入力されるものを駆動することはできない、例えば、もし図８Ａ〜図８Ｂの３状態出力ピンがディスエーブルにされるならば、そして接続された３状態出力ピンがイネーブルにされるならば、その場合には図８ＢのＩＢはイネーブルにされたピンから駆動されるデータを３ＳＯＢに入力するが、しかし図８Ｂの３ＳＯＢはデータを出力することができないであろう。

図７Ｂ、図８Ｃおよび図８ＢのＬＯＢ、ＬＣＢおよび３ＳＬＯＢはＩＢで実施することができる。このＩＢは、スイッチが（Ｆにおける）ＴＰ入力により開かれる時イネーブルにされてＯＢ／３ＳＯＢを駆動し、そしてスイッチが（Ｆにおける）ＴＰ入力により閉じられる時ディスエーブルにされてＯＢ／３ＳＯＢを駆動しない。けれども、実施の形式にかかわらず、スイッチが開かれる時、ＩＢの機能がＯＢ／３ＳＯＢにフィードバックされ、出力ピンにおける論理状態を保持する。また、ＬＯＢ、ＬＣＢおよび３ＳＯＢは、図５Ａおよび図６ＡのＯＢＣに見られるＭｕｘ２およびＭｅｍ２による信号ロードとＭｕｘ２遅延とを削除する。このことにより、改善されたＩＣ特性が得られる。

図５Ａおよび図６Ａの先行技術による境界走査設計に関して前記で説明した１つの問題点は、Ｍｅｍ１に対する共有された機能メモリが、Ｅｘｔｅｓｔに入る前に安全な検査データでＭｅｍ２をプリロードするためにＭｅｍ１を走査することを妨げることである。図７Ａおよび図８Ａの境界走査設計の出力境界セルは、Ｍｅｍ２またはＭｕｘ２を有しないことに注目されたい。ＩＣが正規動作からＥｘｔｅｓｔモードにスイッチされるとすぐに、図７ＡのＬＯＢにより、および図８Ａの３ＳＬＯＢおよびＬＣＢにより、Ｍｅｍ２およびＭｕｘ２セルの機能が実現される。正規動作の期間中、ＬＯＢ、３ＳＬＯＢおよびＬＣＢが、出力機能データに対するＩＣの機能コア論理装置により駆動される。ＩＣがＥｘｔｅｓｔモードにスイッチされる時、正規動作の期間中の機能データ出力は安全に出力される。したがって、機能動作からＥｘｔｅｓｔモードにスイッチされるために図７Ａおよび図８ＡのＬＯＢ、３ＳＬＯＢおよびＬＣＢがＴＰから制御を受け取る時、図７Ａおよび図８ＡのＬＯＢ、３ＳＬＯＢおよびＬＣＢはそれらのすぐ前の機能データのすべてをラッチおよび保持する。

ＩＣをＥｘｔｅｓｔモードに置くために、ＬＯＢ（図７Ａ）のスイッチまたは３ＳＬＯＢおよびＬＣＢ（図８Ａ）のスイッチを開くように、ＴＰ出力が制御を行う。スイッチが開く時、付随するＦＯＭからの入力駆動はディスエーブルにされ、そして出力ピンの現在の機能状態がＩＢにより供給されるフィードバックによって保持される。例えば、図７Ａにおいて、ＴＰがＬＯＢのスイッチを開いてＥｘｔｅｓｔに入る時、もしＬＯＢが機能モードの２状態出力ピンに１つの論理値レベルを出力するならば、ＬＯＢのＯＢから出力されるこの論理レベルが、ＩＢを通して、ＯＢの入力にフィードバックされ、そしてラッチされる。したがって、Ｅｘｔｅｓｔに入る時、ＬＯＢにより、２状態出力から駆動されるすぐ前の機能論理レベル状態をラッチする１つの方法が得られる。図８Ａにおいて、ＴＰがそれらのスイッチを開いてＥｘｔｅｓｔに入る時、もし３ＳＬＯＢおよびＬＣＢが機能モードにおいて３状態出力に対しデータおよび制御を出力するならば、３ＳＬＯＢの３ＳＯＢおよびＬＣＢのＯＢからそれぞれ出力されるデータおよび制御は、ＩＢを通して、それぞれ、３ＳＯＢおよびＯＢの入力にフィードバックされ、そしてラッチされる。したがって、Ｅｘｔｅｓｔに入る時、３ＳＬＯＢおよびＬＣＢにより、３状態出力から駆動されるすぐ前の機能論理レベル状態をラッチする１つの方法が得られる。

ＩＣが機能モードからＥｘｔｅｓｔモードに遷移する時、すぐ前の機能出力状態を保持するという前記で説明した特徴により、図５Ａおよび図６ＡのＯＢＣにより提供されるよりも安全なＥｘｔｅｓｔエントリの方法が得られる。さらに、Ｅｘｔｅｓｔへのエントリの期間中、もし出力バッファが他の出力バッファとの競合に置かれるならば、または、アースまたは電源電圧に短絡されるならば、ＬＯＢおよび３ＳＬＯＢの中に組み込まれたフィードバック機構体により、この電圧の競合は直ちに解決される。例えば、Ｅｘｔｅｓｔがエントリされる時、もしＩＣの出力ピンおよび機能論理装置に存在するアースへの短絡が行われて、ＬＯＢを通して論理値１が出力されるならば、ＬＯＢのスイッチが開き、そしてＩＢにより得られるフィードバックがＯＢに論理値ゼロを出力させ、それにより、２状態出力ピンにおける電圧の競合が終了する。

Ｅｘｔｅｓｔがエントリされそして安全な出力がＩＣ出力に設定された後、図３Ａおよび図４で説明されたように、1149.1捕獲動作、シフト動作および更新動作を実行するために、ＴＰはＭｅｍ１を走査することができる。Ｅｘｔｅｓｔがエントリされ安全検査出力状態が設定されるのに加えて、Ｅｘｔｅｓｔの期間中にＭｅｍ１がデータを捕獲しそしてシフトする間、３ＳＬＯＢ、ＬＣＢおよびＬＯＢにより、また出力ピンに対し安定な検査データを保持するＭｅｍ２機能が得られることに注目されたい。捕獲動作およびシフト動作の期間中、３ＳＬＯＢ、ＬＣＢおよびＬＯＢのスイッチを開くＴＰにより、このことが達成される。次に、３ＳＬＯＢ、ＬＣＢおよびＬＯＢのスイッチは捕獲動作およびシフト動作の終了時に一時的に閉じ、それにより、３ＳＬＯＢおよびＬＯＢの３ＳＯＢおよびＯＢを通して、更新されるべき新しい検査データをＭｅｍ１からＩＣ出力に送ることができる。捕獲／シフト動作の終了時にスイッチが一時的にのみ閉じることが好ましいが、もし必要ならば、これらのスイッチは次の捕獲／シフト動作の始まる直前まで閉じたままであることができる。しかし、もしスイッチが開いていないならば、前記で説明された電圧競合の解決は起こらないであろう。

図９Ａおよび図１０Ａにおいて、ＬＯＢ１、３ＳＬＯＢ１およびＬＣＢ１は前記で説明されたＬＯＢ、３ＳＬＯＢおよびＬＣＢと同じであるが、ＩＢから信号出力（Ｈ）を付加することにより、おのおのからの検査データ出力をＭｅｍ１が捕獲することが可能なように設計される。信号出力Ｈは、図９Ｂ、図１０Ｂおよび図１０ＣのＬＯＢ１、３ＳＬＯＢ１およびＬＣＢ１にそれぞれ示されている。信号出力（Ｈ）は、付随するそれぞれのＭｅｍ１のＭｕｘ１に対する付加入力に接続される。このことにより、（事前に存在するマルチプレクサ入力を用いて）機能コア論理装置からのシステム・データ、または（付加されたマルチプレクサ入力を用いて）ＬＯＢ１、３ＳＬＯＢ１およびＬＣＢ１からの検査データ出力Ｈ、のいずれかをＭｅｍ１が選択的に捕獲することができる。いずれを捕獲するかを決定するための選択制御は、ＴＰから得られる。ＬＯＢ１、３ＳＬＯＢ１およびＬＣＢ１の出力を捕獲するこの性能により、２状態ピン出力または３状態ピン出力が期待される論理レベルを実際に駆動しているかどうかを調べる検査を行うことができる。例えば、もし図９ＡのＬＯＢ１が論理値１でもって更新されそして２状態ピン出力がアースに短絡されるならば、スイッチＳが開く時、ＬＯＢ１のフィードバックは出力を論理値ゼロに進め、そしてこの論理値ゼロにラッチさせるであろう。（Ｍｕｘ１が信号ＨをＬＯＢ１からＭｅｍ１にロードするように設定されると仮定して）次の捕獲動作およびシフト動作の期間中、２状態出力の論理ゼロ状態は以前に更新された期待される論理値１とは異なることが分かり、それにより、２状態ピンのアースへの短絡状態の検出を可能にする。３ＳＯＢ１およびＬＣＢ１からのデータ出力および制御出力を検査するために捕獲およびシフトを行うことにより、３状態出力ピンについても同様な出力状態検出検査が可能である。ＬＯＢ１、３ＳＬＯＢ１およびＬＣＢ１の出力をＭｅｍ１の中に捕獲することができることのまた別の利点は、ＩＣが機能動作からＥｘｔｅｓｔに最初にスイッチされる時、Ｍｅｍ１の捕獲動作およびシフト動作により、２状態出力ピンおよび３状態出力ピンの最初の検査状態を観察することができることである。

前記で説明したように、本発明により、２状態出力ピンのデータ路に対する自己開始および自己補正の境界走査セルと、３状態出力ピンのデータ路に対する自己開始および自己補正の境界走査セルと、３状態出力ピンの制御路に対する自己開始境界走査セルと、出力ホールド・メモリを用いる必要のない捕獲動作およびシフト動作の期間中のリップルのない出力を有する２状態および３状態の出力境界走査セルと、ＩＣが正規機能モードにある間透明であるＭｕｘ２およびＭｅｍ２の検査機能を備えた２状態および３状態の出力境界走査セルと、２状態および３状態の出力バッファに対し小さな信号遅延を有する出力境界走査設計と、が得られる。

図３Ａに示された先行技術の1149.1境界走査設計において、それぞれの２状態ＩＣ出力ピンは、Ｍｕｘ１、Ｍｅｍ１、Ｍｅｍ２およびＭｕｘ２を実現するために、専用の検査論理装置を必要とすることが分かる。図４に示された先行技術の1149.1境界走査設計において、２個のＭｕｘ１、２個のＭｅｍ１、２個のＭｅｍ２および２個のＭｕｘ２を実現するために、それ自身の３状態制御を有する３状態ＩＣ出力ピンのそれぞれは、専用の検査論理装置を必要とすることが分かる。図５Ａの先行技術の共有された境界走査設計において、Ｍｕｘ１、Ｍｅｍ２およびＭｕｘ２を実現するために、２状態ＩＣ出力ピンのそれぞれは、専用の検査論理装置を必要とすることが分かる。図６Ａに示された先行技術の共有された境界走査設計において、２個のＭｕｘ１、２個のＭｅｍ２および２個のＭｕｘ２を実現するために、それ自身の３状態制御を有する３状態ＩＣ出力ピンのそれぞれは、専用の検査論理装置を必要とすることが分かる。図７Ａおよび図９Ａに示された本発明の共有された境界走査設計において、Ｍｕｘ１を実現するために、２状態ＩＣ出力ピンのそれぞれは、専用の検査論理装置を必要とすることが分かる。図８Ａおよび図１０Ａに示された本発明の共有された境界走査設計において、２個のＭｕｘ１とＬＣＢ／ＬＣＢ１を実現するために、それ自身の３状態制御を有する３状態ＩＣ出力のそれぞれは、専用の検査論理装置を必要とすることが分かる。ＬＯＢ／ＬＯＢ１および３ＳＬＯＢ／３ＳＬＯＢ１は、先行技術には備えられていなかった付加回路（すなわち、ＩＢおよびＳ）を備えているが、この付加回路はＩＣのバッファ・パッド領域の中に利点を有して備えられていることに注目することが重要であり、したがって、ＩＣ機能コア論理装置の領域の中の回路を使い尽くさない。したがって、本発明により、出力バッファ・パッド領域の中に透過的に設置された先行技術のＭｕｘ２およびＭｅｍ２機能に等価な出力バッファ設計が得られる。

図１２Ａの実施例では、出力ピンのＦＯＭ１２１は図７Ｂ〜図７Ｄのラッチ可能出力バッファ（ＬＯＢ）を用いて実施され、および入力ピンのＦＩＭ１２３は図７Ｂ〜図７ＤのＬＯＢに類似のラッチ可能入力バッファ（ＬＩＢ）を用いるが、入力ピンの入力バッファ１１を弱いフィードバック・バッファと組み合わせて用いて実施され、およびＩ／Ｏピンの制御ＦＯＭ１２５は図７Ｃ〜図７Ｄに示された形式のバス・ホールダＢＨおよびスイッチＳを用いて実施され、およびＩ／Ｏピンの出力ＦＯＭ１２５は図８Ａの３ＳＬＯＢを用いて実施され、およびＩ／ＯピンのＦＩＭ１２３はＬＩＢを用いて実施される。

図１２Ｅは、２個の交差結合された内部ＩＣバッファを備えたバス・ホールダの１つの実施例の図である。

機能出力動作の期間中、制御路２５の中のスイッチＳは、制御出力２３を通して、ＦＣＬからＵＣ（更新制御）信号を受け取る。このＵＣ信号により、付随するスイッチＳが閉じ、それにより、ＦＣＬ制御および出力信号を、スイッチＳを通り、ＬＯＢおよび３ＳＬＯＢ（出力信号）におよびＢＨ（３状態制御信号）に、入力することができる。したがって、ＵＣ信号はスイッチＳを開き、そしてＬＯＢ、３ＳＬＯＢおよびＢＨの中のデータが維持される。ＢＨの３状態制御信号は、付随するスイッチＳが最初に閉じる時、３ＳＬＯＢの３ＳＯＢに出力され、そしてＳが開いた後、ＢＨの３状態制御信号は３ＳＯＢに出力されることを継続する。出力ピンのＬＯＢにおける出力信号は、付随するスイッチＳが最初に閉じる時、ＩＣから出力され、そしてＳが開いた後、この出力信号はＩＣから出力されることを継続する。Ｉ／Ｏピンの３ＳＬＯＢにおける出力信号は、もし３ＳＯＢがＢＨからの制御信号によりイネーブルにされるならば、付随するスイッチＳが最初に閉じる時、ＩＣから出力され、そしてＳが開いた後、この出力信号はＩＣから出力されることを継続する。もし出力ピンまたはＩ／Ｏピンが短絡される、またはより強力な反対電圧レベルにより機能的に駆動されるならば、ＳがＵＣにより閉じられる時、ＬＯＢ／３ＳＬＯＢはこの反対レベルに過剰に駆動されようとするが、しかしＳがＵＣにより開かれる時、反対レベルになってしまうおよび反対レベルに状態を変えるであろう。ＵＣ信号は、必要な動作を得るために、一緒にまたは個別に動作することができる。

機能入力動作の期間中、入力路の中のスイッチＳはＦＣＬからＵＣ信号を受け取る。このＵＣ信号はスイッチＳを閉じさせ、それにより、スイッチＳを透過する入力信号がＬＩＢに入力することができる。その後、ＵＣ信号がスイッチＳを開き、そしてＬＩＢの中のデータが維持される。付随するスイッチＳが最初に閉じる時、それぞれのＬＩＢの入力信号がＦＣＬに入力され、そしてＳが開いた後、ＦＣＬに入力されることを継続する。

図１２Ｂにおいて、制御バス２３とＬＯＢ／３ＳＬＯＢ／ＬＩＢのそれぞれのフィードバック・バッファとの間の接続は、これらのフィードバック・バッファが３状態バッファとして（または図７Ｃに示されたように伝送ゲートとして）また実施できることを示す。この３状態バッファは、付随するスイッチＳが開く時、（ＵＣまたは別の信号により）イネーブルにされ、そして付随するスイッチＳが閉じる時、（ＵＣまたは別の信号により）ディスエーブルにされる。このことにより、ＩＣのピンは、ラッチされたピンとしてまたは正規のラッチされないピンとして、選択的に動作することができる。後者の動作は、スイッチＳを閉じたまま保持しそしてフィードバック・バッファをディスエーブルに保持することにより達成される。もし弱い２状態フィードバック・バッファがＬＯＢ／３ＳＬＯＢ／ＬＩＢ（図１２Ａ）に用いられるならば、前記のラッチされない動作は付随するスイッチＳを閉じたままに単に保持することにより達成され、したがって、ＦＣＬ１５は弱い２状態フィードバック・バッファを過剰駆動することができる。

図１２ＡのＦＩＭ１２３およびＦＯＭ１２１、１２７と、図１２ＢのＦＩＭ１２３ＡおよびＦＯＭ１２１Ａ、１２７Ａとは、（ＦＩＭの中に）ＩＣの入力バッファを用い、および（ＦＯＭの中に）ＩＣの出力バッファを用いる。したがって、先行技術のＦＩＭおよびＦＯＭに比べて、回路オーバヘッドの大きさが縮小される。ＦＯＭ１２５のバス・ホールダおよびスイッチの組み合わせはまた、先行技術のＦＯＭに比べて、小さな回路オーバヘッドを用いる。

図１２ＡのＦＩＭおよびＦＯＭのそれぞれの回路により導入される信号の遅延は、Ｓを通る遅延のみである。この遅延は、先行技術の典型的なＦＩＭ／ＦＯＭの遅延よりも小さい。

図１１の先行技術のＦＯＭは、たとえ出力バッファが反対の電圧レベルに短絡されても、ラッチされたデータを有する出力バッファを持続的に駆動するけれども、Ｓが開かれた後、図１２Ａおよび図１２ＢのＬＯＢ／３ＳＬＯＢは反対電圧レベルに対抗するその駆動を止め、そして反対電圧レベルに状態を変える。したがって、図１２Ａおよび図１２Ｂにおいて、出力バッファのさらによい保護が得られる。さらに、ＦＯＭ１２１（１２１Ａ）のスイッチＳが開く時、図１２Ａ（１２Ａ）の出力ピンに接続された（また別のＩＣのような）外部装置は、データを記憶するためにＦＯＭ１２１（１２１Ａ）のＬＯＢにより得られるメモリを利用することができる。このことは、先行技術の図１１の出力ピンでは可能ではない。

図１２Ａおよび図１２Ｂにおいて、ＩＣの入力バッファ１１がＦＣＬ１５を直接に駆動することに注目されたい。それにより、先行技術のＦＩＭの場合に必要であることが多かった前記高駆動バッファは、すべて必要でなくなる。

図１３Ａは、２状態出力ピンにおけるＦＯＭ１３１のまた別の実施例の図である。ＦＯＭ１３１は、２状態出力バッファであるように接続された３状態出力バッファを備えたラッチ可能出力バッファ（ＬＯＢ２）と、ＦＣＬ１５を駆動するように接続されていない入力バッファ１１と、フィードバック・エレメント（ＦＥ）とを有する。この形式の装置は、ユーザ・プログラム可能装置で実行することができる。この装置では、すべてのピンはＩ／Ｏ型として指定され、したがって図１３Ａに示されているように、ＩＣ入力バッファおよびＩＣ出力バッファが備えられる。もしピンが２状態出力ピンとしてだけ動作することが決定されるならば、図に示されているように、用いられない入力バッファはＯＢ２の一部分として用いることができる。ＦＥにより、そうでなければ用いられない入力バッファから出力バッファへのフィードバックが得られる。図１３Ｂ〜図１３Ｄは、ＦＥの実施例を示した図である。図に示されているように、ＦＥは、伝送ゲート、３状態バッファ、または弱い２状態バッファを用いて設計することができる。

図１３Ｅは、ＦＯＭ１３１に類似したＦＯＭ１３１Ｄのまた別の実施例の図である。図１３Ｅにおける制御バス２３とＦＥとの間の接続は、（ＦＥが伝送ゲートまたは３状態バッファである場合）ＦＥをＵＣまたは別の信号で制御することができることを示している。したがって、Ｓが開いている時、ＦＥはイネーブルであり、そしてＳが閉じている時、ＦＥはディスエーブルである。このことにより、図１２Ｂに関して前記で説明されたのと同じ方式で、図１３Ｅの出力ピンはラッチされたピンとしてまたはラッチされないピンとして選択的に動作することができる。もし弱い２状態バッファがＦＥに対して用いられるならば（図１３Ａおよび図１３Ｄ）、Ｓは単に閉じたままに維持され、それによりＦＣＬは弱い２状態バッファを過剰駆動することができ、そしてラッチされない出力ピンが得られる。

ＬＯＢ２を実現するためにＦＥおよび入力バッファを用いることのまた別の利点は、ＦＥが３ＳＯＢ２１およびＩＢ１１のＦＣＬ側にあり、したがって、静電気放電（ＥＳＤ）保護回路および電圧レベルシフト回路のような、ピンに付随するピン・ロード（静電容量）またはピン回路に、有害な影響を及ぼさないことである。実際、ピンのバッファ回路を変更する必要はなく、単純に図に示されているように接続される。

図１４は、ＩＣ１４１の１つの実施例の図である。ＩＣ１４１は、２状態出力（２ＳＯ）、３状態出力（３ＳＯ）、入力（ＩＮ）、および入力／出力（Ｉ／Ｏ）ピンに関する機能メモリとしてＬＩＢおよびＬＯＢを用いる。２ＳＯ、３ＳＯ、ＩＮ、およびＩ／Ｏで示されたブロックは、例えば図１２Ａから、対応するＦＯＭおよびＦＩＭを備えることができる。ＩＣ１４１は、プロセッサ１、プロセッサ２、メモリ、キャッシュ、浮動点装置（ＦＰＵ）を備えたデータ処理装置である。動作の期間中、内部データ・バス（ＤＢ）および内部制御バス（ＣＢ）を用いて、これらのプロセッサは相互に通信を行う。これらのプロセッサはまた、ＤＢおよびＣＢを用いて、内部のメモリ、キャッシュ、およびＦＰＵと通信を行う。これらのプロセッサはまた、ＤＢおよびＣＢを用いて外部の装置と通信を行ない、および２ＳＯ、３ＳＯ、ＩＮ、およびＩ／Ｏのブロックの中のＦＯＭおよびＦＩＭと通信を行う。ＣＢは、図１２Ａに示されているように、ＦＯＭおよびＦＩＭの中にデータを記憶するために必要なＵＣ信号を伝送し、そしてＤＢはデータを伝送する。

記憶のあるピンの１つの利点は、ピン・データがラッチされる間、処理装置１４１は内部通信に対しＤＢおよびＣＢを用いるのが自由であることである。１つの実施例では、プロセッサ１はＤＢおよびＣＢを用いて記憶のある出力ピンの中に出力データを記憶することができ、そしてこの場合、ピン・データが記憶されそして出力される間、ＩＣの中の他の回路と内部で通信を行うためにＤＢおよびＣＢを用いることができる。また別の実施例では、プロセッサ２は他の装置に多数のデータ・ワードを送信するのに必要である。記憶のあるピンを用いて、プロセッサ２は転送されるべき第１データ・ワードを記憶のある出力ピンに記憶することができ、そしてその場合、第１データ・ワードが記憶される間、転送されるべき次のデータ・ワードの取り出しに進み、そして最後のデータ・ワードが転送されるまでこのことが行なわれる。記憶のあるピンが備えられない場合、データ・ワードが受信装置により受信されるまで、プロセッサ２はＤＢを用いてデータ・ワードをピンに保持し、そしてそれから次のデータ・ワードの取り出しに進む。

また別の実施例では、入力ピンに入力が生ずる時、プロセッサ１はＤＢおよびＣＢを用いて内部通信を実行することができる。ＦＩＭは、データ入力を記憶するためにＣＢからフリー・ランニングの周期的ＵＣ信号を受け取ることができ、それにより、外部入力がなくなった後、プロセッサ１に対してそれが利用可能である。その内部通信が完了した後、プロセッサ１は記憶された入力を受け取り、そしてそれに応答する。なお別の実施例では、プロセッサ２は、ＩＣ１４１が外部通信に対して利用可能でないことを外部装置に知らせるデータを、出力ピンに記憶することができる。出力ピン・データが記憶される間、ＩＣ１４１は拡大された内部通信を実行することができる。内部通信が完了する時、出力ピンにこのようなことを示すデータを記憶することによりＩＣが再び外部通信に対して準備ができたことを、プロセッサ２が指示する。通常、記憶のあるピンにより入力信号および出力信号の記憶が得られ、それにより、ＩＣの内部動作を妨害することなく、ピン・データを入力／出力することができる。

記憶のあるピンを備えたアーキテクチャのまた別の利点は、ＩＣの間で高速同期通信が得られることである。例えば、１つの装置が多数個のＩＣを備え、そしてそれぞれのＩＣが記憶のあるピンを備えることができ、および記憶のあるピンのおのおのがこの装置の中の記憶のあるすべてのピンに共通のクロック（またはＵＣ）により駆動されることができる。このことにより、ＩＣの間の通信が同期方式で起こることが可能である。それぞれのＩＣの記憶のあるピンに到達するデータおよびＩＣの記憶のあるピンから出ていくデータにより、これらの記憶のあるピンの中に記憶が得られる。このピン記憶により、外部同期通信の流れを有する段階において、外部通信よりも典型的にははるかに速く動作するそれぞれのＩＣの内部回路が、データを受け取る時期を設定し、そしてデータを処理し、そしてデータを出力することができる。

図１５は、記憶のあるピンを有するＩＣを備えたコンピュータ・システム装置の実施例の図である。コンピュータ・システム装置１５１は、マイクロプロセッサ、ディスク駆動装置、メモリ、キャッシュ、モデム、モニタ、キーボード、およびＩ／Ｏを備えた相互接続された部品を備えている。このコンピュータ・システム装置の種々の部品の中のＩＣに記憶のあるピンを用いることは、例えば、このシステム装置の中のＩＣの間の外部通信の期間中、前記で説明されたピン・データ転送のパイプラインにより、その特性を改善することができる。

図１６Ａに示された実施例では、ＩＣ１６１は、機能ピン・メモリとして用いられそしてまた入力および出力の境界走査セル（ＢＳＣ）のための出力ラッチを得るために接続された、ＦＩＭ１２３およびＦＯＭ１２１を備えている。正規動作では、ＦＩＭおよびＦＯＭにより、図１２Ａにおけるように機能ピン・メモリが得られる。機能ＩＣ動作のために必要な回路は、図１６Ａで斜線が付されて示されている。ＢＳＣ回路は、検査にだけ用いられることを示すために、斜線が付されていない。ＩＣの正規動作の期間中、Ｓ２スイッチ（スイッチＳと同じであることができる）は制御バス３３（図３Ａ）からの検査更新（ＴＵ）信号により開き、そしてＦＩＭおよびＦＯＭの中の機能データを記憶するためにＦＣＬ出力２３（図１２Ａ）からの機能更新（ＦＵ）信号により、Ｓスイッチが動作する（開く／閉じる）。ＩＣの検査動作の期間中、ＳスイッチはＦＵにより開き、そしてＩＢ１１および２ＳＯＢ１９の出力におけるＭｅｍ１からの検査データを記憶するために、Ｓ２スイッチはＴＵにより動作する。

図１６Ａの境界走査回路（斜線が付されないで示された専用の検査回路）は、入力ピンと出力ピンとの両方に対し、Ｍｕｘ１、Ｍｕｘ２、およびＳ２のみを有する。図１６ＡのＦＣＬとピンとの間の信号路を図１２Ａの対応する信号路とを比べるならば、図１６Ａの境界走査回路は入力信号路または出力信号路に遅延を付加しないことは明らかである。したがって、境界走査動作は、機能信号路に対しスピードを犠牲にすることなく達成される。図３〜図１０の境界走査回路は、図１〜図２の入力信号路および出力信号路に遅延を導入するという欠点を有する。図１６ＡのスイッチＳ２により、ＳＩからＳＯへの走査路を、ＦＩＭ１２３およびＦＯＭ１２１から分離することができ、それにより、ＩＣ１６１の機能動作または検査動作の期間中、必要な時にはいつでも走査動作を実行することができる。

図１６ＢのＦＯＭ１２１ＡおよびＦＩＭ１２３Ａのフィードバック・バッファに対するＥＮＡ１入力は、図１２Ｂおよび図１３Ｅにおけるように、このフィードバック・バッファは３状態バッファとして設置できることを示す。ＥＮＡ１信号は、ＦＵ信号およびＴＵ信号の論理ＯＲであることができる、または分離した信号であることができる。

図１７Ａには、図１２Ａにおけるように、機能的に必要な（斜線の付された）ＦＩＭ１２３およびＦＯＭ１２７および１２５を用いた入力／出力ピンの１つの実施例が示されている。境界走査回路は斜線が付されていなく、そしてそれぞれの信号路（制御、出力、入力）に対しＳ２、Ｍｕｘ１、およびＭｅｍ１のみを有する。また図１６Ａにおけるように、スイッチＳ２は走査路をＦＩＭおよびＦＯＭから分離することができ、そして境界走査のための回路は、図１２Ａの対応する信号路に遅延を付加しない。３状態出力ピンに対する境界走査の実施例は、ピンからＦＣＬへの入力信号路と付随するＢＳＣを省略することにより、図１７Ａに明確に示されている。

図１７ＢのＥＮＡ１信号は、図１６Ｂに関して前記で説明した信号と同じである。

図１６〜図１７に示されている点線により、フィードバック路が得られる。このフィードバック路により、ＦＩＭ／ＦＯＭ構造体の中に以前にラッチされたデータがＭｅｍ１の中に捕獲され、そして評価のために走査路を通してそれを取り出すことができる。このことにより、例えば、ＢＳＣが自己検査を実行することができる。

システム装置によっては、このシステム装置により発生する電気的ノイズまたはこのシステム装置が配置されている環境により発生する電気的ノイズに対し、大きな抵抗力を有する記憶のあるピンを得ることが好ましい。このような電気的ノイズは、高速で動作する大きなシステム装置、不適切な電源容量、フィルタ装置、分離装置、または不適切に終端された信号伝送線路から生ずることがある。電気的ノイズは、ＩＣの内部またはＩＣの外部で発生することが可能である。図１２Ａおよび図１２Ｂのフィードバック・バッファに関し、ヒステリシスおよび／または他の周知のノイズ回避回路は通常の装置環境の偶然のピン状態の変化に対して保護を行うことができるが、ノイズが極めて多い装置環境では、フィードバック・バッファを用いることにより、ピン状態の変化が起こることがあるかも知れない。

図１２Ｃは、また別の記憶のあるピンの回路の実施例の図である。図１２ＣのＦＯＭ１２１Ｂ、ＦＯＭ１２７Ｂ、およびＦＩＭ１２３Ｂは、Ｓと入力または出力のバッファの間にＢＨを配置することにより実現される。ＩＣ出力に関しては、ＦＣＬは一時的に閉じたＳにＵＣを出力する。Ｓが閉じる時、ＦＣＬからのデータ値は出力バッファを通して出力ピンを駆動し、そしてＳが開く時、駆動された出力データ値がＢＨの動作により保持される。ＩＣ入力に関しては、ＦＣＬは一時的に閉じたＳにＵＣを出力する。Ｓが閉じる時、入力ピンからのデータ値は入力バッファを通してＦＣＬを駆動し、そしてＳが開く時、駆動された入力データ値がＢＨにより保持される。ＢＨのみがデータを保持するのに用いられるから、ピン・バッファ１１、１９、および２１の出力と入力との間にフィードバックが存在しなく、したがって、ピン・バッファにより駆動されるデータは、ピン・バッファの出力に存在する高いレベルの内部ノイズまたは外部ノイズに対して許容度を有する。

１つの実施例である図１２Ｄには、ＩＣ出力ピンに関し、ＢＨ（図１２Ｃ）と３状態フィードバック・バッファ（図１２Ｂ）のメモリ技術を用いたＦＯＭ１２１Ｄおよび１２７Ｄが示されている。ＢＨと３状態フィードバック・バッファとにより、ＩＣ出力ピン・メモリ動作の２つの別個のモードが得られる。１つのモードはデベロップメント・モードと呼ばれ、そしてもう１つのモードはミッション・モードと呼ばれる。デベロップメント・モードは、システム装置のハードウエアとソフトウエアが一緒に統合され、ソフトウエア・コード・デバッグ、システム装置エミュレーションおよび検査のようなタスクが行われる場合である。デベロップメント・モードの期間中、システム装置に常に存在するＩＣには、組立体の欠陥（例えば、短絡したピン）、またはＩＣピンを相互に競合する関係に置く可能性のあるハードウエア／ソフトウエアの設計エラー、による出力バッファの故障の危険性がある。したがって、デベロップメント・モードの期間中、３状態フィードバック・バッファにより提供される安全動作モードを有する出力バッファを得ることは有益である。（信号ＥＮＡにより）イネーブルにされた３状態フィードバック・バッファの場合、出力ピンでの競合をなくするために、ＢＨの状態をフィードバック・バッファにより過剰駆動することができる（フィードバック・バッファはＢＨを過剰駆動することができるように十分に強くなければならない）。すなわち、図１２ＤのＩＣは、全体的に、図１２ＢのＩＣと同じように動作する。出力ピンの競合状態は、デベロップメント・モードの期間中、高価なＩＣおよび／または回路基板に損傷を与えるまたは破壊をもたらすことを避ける安全な方法で、解決される。

デベロップメント・モードが完了した後、そして装置が安定しおよび期待通りに動作する時、ＩＣをそのミッション・モードに置くことができる。ミッション・モードでは、フィードバック・バッファは（ＥＮＡにより）ディスエーブルにされて、ノイズの多い装置環境に応答してピン・メモリ状態が変化する可能性を防止することができる。このことにより、図１２ＣのＩＣについて説明したのと同じように、図１２ＤのＩＣが動作する。図１２Ｅは、マルチプレクサ回路１２０の１つの実施例の図である。マルチプレクサ回路１２０は、図１２ＤのＩＣをデベロップメント・モードまたはミッション・モードのいずれかで選択的に動作させる。デベロップメント・モードでは、このマルチプレクサは、前記で説明した図１２Ｂの制御装置をＥＮＡに結合して、フィードバック・バッファをイネーブルにする。ミッション・モードでは、マルチプレクサはアース（ＧＮＤ）をＥＮＡに結合し、フィードバック・バッファをディスエーブルにし、そして図１２Ｃに関して前記で説明した記憶のあるピンの高ノイズに耐える動作が得られる。もちろん、初期の開発から実際の配備までの装置の寿命の任意の段階において、デベロップメント・モードまたはミッション・モードのいずれをも必要に応じて選択することができる。デベロップメント・モードまたはミッション・モードを選定するためにマルチプレクサに入力されるモード信号は、ＩＣの中のＩＣピンまたはレジスタから得ることができる。

図１６Ｃの実施例は、図１６Ａおよび図１６Ｂの実施例と同じであるが、しかしＦＯＭ１２１ＢおよびＦＩＭ１２３Ｂは、図１６Ａおよび図１６ＢのＦＯＭおよびＦＩＭの中に用いられるフィードバック・バッファの代わりに、バス・ホールダＢＨを用いる。記憶のあるピンに対しＢＨを用いることの利点は、図１２Ｃに関して説明された。

図１６Ｄの実施例は図１６Ａ〜図１６Ｃの実施例と同様であるが、しかし図１２Ｄと同様に、ＦＯＭ１２１Ｃの中にＢＨ（図１６Ｃ）と３状態フィードバック・バッファ（図１６Ｂ）との両方を用いることを示している。境界走査検査の期間中、信号ＥＮＡ２によりＦＯＭ１２１Ｃを制御して、フィードバック・バッファをイネーブルにすることができ、そしてそれにより、図１６Ａに関して前記で説明した安全境界走査検査が可能になる。図１６Ｅに示されているように、マルチプレクサ回路１２０は、デベロップメント・モード（ＥＮＡ１）またはミッション・モード（ＧＮＤ）のいずれが選定されるかに応じて、ＥＮＡ２をＥＮＡ１（図１６Ｂ）またはＧＮＤに選択的に接続することができる。ＥＮＡ２によりイネーブルにされる時、出力バッファ競合をなくするために、フィードバック・バッファはＢＨの状態を過剰駆動することができる。図１６Ｄの実施例の利点の例を挙げれば次の通りである。（１）図１６Ｃのピン・メモリ・ノイズの高い回避性、（２）図１６Ｄと同様のデベロップメント・モードとミッション・モードとの間の選択性、（３）図１６Ａの安全で共有されたリソース境界走査検査。もちろん、境界走査検査に対してミッション・モードとデベロップメント・モードとのいずれをも選定することができ、そしてこの検査をＩＣの寿命のすべての段階で実行することができる。例えば、ＩＣの製造の期間中、または装置の開発の期間中、またはＩＣが実際の装置環境の中で装置の一部分として配備された後、において実行することができる。

図１７Ｃ〜図１７Ｅの実施例は、図１２Ｃ〜図１２Ｅおよび図１６Ｃ〜図１６Ｅの技術を図１７Ａおよび図１７Ｂに示された方式のＩ／Ｏピン・アーキテクチャに応用された場合を示す。

図１８Ａは、イン・サーキット・テスタ（ＩＣＴ）を用いて、回路基板が従来の方式で検査される方法を示した図である。ＩＣＴは、機械的プローブ接触体を用いて、基板の導線（基板の上のＩＣを接続する導電路）と接触する。基板との接触がいったん行われると、ＩＣＴはＩＣ入力に信号を注入し、そしてＩＣ出力からの応答を観察する。このようにして、ＩＣが基板に存在する他のＩＣに接続されていても、ＩＣＴは基板の上の１個のＩＣまたはＩＣの群を分離し、そして検査することができる。図１８Ａにおいて、ＩＣ２に対する例えば入力は、ＩＣ１からの例えば出力に接続（配線）され、そしてＩＣＴにより検査される。検査の期間中、ＩＣ２を検査するために、ＩＣＴは強い論理値レベルを注入する。これらの強い論理値レベルは、ＩＣ２の検査の期間中、ＩＣ１の出力バッファ（ＯＢ）を過剰駆動する。ＩＣＴにより過剰駆動される出力バッファは、検査の期間中に損傷を受けるまたは劣化することがあるという欠点を有する。もし出力バッファが損傷を受けるならば、このＩＣは取り替えられなければならない。もしＩＣ出力バッファがなお機能しているがしかし劣化しているならば、このＩＣ出力バッファの寿命の期待値が問題点になる。

図１８Ｂにおいて、ＩＣ１の従来の出力バッファは初期にＩＣ２の入力に対し論理値１（高レベル）に駆動し、そしてＩＣＴからのプローブ接触体１８０は高インピーダンス（ＨＩ−Ｚ）状態にある。ＩＣＴ検査の期間中、１回の検査時間の間、ＩＣＴはＩＣ２の入力強制的に論理値ゼロにする。この強制された論理値ゼロは、検査時間のこの周期の期間中、ＩＣ１からの論理値１出力を過剰駆動する。したがって、図１８Ｂの斜線が付された領域で示されているように、検査の期間中、ＯＢ出力が強制的に低レベルにされる。ＩＣ２の全体のＩＣＴ検査の期間中に繰り返すことができる検査のこの期間中、ＩＣ１の出力バッファに損傷または劣化が起こる可能性がある。この損傷／劣化は、ＩＣＴからの過剰駆動信号により大電流モードに強制的に駆動される間に、出力バッファの中に発生する過剰な熱の結果として起こる。いくつかの従来の開放ドレインおよび開放コレクタの出力バッファ設計は、もしバッファ出力において異なる論理値レベルが強制されるならば、それらの論理値レベル駆動を放棄することができるが、しかし１つの論理値レベルからのそれらの駆動を放棄することのみができる。例えば、その出力に論理値１が強制される時、その論理値ゼロ駆動を放棄する従来のバッファは、その出力に論理値ゼロが強制される時、その論理値１駆動を放棄しないであろう。したがって、前記大電流モードに強制的にされるであろう。同様に、その出力に論理値ゼロが強制される時、その論理値１駆動を放棄する従来のバッファは、その出力に論理値１が強制される時、その論理値ゼロ駆動を放棄しないであろう。したがって、前記大電流モードに強制的にされるであろう。

図１９Ａは、ＩＣ１の例示された出力が図１２ＡのＦＯＭ１２１を備えた記憶のある出力である、１つの実施例の図である。ＦＯＭ１２１を用いることにより、前記で説明した従来のＩＣＴ検査の問題点に対する１つの解決が得られる。図１９ＡのＩＣ１は、従来の出力バッファの代わりに、ＬＯＢ（図５Ａおよび図１２Ａ）を用いる。このＩＣＴはＩＣ１を入力制御して、その出力（２状態および３状態）においてスイッチＳを開かせることができる。図２０は、ＩＣＴがどのようにスイッチＳを制御して開かせることができるかを示した、１つの実施例の図である。この「開」信号は、ＵＣと一緒にマルチプレクサ２０１に入力される。ＩＣＴがセレクト入力２０３を高レベルに駆動する時、「開」信号はＬＯＢのスイッチＳを開く。ＩＣＴがＩＣ１と非接続にされる時、すなわちＨＩ−Ｚ状態にされる時、セレクト入力が抵抗器２０５を通して低レベルに引き下げられ、したがって、ＵＣがスイッチＳに透過する。図１９Ｂの実施例では、検査の開始時に、ＩＣ１のＬＯＢがＦＣＬから論理値１を出力し、そしてＳが開く。ＩＣＴからＩＣ１出力へのプローブ接触体１８０は、最初、ＨＩ−Ｚ状態にある。検査の期間中、ＩＣＴはＩＣ２の入力に論理値ゼロを出力する。ＩＣＴからの論理値ゼロにより、ＩＣ１のＬＯＢは、図１９Ｂに示されているように、ＩＣ１の出力状態を論理値１から論理値ゼロ（低レベル）に直ちに変更させる。ＩＣ１の出力状態のこの変更により、ＩＣ２の検査期間中の競合が避けられ、したがって、前記で説明したＩＣＴ検査の問題点が回避される。図１９Ｂの斜線の付された領域は、ＬＯＢがＩＣＴからの論理値ゼロをラッチするために必要な比較的短い時間を表す。ＬＯＢがＩＣＴからの論理値ゼロをいったんラッチすると、図１９Ｂの全検査時間の間、もしＩＣＴプローブ１８０が論理値ゼロに保持されていても、ＩＣ１出力の電圧競合はなくなる。

ＩＣＴはＩＣ１のＬＯＢを実際に用いて、ＩＣ２に対する検査入力を得ることができる。このことは図１９Ｂにおいて、Ｓを開いてＩＣＴプローブ１８０を論理値ゼロに単にパルス動作させ、その結果ＬＯＢが論理値ゼロに進み、そして次にプローブ１８０をＨＩ−Ｚ状態し、そしてＩＣ１の出力ピン・メモリ１２１のＬＯＢをＩＣ２に対し必要な検査入力状態に実際に維持することを可能にすることにより、達成される。この実施例は、ピン記憶ＩＣ１に対し外部にある装置（いまの場合ＩＣＴ）がそのＩＣの中の記憶機能を達成するために、ＩＣ１のＬＯＢをまたどのように用いることができるかを示す。この技術は、電子装置の設計、製造、および検査において幅広い応用を有する。

図１８Ｂにおけるように全検査時間の間低レベルに駆動する代わりに、図１９Ｂにおいて低レベルにパルス動作させることにより、図１８Ｂにおけるよりは図１９ＢにおいてＩＣＴの消費電力が少ないことが、図１８Ｂおよび図１９Ｂから明らかである。

本発明の実施例を前記において説明したが、この説明は、本発明の範囲がこれらの実施例に限定されることを意味するものではない。本発明は多様な種々の実施例で実施することができる。

以上の説明に関して更に以下の項を開示する。
（１） 集積回路に外部からアクセス可能である端子と、
前記端子に結合され、かつ前記集積回路に対し外部の信号源により前記端子に加えられる信号を前記端子でラッチするように動作することが可能な、回路と、を有する集積回路。
（２） 集積回路の動作を実行するための機能論理装置と、
前記集積回路に外部からアクセス可能である出力端子と、
前記機能論理装置から受け取った出力信号を前記出力端子にラッチするために、前記機能論理装置と前記出力端子との間に接続されたラッチ装置と、
を有し、かつ
前記集積回路の外部の信号源により前記出力端子に加えられる信号を前記出力端子にラッチするように前記ラッチ装置がまた動作可能である、集積回路。
（３） 集積回路の動作を実行するための機能論理装置と、前記集積回路に外部からアクセス可能である出力端子と、前記機能論理装置と前記出力端子との間に接続されかつ前記機能論理装置から受け取った出力信号を前記出力端子にラッチするためにその制御入力に応答するラッチ装置と、を有する集積回路と、
前記集積回路の外部に配置され、かつ前記集積回路の前記出力端子に接続され、かつ前記ラッチ装置の前記制御入力に結合された、信号源と、
を有し、かつ
前記ラッチ装置が前記信号源により前記制御入力に加えられる制御信号に応答しそして前記信号源により前記出力端子に加えられる信号を前記出力端子にラッチする、電子装置。
（４） 外部からアクセス可能である端子を備えた集積回路と、
第１時間間隔の間前記端子に検査信号を維持するための検査回路と、
を有し、かつ
前記集積回路の外部に配置されかつ前記第１時間間隔よりも短い第２時間間隔の間だけ前記端子に前記検査信号を加えるために前記端子に接続された検査装置を前記検査回路が有する、電子装置。
（５） 外部からアクセス可能である第１端子を備えた第１集積回路と、
外部からアクセス可能でありかつ前記第１端子に接続された第２端子を備えた第２集積回路と、
前記第１集積回路および前記第２集積回路の外部に配置されかつ前記第１集積回路および前記第２集積回路の前記接続された端子に接続された信号源と、
を有し、かつ
前記第１端子に結合されおよび前記外部信号源により前記接続された端子に加えられる信号を前記接続された端子にラッチするように動作可能である回路を前記第１集積回路が有する、電子装置。

（６） 第１集積回路および第２集積回路の接続された端子に信号を加えるために、前記第１集積回路および前記第２集積回路の外部に配置された信号を用いる段階と、
前記接続された端子に信号を保持するために、前記第１集積回路の内部にありかつ前記端子に結合された回路を用いる段階と、
を有する、
前記第１集積回路の外部からアクセス可能である端子が前記第２集積回路の外部からアクセス可能である端子に接続されている、電子装置を動作する方法。
（７） 第１集積回路および第２集積回路の接続された端子と、前記第１集積回路および前記第２集積回路の外部に配置された信号源のさらに別の端子と、に接続する段階と、
第１時間間隔の間前記第１集積回路および前記第２集積回路の前記接続された端子に信号を供給し、かつ第１時間間隔よりも短い第２時間間隔の間だけ前記外部信号源の前記さらに別の端子に信号を供給する段階と、
を有する、
前記第１集積回路の外部からアクセス可能である端子が前記第２集積回路の外部からアクセス可能である端子に接続されている、電子装置を動作する方法。
（８） 集積回路の外部からアクセス可能である端子に信号を加えるために集積回路の外部に配置された信号を用いる段階と、
端子に信号を保持するために集積回路の内部に配置されかつ前記端子に結合された回路を用いる段階と、
を有する、集積回路を用いる方法。
（９） 外部からアクセス可能である出力端子を有し、かつ前記出力端子を複数個の論理値レベルに駆動するために前記出力端子に結合された出力バッファを有する、集積回路と、
前記集積回路の外部に配置され、かつ前記出力端子を前記複数個の論理値レベルに駆動するために前記集積回路の前記出力端子に接続された、信号源と、
を有し、かつ
前記出力端子に結合され、そして前記外部信号源と前記出力バッファが前記複数個の論理値レベルの中の異なる論理値レベルに前記出力端子を同時に駆動しようとする時、前記出力バッファが前記複数個の論理値レベルのいずれに駆動しようとするのかにかかわらず、前記出力バッファからの競合が起こらないで前記外部信号源が前記出力端子を駆動することができるように動作可能である、回路を前記集積回路が有する、電子装置。
（１０） 集積回路の出力バッファを用いて複数個の論理値レベルの中の１つの論理値レベルに出力端子を駆動する段階と、一方外部信号源を用いて複数個の論理値レベルの中の他の１つの論理値レベルに出力端子を駆動する段階と、
その後、出力バッファが前記複数個の論理値レベルのいずれに駆動しようとするのかにかかわらず、出力バッファからの競合が起こらないで外部信号源が出力端子を駆動することができる段階と、
を有する、
集積回路の外部からアクセス可能である出力端子が集積回路の外部に配置された信号源に接続される、電子装置を動作させる方法。

（１１） 集積回路の論理機能を実行するための機能論理装置と、
集積回路の外部からアクセス可能である端子と、
前記機能論理装置と、それらの間で信号を伝送する前記端子と、の間に接続された信号路と、
を有し、かつ
前記信号路が前記端子および前記機能論理装置の１つに接続された出力を有するバッファを備え、かつ
前記信号路がメモリ・エレメントを備え、および前記メモリ・エレメントが前記バッファを備える、
電子集積回路。
（１２） 集積回路の論理機能を実行するための機能論理装置と、
集積回路の外部からアクセス可能である端子と、
前記機能論理装置と、それらの間で信号を伝送する前記端子と、の間に接続された信号路と、
を有し、かつ
前記信号路が前記端子および前記機能論理装置の１つに接続された出力を有するバッファを備え、かつ
前記バッファの前記出力に接続され、および前記出力から前記バッファの入力にフィードバック信号を伝送するために前記バッファの前記入力に接続された、フィードバック路を有する、
電子集積回路。
（１３） 集積回路の論理機能を実行するための機能論理装置と、
集積回路の外部からアクセス可能である入力端子と、
前記機能論理装置と、前記入力端子から前記機能論理装置に信号を伝送するための前記入力端子と、の間に接続された信号路と、
を有し、かつ
前記信号路が前記機能論理装置に接続された出力を有する入力バッファと、前記入力バッファの入力に接続されたスイッチとを有し、かつ
前記入力バッファの前記入力に接続されたバス・ホールダ回路を有する、
電子集積回路。
（１４） 集積回路の論理機能を実行するための機能論理装置と、
集積回路の外部からアクセス可能である入力端子と、
前記機能論理装置と、前記機能論理装置から前記出力端子に信号を伝送するための前記出力端子と、の間に接続された信号路と、
を有し、かつ
前記信号路が前記出力端子に結合されたおよび前記出力端子における電圧競合を解決するように動作可能である、
電子集積回路。
（１５） 集積回路の論理機能を実行するための機能論理装置と、
集積回路の外部からアクセス可能である入力端子と、入力バッファと、出力バッファと、を有するユーザ・プログラム可能端子構造体と、
前記機能論理装置と、それらの間で信号を伝送するための前記端子と、の間に接続された信号路と、
を有し、かつ
前記出力バッファが前記信号路の中で接続されている出力端子として、前記ユーザ・プログラム可能端子構造体が構成され、かつ
前記信号路がメモリ・エレメントを有し、および前記メモリ・エレメントが前記入力バッファを備える、
電子集積回路。

（１６） バッファ出力をバッファの入力にフィードバックする段階と、
バッファの入力において信号路を開く段階と、
を有し、かつ
電子装置の内部論理装置を電子装置の外部からアクセス可能な端子に接続しおよび内部論理装置と端子の１つに接続された出力を有するバッファを備えた信号路に、メモリ性能を得る方法。
（１７） 入力端子と入力バッファとの間の信号路にバス・ホールダ回路を接続する段階と、
入力端子とバス・ホールダ回路との間の信号路を開く段階と、
を有し、かつ
電子装置の外部からアクセス可能な入力端子を電子装置の内部論理装置に接続しおよび内部論理装置に接続された出力を有する入力バッファを備えた信号路に、メモリ性能を得る方法。
（１８） 集積回路の論理機能を実行するための機能論理装置と、
集積回路の外部からアクセス可能である端子と、
前記機能論理装置を前記端子に接続するために、および前記論理機能に関与する機能信号をそれらの間で伝送するために、前記機能論理装置と前記端子との間に接続された信号路と、
検査信号を前記信号路に選択的に加えることができるために前記信号路に接続された第１スイッチと、
を有し、かつ
前記検査信号が前記信号路に加えられる時、前記検査信号を前記機能信号から分離するための第２スイッチを有し、かつ
前記検査信号がメモリ・エレメントを備え、および前記メモリ・エレメントが前記第２スイッチを備える、
電子集積回路。
（１９） 集積回路の論理機能を実行するための機能論理装置と、
集積回路の外部からアクセス可能である端子と、
前記論理機能に関与する機能信号をそれらの間で伝送するために前記機能論理装置と前記端子との間に接続され、および前記端子と前記機能論理装置との１つに接続された出力を有するバッファを備えた、信号路と、
前記バッファの出力に接続されおよび前記バッファの入力に接続され、それにより前記出力から前記入力にフィードバック信号を伝送する、フィードバック路と、
検査信号を前記信号路に選択的に加えることができるために前記バッファの前記入力において前記信号路に接続された第１スイッチと、
前記バッファの前記入力に接続された第２スイッチと、
を有し、かつ
前記検査信号が前記信号路に加えられる時、前記検査信号を前記機能信号から分離する前記第２スイッチが前記信号路に備えられる、
電子集積回路。
（２０） 演算信号の転送を可能にするために、内部論理装置を信号路を通して端子に接続する段階と、
検査信号を信号路に加える段階と、
検査信号を演算信号から分離するために、メモリ・エレメントの中のスイッチを開くことを含めて信号路を開放する段階と、
を有し、かつ
電子装置の外部からアクセス可能な端子と内部論理装置との間で演算信号を伝送し、およびメモリ・エレメントを有する、信号路に対し検査アクセスを得る方法。

（２１） 集積回路の論理機能を実行するための機能論理装置と、
集積回路の外部からアクセス可能である端子と、
前記機能論理装置からの信号を前記出力端子に伝送するために前記機能論理装置と前記出力端子との間に接続された信号路と、
を有し、かつ
前記出力端子に結合されおよび制御入力を有するメモリ回路を前記信号路が備え、かつ前記出力端子における電圧競合を検出しおよび解決するために前記メモリ回路が前記制御入力で受け取られた制御信号に選択的に応答し、かつ前記メモリ回路を前記出力端子の電圧から分離するために前記メモリ回路がまた前記制御入力で受け取られた制御信号に選択的に応答する、電子集積回路。
（２２） 集積回路の論理機能を実行するための機能論理装置と、
集積回路の外部からアクセス可能である端子と、
前記機能論理装置からの信号を前記出力端子に伝送するために前記機能論理装置と前記出力端子との間に接続された信号路と、
を有し、かつ
前記信号路が前記出力端子に接続された入力を有する出力バッファと、および前記出力バッファの入力に接続されたメモリ・エレメントとを備え、かつ
前記出力バッファの前記出力から前記出力バッファの前記入力にフィードバック信号を伝送するために、前記出力バッファの前記出力に接続されかつ前記出力バッファの前記入力に接続されたフィードバック路を有する、電子集積回路。
（２３） 複数個の電子装置、および前記電子装置を接続するバスと、
その論理動作を実行するための機能論理装置を備えた前記電子装置の１つと、前記１つの電子装置の外部からアクセス可能である出力端子と、前記機能論理装置から前記出力端子に信号を伝送するために前記機能論理装置と前記出力端子との間に接続された信号路と、
を有し、かつ
前記出力端子に結合されかつデベロップメント動作モードまたはミッション動作モードのいずれでこのシステム装置が動作しているかを示す信号を受け取るための制御入力を有するメモリ回路を前記信号路が備え、かつ装置がデベロップメント動作モードで動作していることを前記信号が示す時前記出力端子における電圧の競合を検出しおよび解決するために前記メモリ回路が動作可能であり、かつこのシステム装置がミッション動作モードで動作していることを前記信号が示す時前記出力端子における電圧から前記メモリ回路を分離するために前記メモリ回路が動作可能である、電子システム装置。
（２４） １つの電子装置の内部機能論理装置を１つの電子装置の外部からアクセス可能な出力端子に接続する信号路の中にメモリ回路を挿入する段階を備えた、メモリ回路を有する電子装置の１つを備える段階と、
このシステム装置の機能性を検査する段階と、
このシステム装置の機能性が検査される間出力端子における電圧の競合を検出しおよび解決するためにメモリ回路を用いる段階と、
前記検査段階が完了した後、出力端子の電圧からメモリ回路を分離する段階と、
を有する、複数個の電子装置を備えた電子システム装置を発展される方法。
（２５） 出力端子からメモリ回路に電圧をフィードバックする段階と、
出力端子の電圧からメモリ回路を分離する段階と、
を有する、集積回路の内部機能論理装置を集積回路の外部からアクセス可能な出力端子に接続し、かつメモリ回路を備えた、電子集積回路を動作させる方法。

（２６） この集積回路は、集積回路の外部からアクセスすることが可能な端子と、前記端子に結合されかつ前記集積回路の外部の信号源（ＩＣＴ）により前記端子に加えられる信号を前記端子にラッチするように動作することができる回路１２１と、を有する。

本発明を応用することができる１つのＩＣ機能アーキテクチャの実施例の図。 本発明を応用することができる他のＩＣ機能アーキテクチャの実施例の図。 先行技術の境界走査設計の図であって、Ａは１つの実施例の図、ＢはＩＢＣの実施例の図、ＣはＯＢＣの実施例の図。 先行技術の別の境界走査設計の図。 先行技術のさらに別の境界走査設計の図であって、Ａは１つの実施例の図、ＢはＭ＆Ｍの実施例の図、Ｃは別の実施例の図。 先行技術のまた別の境界走査設計の図であって、Ａは１つの実施例の図、Ｂは別の実施例の図。 ２状態出力と一緒に用いるための、本発明による境界走査設計の図であって、Ａは１つの実施例の図、ＢはＬＯＢの実施例の図、Ｃは伝送ゲート型スイッチの図、Ｄは３状態バッファ型スイッチの図。 ３状態出力と一緒に用いるための、本発明による境界走査設計の図であって、Ａは１つの実施例の図、Ｂは３ＳＬＯＢの実施例の図、ＣはＬＣＢの実施例の図。 ２状態出力と一緒に用いるための、本発明による別の境界走査設計の図であって、Ａは１つの実施例の図、ＢはＬＯＢ１の実施例の図。 ３状態出力と共に用いるための、本発明による別の境界走査設計の図であって、Ａは１つの実施例の図、Ｂは３ＳＬＯＢ１の実施例の図、ＣはＬＣＢ１の実施例の図。 図１および図２と同様の図であるが、しかしまた例示された入力／出力ピン・アーキテクチャを有する図。 入力、２状態出力、３状態出力および入力／出力ピンと共に用いるための、本発明によるメモリ設計の図であって、Ａは１つの実施例の図、Ｂは別の実施例の図、Ｃはまた別の実施例の図、Ｄはさらに別の実施例の図、Ｅはマルチプレクサの図、Ｆはバス・ホールダ回路の図。 ユーザ・プログラム可能装置の中の２状態出力ピンと共に用いるための、本発明によるメモリ設計の図であって、Ａは１つの実施例の図、ＢはＦＥの１つの実施例の図、ＣはＦＥの別の実施例の図、ＤはＦＥのまた別の実施例の図、Ｅは別の実施例の図。 本発明によるデータ処理装置の１つの実施例の図。 本発明によるデータ処理システム装置の１つの実施例の図。 入力および２状態出力ピンと共に用いられ、かつまた入力および出力の境界走査セルに対し出力ラッチ作用を得るために接続された、本発明によるメモリ設計の図であって、Ａは１つの実施例の図、Ｂは別の実施例の図、Ｃはまた別の実施例の図、Ｄはさらに別の実施例の図、Ｅはマルチプレクサ回路の図。 図１６の特徴が入力／出力ピンにどのように応用されるかを示した図であって、Ａは１つの実施例の図、Ｂは別の実施例の図、Ｃはまた別の実施例の図、Ｄはさらに別の実施例の図、Ｅはマルチプレクサ回路の図。 従来のイン・サーキット・テスト装置の図であって、Ａは構造を示す図、Ｂは動作を示す図。 本発明のイン・サーキット・テスト装置の図であって、Ａは構造を示す図、Ｂは動作を示す図。 本発明のイン・サーキット・テスト装置の１つの実施例の図。

符号の説明

Ｉ、ＳＩ 端子
１２１ 回路
ＦＣＬ、ＦＩＭ、ＦＯＭ 機能論理装置
ＬＩＢ、ＬＯＢ ラッチ装置
Ｉ 入力
ＳＩ シリアル入力
ＦＣＬ 機能コア論理装置
ＦＩＭ 機能入力メモリ
ＦＯＭ 機能出力メモリ
ＬＩＢ ラッチ可能入力バッファ
ＬＯＢ ラッチ可能出力バッファ

Claims (4)

1. 集積回路の論理機能を実行するための機能論理と、
   前記集積回路の外部からアクセス可能な端子と、
   前記機能論理と前記端子との間に接続されて、信号を伝達する信号経路と、からなり、
   前記信号経路は前記端子又は機能論理の一つに接続された出力を有するバッファを含み、及び
   前記信号経路はメモリ素子を含み、当該メモリ素子はバッファを含む、
   集積回路。
2. 請求項１に記載の集積回路において、前記メモリ素子は前記バッファの入力に接続されたスイッチを備える、ことを特徴とする集積回路。
3. 請求項１に記載の集積回路において、前記端子は出力端子であって、前記バッファは出力バッファであり、当該バッファの出力は前記出力端子に接続されている、ことを特徴とする集積回路。
4. 請求項１に記載の集積回路において、前記端子は入力端子であって、前記バッファは入力バッファであり、当該入力バッファの出力は前記機能論理に接続されている、ことを特徴とする集積回路。

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