TWI410049B - 通用彈性定時器設計 - Google Patents

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Description

通用彈性定時器設計
本發明的具體實施例一般係關於整合式時序產生器，尤其係關於通用彈性定時器設計。
積體電路很頻繁地運用時脈產生器，或「定時器」，來產生一組相關脈衝信號，這組信號可用來協調並控制積體電路內的活動。定時器可具有複數個時脈輸出，其中每一時脈輸出啟動已受控制的整個積體電路內一特定部分的用戶端電路。時脈輸出之間的定時關係一般來說對於用戶端電路的正常運作相當重要。
一個特定挑戰的定時器類型為在單一系統時脈週期的一段時間內產生多個脈衝。產生脈衝回應一啟動事件，例如控制信號脈衝或時脈邊緣到達一或多個指定定時器輸入接腳。啟動事件觸發定時器內一系列事件，該定時器產生所要的輸出脈衝。例如：內嵌的靜態隨機存取記憶體(SRAM)可接收參考時脈信號，以及讀取與寫入啟用信號。從外部觀點來看，SRAM根據參考時脈信號與啟用信號，同步從指定位址讀取並寫入至指定位址。不過從內部來看，SRAM產生仔細分級的時脈順序來在單一同步時脈週期的期間內啟動事先充電的電路、行與列驅動器、感應放大器電路等等。每一時脈的詳細延遲與相位規格都根據SRAM內電路的預定時序模型來決定。SRAM定時器電路通常設計成符合SRAM內部許多用戶端電路的特定時序需求。
與自訂定時器電路相關聯的設計努力通常非常耗成本並且容易出錯。更進一步，用戶端電路的預定時序模型有時會錯誤或不正確，導致整個積體電路失效。對於這種失效來說，最常見的解決辦法就是積體電路重新設計及重新製造這種所費 不貲的辦法。這種解決辦法會在持續增加每一連續處理節點之下大幅增加成本。
如前面所述，業界內所需為一項用於設計可容許許多模式不精確的自訂定時器電路以及降低整體設計努力與成本之技術。
本發明的一個具體實施例公佈一種通用彈性定時器。此定時器包含：一接腳可程式延遲單元，其具有一輸入通道，透過此通道傳輸一輸入信號；一第一控制輸入通道，透過此通道傳輸一第一控制信號來控制一第一傳輸閘；一第二控制輸入通道，透過此通道傳輸一第二控制信號來控制一第二傳輸閘和一第三傳輸閘；一第一組延遲元件，其位於該輸入通道與該第三傳輸閘之間，其中每一延遲元件可由一單一互連層的改變重新配置；一第二組延遲元件，其中每一延遲元件可由一單一互連層的改變重新配置，並且該第一傳輸閘、第二傳輸閘及第三傳輸閘都位於該第一組延遲元件與該第二組延遲元件之間；一輸出通道，透過此通道傳輸一輸出信號；以及一緩衝的輸出通道，透過此通道傳輸一緩衝的輸出信號。此定時器亦包含：至少一耦合至該接腳可程式延遲單元的微調延遲單元，其中每一微調延遲單元具有；一輸入通道，透過此通道接收並傳輸一輸入信號；一第一延遲元件，其耦合至該輸入通道；一第二延遲元件，其耦合至該第一延遲元件，其中每一該第一延遲元件與該第二延遲元件都可由一單一互連層的改變重新配置；一輸出驅動器，其耦合至該第二延遲元件；一輸出通道，透過此通道傳輸一輸出信號；以及一緩衝的輸出通道，透過此通道傳輸一緩衝的輸出信號。
在此所揭示通用彈性定時器的一項優點為：其可併入模組架構內，讓電路設計師輕易產生出具備良好特性、彈性的通用 定時器電路。
第一A圖至第一E圖根據本發明許多具體實施例，說明延遲元件系列的電路設計與互連組態。精通此技術的人士將會瞭解，用於實施第一A圖至第一E圖內所示電路的實體設計除了些微的連線差異以外，較佳在一個金屬層或互連層之內都一致。運用第一A圖至第一E圖內所示延遲元件的這種特性，設計師可只使用預定單一互連層的改變而改變積體電路內選取的延遲元件。
第一A圖說明一個延遲元件101，其接收輸入節點120上的輸入邏輯信號並在輸出節點122上產生輸出邏輯信號，此信號為輸入信號的延遲與逆向版本。延遲元件101使用參考驅動強度(“1x”)驅動輸出節點122。延遲元件101包含兩個p通道場效電晶體(P-FET)110、112以及兩個n通道場效電晶體(N-FET)114、116。電流從正電供應軌130，在此稱為「VDD」，供應給P-FET 110的源極節點。P-FET 110的汲極節點供應P-FET 112的源極節點。P-FET 112的汲極節點連接至輸出節點122。N-FET 116的源極節點連接至負電供應軌132，在此稱為「VSS」。N-FET 116的汲極節點連接至N-FET 114的源極節點。N-FET 114的汲極節點連接至輸出節點122。輸入信號120連接至FET 110、112、114和116的閘極節點。精通此技術的人士將瞭解，延遲元件101透過兩個2X大小FET串聯來達成1x驅動強度，用於拉起(P-FET)和拉下(N-NET)兩者輸出驅動。
第一B圖說明一個延遲元件102，其接收輸入節點120上的輸入邏輯信號並在輸出節點122上產生輸出邏輯信號，此信號為輸入信號的延遲與逆向版本。延遲元件102使用兩倍參考驅動強度(“2x”)驅動輸出節點122。延遲元件102包含兩個p 通道場效電晶體(P-FET)110、112以及兩個n通道場效電晶體(N-FET)114、116。電流從VDD節點130透過讓P-FET 110的源極與汲極節點短路之旁通互連供應至P-FET 112的源極節點。P-FET 112的汲極節點連接至輸出節點122。N-FET 114的源極節點透過讓N-FET 116的源極與汲極節點短路之旁通互連連接至VSS節點132。N-FET 114的汲極節點連接至輸出節點122。輸入信號120連接至FET 110、112、114和116的閘極節點。精通此技術的人士將瞭解，延遲元件102利用旁通FET 110和116來達成2x驅動強度，藉此減少拉起和拉下阻力2X倍。
第一C圖說明一個延遲元件103，其接收輸入節點120上的輸入邏輯信號並在輸出節點122上產生輸出邏輯信號，此信號為輸入信號的延遲與逆向版本。延遲元件103使用四倍參考驅動強度(“4x”)驅動輸出節點122。延遲元件103包含兩個p通道場效電晶體(P-FET)110、112以及兩個n通道場效電晶體(N-FET)114、116。電流從VDD節點130供應至P-FET 110和112的源極節點。P-FET 110和112的汲極節點連接至輸出節點122。N-FET 114和116的源極節點連接至VSS節點132。N-FET 114和116的汲極節點連接至輸出節點122。輸入信號120連接至FET 110、112、114和116的閘極節點。精通此技術的人士將瞭解，延遲元件103利用並聯操作兩個P-FET 110、112以及兩個N-FET 114、116來達成4x驅動強度。
第一D圖說明一個延遲元件104，其接收輸入節點120上的輸入邏輯信號並在輸出節點122上產生輸出邏輯信號，此信號為輸入信號的延遲與逆向版本。延遲元件104使用參考驅動強度(“1x”)驅動輸出節點122。延遲元件104包含兩個p通道場效電晶體(P-FET)110、112以及兩個n通道場效電晶體(N-FET)114、116。電流從VDD節點130供應給P-FET 110的源極節點。P-FET 110的汲極節點供應P-FET 112的源極節 點。P-FET 112的汲極節點連接至輸出節點122。N-FET 116的源極節點連接至VSS節點132。N-FET 116的汲極節點連接至N-FET 114的源極節點。N-FET 114的汲極節點連接至輸出節點122。輸入信號120連接至FET 112和114的閘極節點。P-FET 110的閘極節點連接至VSS節點132來永久將P-FET 110「開啟」。N-FET 116的閘極節點連接至VDD節點來永久將N-FET 116「開啟」。重要的是，由於閘極電容量，呈現在輸入節點120上的輸入電容負載大約為第一A圖至第一C圖中延遲元件輸入電容負載的一半。
第一E圖說明一個延遲元件105，其接收輸入節點120上的輸入邏輯信號並在輸出節點122上產生輸出邏輯信號，此信號為輸入信號的延遲與逆向版本。延遲元件105使用大約兩倍參考驅動強度(“2x”)驅動輸出節點122。延遲元件105包含兩個p通道場效電晶體(P-FET)110、112以及兩個n通道場效電晶體(N-FET)114、116。電流從VDD節點130透過讓P-FET 110的源極與汲極節點短路之旁通互連供應至P-FET 112的源極節點。P-FET 112的汲極節點連接至輸出節點122。N-FET 114的源極節點透過讓N-FET 116的源極與汲極節點短路之旁通互連連接至VSS節點132。N-FET 114的汲極節點連接至輸出節點122。輸入信號120連接至FET 112和116的閘極節點。精通此技術的人士將瞭解，延遲元件105利用旁通FET 110和116來達成2x驅動強度，藉此減少拉起和拉下阻力2X倍。重要的是，由於閘極電容量，呈現在輸入節點120上的輸入電容負載大約為第一A圖至第一C圖中延遲元件輸入電容負載的一半。
第二圖根據本發明一個具體實施例，說明微調延遲單元200的電路設計。微調延遲單元200包含依序連接的延遲元件210和212以及一個輸出驅動器214。延遲元件210和212可包含第一A圖至第一E圖內所述任何延遲元件的組態。輸入 A 220驅動延遲元件210的輸入。延遲元件210的輸出驅動延遲元件212的輸入。延遲元件212的輸出驅動輸出Y 222和緩衝器230的輸入，此輸入驅動輸出O 224。緩衝器230用於將附加至輸出O 224的負載電容量與輸出Y 222隔離，藉此讓從輸入A 220至輸出Y 222的整體延遲特性更有決定性。
第三A圖根據本發明一個具體實施例，說明接腳可程式延遲單元300的電路設計。接腳可程式延遲單元300包含輸入緩衝器330和332、傳輸閘334、336和328、反向器340和342、延遲元件344和346以及輸出緩衝器348。此外，接腳可程式延遲單元300包含輸入A 310、輸出Y 316、輸出O 318和兩個控制輸入：輸入S0 312和輸入S1 314。
延遲元件344和346可包含第一A圖至第一E圖內描述之型態的延遲元件。延遲元件組態的特定選取都根據目前設計的特定需求。重要的是，已知延遲元件的組態在製造之前可改變成具有不同傳播延遲的不同組態，只使用互連層的改變來微調該延遲元件的傳播延遲。
時脈信號進入輸入A 310，並且採用三種路徑之一到達節點319。輸入S0和S1共同決定從輸入A 310至節點319採用哪個路徑。從節點319起，時脈信號在到達輸出Y 316之前傳播通過延遲元件346。緩衝器348產生輸出O 318，就是輸出Y 316的緩衝版本。底下在第三B圖至第三D圖內說明從輸入A 310至節點319的三個路徑之每一個。
第三B圖至第三D圖根據本發明許多具體實施例，說明通過第三A圖中接腳可程式延遲單元的時脈傳播路徑。在第三B圖內，輸入S0 312設定為「1」並且輸入S1 314設定為「0」。運用這組組態輸入，傳輸閘334和336關閉並且傳輸閘328打開。結果，建立從輸入緩衝器330和332至節點319的選取路徑350。選取路徑350提供從輸入A 310至節點319的最低傳播延遲。
在第三C圖內，輸入S0 312設定為「0」並且輸入S1 314設定為「0」。運用這組組態輸入，傳輸閘336關閉並且傳輸閘334和328打開。結果，建立從輸入緩衝器332至節點319的選取路徑355。選取路徑355提供大約相對於選取路徑350的電荷節點319所使用驅動強度的一半。因此，與選取路徑355相關聯的傳播延遲要比與選取路徑350相關聯的傳播延遲還要久。
在第三D圖內，輸入S0 312設定為「0」並且輸入S1 314設定為「1」。運用這組組態輸入，傳輸閘334和336打開並且傳輸閘328關閉。結果，建立從輸入緩衝器332至節點319的選取路徑360。此路徑傳播通過延遲元件344，藉此導入額外延遲。當在積體電路內進行偵錯時，例如設定時間違反存在於由接腳可程式延遲單元所控制的用戶端電路內，此額外延遲可能有用。
第四A圖根據本發明一個具體實施例，描述示範通用彈性定時器400組態。通用彈性定時器400包含一個接腳可程式延遲單元420和微調延遲單元422、430、432、434、440、442和444。第三A圖內所述的接腳可程式延遲單元420包含一個時脈輸入ECLK 410以及組態輸入SVOP<0>412和SVOP<1>414，這些可由輸入邏輯處理來保證將有效組態位元呈現給接腳可程式延遲單元420。接腳可程式延遲單元420的緩衝輸出信號提供大約七個邏輯延遲，並且對應至通用彈性定時器400的第一輸出信號D7 450。第二圖內所述的第一微調延遲單元422提供大約兩個以上的邏輯延遲。第一微調延遲單元422的緩衝輸出為D9 451。連續微調延遲單元434、432、430、440、442、444提供大約兩個邏輯延遲的額外延遲，每一延遲都分別具有對應輸出D11 454、D13 453、D15 452、D17 455、D19 456和D21 457。
延遲單元可組織成頂端對底端，由左往右然後由右往左掃 蕩的彎曲圖案。在每一延遲單元上，一個緩衝輸出可沿著一個可繞送至下個單元的重疊輸出取得。此組織的一個重要特性為所有內部單元繞送都為平面，讓設計者可利用只改變整體佈局的一個互連層就可從鏈鎖中新增或刪除延遲單元。利用在鏈鎖中包含未用過的「備用」延遲單元，設計者可在相當彈性中建立來執行只牽涉到一個互連層的彈性定時器重新設計。
第四B圖根據本發明一個具體實施例，說明第四B圖中通用彈性定時器400的分離圖。通用彈性定時器400接收一個輸入時脈ECLK 410和組態位元413，並且從ECLK 410當中產生至少一個延遲時脈信號。延遲的時脈信號輸出為D7 450、D9 451以此類推。運用延遲時脈信號D7 450、D9 451以此類推，可產生來自參考時脈ECLK 410的受控制寬度與延遲之時脈脈衝，如底下第五圖內所示。
精通此技術的人士將會瞭解，任何已知的通用彈性定時器都包含一或多個接腳可程式延遲單元以及/或一或多個微調延遲單元。第四A圖和第四B圖內揭示的具體實施例僅用於說明，並不用於限制本發明範疇。
第五圖根據本發明一個具體實施例，說明使用延遲時脈信號D7 520來取得時脈脈衝ClkD7 530。時脈信號ECLK 510與AND閘內的延遲時脈信號D7 520結合，來產生時脈脈衝ClkD7 530。精通此技術的人士將會瞭解，此技術將在產生的時脈脈衝ClkD7 530內產生乾淨、單一脈衝邊緣。
在第六圖至第八F圖內，說明可用於控制雙幫浦(double-pumped)SRAM電路的定時器設計。定時器使用之前第一A圖至第五圖內所述的通用彈性定時器延遲單元以及整體架構。如第八A圖至第八F圖內所示的六個邏輯電路產生內部控制信號來控制SRAM電路。
第六圖根據本發明一個具體實施例，說明SRAM電路中內部控制信號的時序。內部控制信號包含字線(WL)604、欄選 取列(COLSELB)606、負載608、感應放大器啟用(SAE)610、預先充電列(PCHGB)612以及感應放大器預先充電列(SAPCHGB)614。應該產生與外部時脈參考ECLK 602相關的內部控制信號，其具有正邊緣當成參考延遲歸零(D0)620。
WL 604內部控制信號可包含ECLK 602一個時脈週期內的兩個脈衝。WL 604上的第一脈衝，稱為讀取字線(RWL)脈衝，用於執行讀取操作。WL 604上的第二脈衝，稱為寫入字線(WWL)脈衝，用於執行寫入操作。WL 604上的讀取脈衝在D8 634上主張(assert)，並且在D15 640上解除主張。WL 604上的寫入脈衝在D20 650上主張，並且在D27 660上解除主張。
COLSELB 606內部控制信號說明讀取操作期間所使用的一或多欄選取位元之時序。一或多COLSELB 606信號可用來指引SRAM電路內讀取欄多工器(multiplexer；mux)，來從複數個位元線中選取一組位元線。例如：若已知的內部SRAM結構包含二至一讀取欄mux，則可產生兩不同的COLSELB信號COLSELB0和COLSELB1並且用來控制二至一讀取欄mux。COLSELB0和COLSELB1的產生與時序應該一致。不過，根據相關讀取位址內至少一位元之值，兩COLSELB信號中只有一個在任何時間上應該被主張。COLSELB 606信號可為主動負信號，在D7 632上主張並且在D16 642上解除主張。
負載608內部控制信號說明SRAM電路內一或多個負載信號之時序。負載信號的數量應該反應SRAM電路內位元線的多工結構。例如：在二至一位元線多工結構下，應該產生兩個負載信號LOAD0和LOAD1。LOAD0和LOAD1兩者的產生與時序應該一致。不過，根據相關讀取或寫入位址內至少一位元之值，兩負載信號中只有一個在任何時間上應該被主張。
每一負載608信號都可在一個ECLK 602時脈週期內最多脈動兩次。若要求讀取操作，則負載608在D6 630上主張和 在D17 644上解除主張。若要求寫入操作，則負載608在D20 650上主張和在D31 664上解除主張。
SAE 610內部控制信號可在一個ECLK 602時脈週期內脈動一次。SAE 610信號應該在D16 642上主張並且在D21 652解除主張。PCHGB 612內部控制信號可在一個ECLK 602時脈週期內脈動一次。PCHGB 612信號應該在D6 630上主張並且在D29 622解除主張。SAPCHGB 614內部控制信號可在一個ECLK 602時脈週期內脈動一次。SAPCHGB 614信號應該在D6 630上主張並且在D23 654重新主張。
第七圖根據本發明一個具體實施例，說明配置成產生延遲時脈信號用於在SRAM電路內產生內部控制信號的通用彈性定時器700。通用彈性定時器700包含三個接腳可程式延遲單元742、746、756以及八個微調延遲單元744、748、750、752、758、760、762、764，其配置成產生時脈ECLK 706的十一個延遲版本，顯示為輸出D7 710、D9 712、D11 714、D13 716、D15 718、D17 720、D19 722、D21 724、D23 726、D25 728和D27 730。通用彈性定時器700亦包含至少兩個備用微調延遲單元740、754，這應該利用修改一個互連層來製造並且可用於併入通用彈性定時器700內。通用彈性定時器700亦包含組態輸入702和704，這由輸入邏輯處理來保證有效的組態位元呈現給接腳可程式延遲單元742、746、756。
精通此技術的人士將會瞭解，第七圖的基本架構內可加入其他元件來生產產生任何類型的SRAM裝置所要控制信號需要之任何額外延遲時脈信號。
通用彈性定時器700的輸出結合第八A圖至第八F圖內所示的邏輯，來產生第六圖內說明的內部控制信號604、606、608、610、612、614。在一或多個這些內部控制信號需要調整的事件中，通用彈性定時器700內的延遲單元可透過組態輸入702和704或透過如第二圖和第三圖內討論調整個別延遲單元 來配置。更進一步，延遲單元互連的平面組織幫助使用備用微調延遲單元740和754來導入特定路徑內的額外延遲。時脈信號ECLK 706通常為和第六圖內所示之時脈信號ECLK 602相同的信號。
第八A圖至第八F圖根據本發明許多具體實施例，說明用於在SRAM電路內產生內部控制信號的邏輯電路。
第八A圖說明用於產生第六圖內所示之WL 604內部控制信號的邏輯電路。使用來自第七圖的ECLK 706、D7 710、D11 714和D19 722與RE_LAT 810、WE_FF 812和PDEC 814做為輸入。RE_LAT 810為輸入至SRAM電路的讀取啟用之鎖定(latched)版本。WE_FF 812為指示寫入啟用至SRAM電路的正反器輸出。PDEC 814為當主張時指示要主張的字線604之事先解碼器輸出。此邏輯電路的實例可用來產生字線時脈(WLCLK)816。
第八B圖說明用於產生第六圖內所示之COLSELB 606內部控制信號的邏輯電路。使用此電路的一或多個實例來產生一或多個COLSELB信號，其中根據輸入至SARM的讀取位址，任何時間上都主張只有一個COLSELB信號。使用來自第七圖的ECLK 706和D9 712與RE_LAT 810和Radr 820做為輸入。如上面所討論，RE_LAT 810為輸入至SRAM電路的讀取啟用之鎖定版本。Radr 820信號可為來自SRAM讀取位址輸入信號的位址位元。另外，Radr820可為SRAM讀取位址輸入信號的解碼版本之一個位元。
第八C圖說明用於產生第六圖內所示之LOAD 608內部控制信號的邏輯電路。使用之前討論過的信號，包含ECLK 706、D11 714、RE_LAT 810、Radr 820、D13 716、D25 728、WE_FF 812當成輸入。另外，也使用Wadr 822當成輸入。除了Wadr 822對應至SRAM寫入位址輸入信號以外，Wadr 822通常在功能上與Radr 820一致。D14 817則使用反向器延遲來 產生。
第八D圖說明用於產生第六圖內所示之SAE 610內部控制信號的邏輯電路。使用之前討論過的信號，包含D9 712、RE_LAT 810、Radr 820和D15 718當成輸入。此外，亦使用RE_FF 815、自正反器至SRAM電路的讀取啟用當成輸入。D10 813則使用反向器延遲來產生。
第八E圖說明用於產生第六圖內所示之PCHGB 612內部控制信號的邏輯電路。使用之前討論過的信號，包含ECLK 706、RE_LAT 810、D9 712、D13 716、D23 726和WE_FF 812當成輸入。D14 817則使用反向器延遲來產生。
第八F圖說明用於產生第六圖內所示之SAPCHGB 614內部控制信號的邏輯電路。使用之前討論過的信號，包含ECLK 706、D11 714、RE_LAT 810、D7 710、D17 720和WE_FF 812當成輸入。
第九圖說明其中實施本發明的一或多個態樣之積體電路900。積體電路900包含輸入/輸出電路910、912、914和916，以及核心邏輯920。積體電路900亦包含至少一個定時器930。定時器930包含接腳可程式延遲單元和微調延遲單元的任何組合，分別如第三圖和第二圖內所示。定時器930也用於產生內部控制信號，來控制積體電路900內的電路活動。
第十圖說明包含其中實施本發明一或多個態樣的SRAM電路之積體電路1000。積體電路1000包含輸入/輸出電路1010、1012、1014和1016，以及核心邏輯1020。積體電路1000也包含至少一個定時器1030。定時器1030包含接腳可程式延遲單元和微調延遲單元的任何組合，分別如第三圖和第二圖內所示。定時器1030用於產生內部控制信號，來控制積體電路1000內SRAM 1040的功能與時序。
總結來說，導入三個建立區塊來幫助定時器電路的設計。第一建立區塊為延遲元件，其包含四個電晶體，讓延遲元件可 使用單一金屬層來自訂至五種配置之一。第二建立區塊為微調延遲單元，其包含兩個延遲元件與一個輸出緩衝器。第三建立區塊為接腳可程式延遲單元，其包含多個延遲元件，每一元件都可使用單一金屬層來自訂。接腳可程式延遲單元的時序特性也可使用一組輸入控制信號在常用電路內自訂。微調延遲單元與接腳可程式延遲單元可組合形成用於控制許多積體電路，像是內嵌的SRAM模組的通用彈性定時器。通用彈性定時器的整體結構減少達成高品質設計所需的努力，並且在設計錯誤事件當中導入許多具成本效益的替代品。
雖然上述都導引至本發明的具體實施例，在不悖離本發明基本範疇之下可提供其他與進一步具體實施例。例如：本發明態樣可實施於硬體、軟體或硬體與軟體的組合之上，因此，本發明的範疇由下列申請專利範圍所決定。
101‧‧‧延遲元件
104‧‧‧延遲元件
120‧‧‧輸入節點
105‧‧‧延遲元件
122‧‧‧輸出節點
200‧‧‧微調延遲單元
110‧‧‧P通道場效電晶體
210‧‧‧延遲元件
112‧‧‧P通道場效電晶體
212‧‧‧延遲元件
114‧‧‧N通道場效電晶體
214‧‧‧輸出驅動器
116‧‧‧N通道場效電晶體
220‧‧‧輸入A
130‧‧‧正電供應軌
222‧‧‧輸出Y
132‧‧‧負電供應軌
224‧‧‧輸出O
102‧‧‧延遲元件
230‧‧‧緩衝器
103‧‧‧延遲元件
300‧‧‧接腳可程式延遲單元
330‧‧‧輸入緩衝器
412‧‧‧組態輸入SVOP<0>
332‧‧‧輸入緩衝器
414‧‧‧組態輸入SVOP<1>
334‧‧‧傳輸閘
450‧‧‧第一輸出信號D7
336‧‧‧傳輸閘
451‧‧‧D9
340‧‧‧反向器
454‧‧‧D11
342‧‧‧反向器
453‧‧‧D13
344‧‧‧延遲元件
452‧‧‧D15
346‧‧‧延遲元件
455‧‧‧D17
348‧‧‧輸出緩衝器
456‧‧‧D19
310‧‧‧輸入A
457‧‧‧D21
316‧‧‧輸出Y
413‧‧‧組態位元
318‧‧‧輸出O
520‧‧‧延遲時脈信號D7
312‧‧‧輸入S0
530‧‧‧時脈脈衝ClkD7
314‧‧‧輸入S1
510‧‧‧時脈信號ECLK
319‧‧‧節點
602‧‧‧外部時脈參考ECLK
328‧‧‧傳輸閘
604‧‧‧字線(WL)
350‧‧‧選取路徑
606‧‧‧欄選取列(COLSELB)
355‧‧‧選取路徑
608‧‧‧負載
360‧‧‧選取路徑
608‧‧‧LOAD
400‧‧‧通用彈性定時器
610‧‧‧感應放大器啟用(SAE)
420‧‧‧接腳可程式延遲單元
612‧‧‧預先充電列(PCHGB)
422‧‧‧微調延遲單元
614‧‧‧感應放大器預先充電列 (SAPCHGB)
430‧‧‧微調延遲單元
432‧‧‧微調延遲單元
620‧‧‧參考延遲歸零(D0)
434‧‧‧微調延遲單元
632‧‧‧D7
440‧‧‧微調延遲單元
634‧‧‧D8
442‧‧‧微調延遲單元
640‧‧‧D15
444‧‧‧微調延遲單元
650‧‧‧D20
410‧‧‧時脈輸入ECLK
660‧‧‧D27
642‧‧‧D16
728‧‧‧D25
664‧‧‧D31
730‧‧‧D27
630‧‧‧D6
740‧‧‧備用微調延遲單元
644‧‧‧D17
754‧‧‧備用微調延遲單元
652‧‧‧D21
702‧‧‧組態輸入
622‧‧‧D29
704‧‧‧組態輸入
654‧‧‧D23
810‧‧‧RE_LAT
700‧‧‧通用彈性定時器
812‧‧‧WE_FF
742‧‧‧接腳可程式延遲單元
814‧‧‧PDEC
746‧‧‧接腳可程式延遲單元
816‧‧‧字線時脈(WLCLK)
756‧‧‧接腳可程式延遲單元
820‧‧‧Radr
744‧‧‧微調延遲單元
822‧‧‧Wadr
748‧‧‧微調延遲單元
817‧‧‧D14
750‧‧‧微調延遲單元
815‧‧‧RE_FF
752‧‧‧微調延遲單元
813‧‧‧D10
758‧‧‧微調延遲單元
900‧‧‧積體電路
760‧‧‧微調延遲單元
910‧‧‧輸入/輸出電路
762‧‧‧微調延遲單元
912‧‧‧輸入/輸出電路
764‧‧‧微調延遲單元
914‧‧‧輸入/輸出電路
706‧‧‧時脈ECLK
916‧‧‧輸入/輸出電路
710‧‧‧D7
920‧‧‧核心邏輯
712‧‧‧D9
930‧‧‧定時器
714‧‧‧D11
1000‧‧‧積體電路
716‧‧‧D13
1010‧‧‧輸入/輸出電路
718‧‧‧D15
1012‧‧‧輸入/輸出電路
720‧‧‧D17
1014‧‧‧輸入/輸出電路
722‧‧‧D19
1016‧‧‧輸入/輸出電路
724‧‧‧D21
1020‧‧‧核心邏輯
726‧‧‧D23
1030‧‧‧定時器
1040‧‧‧SRAM
所以，可以詳細瞭解本發明上述特徵之方式中，本發明的一更為特定的說明簡述如上，其可藉由參照到具體實施例來進行，其中一些例示於所附圖式中。但應注意所附圖式僅例示本發明的典型具體實施例，因此其並非要做為本發明之範圍的限制，本發明自可包含其它同等有效的具體實施例。
第一A圖至第一E圖根據本發明許多具體實施例，說明延遲元件系列的電路設計與互連組態；第二圖根據本發明一個具體實施例，說明微調延遲單元的電路設計；第三A圖根據本發明一個具體實施例，說明接腳可程式延遲單元的電路設計；第三B圖至第三D圖根據本發明許多具體實施例，說明通過第三A圖中接腳可程式延遲單元的時脈傳播路徑；第四A圖根據本發明一個具體實施例，描述示範通用彈 性定時器組態；第四B圖根據本發明一個具體實施例，說明第四B圖中通用彈性定時器的分離圖；以及第五圖根據本發明一個具體實施例，說明使用延遲時脈信號來取得時脈；第六圖根據本發明一個具體實施例，說明SRAM電路中內部控制信號的時序；第七圖根據本發明一個具體實施例，說明配置成產生延遲時脈信號用於在SRAM電路內產生內部控制信號的通用彈性定時器；第八A圖至第八F圖根據本發明許多具體實施例，說明用於在SRAM電路內產生內部控制信號的邏輯電路；第九圖說明其中實施本發明的一或多個態樣之積體電路；以及第十圖說明包含其中實施本發明一或多個態樣的SRAM電路之積體電路。
101‧‧‧延遲元件
110‧‧‧P通道場效電晶體
112‧‧‧P通道場效電晶體
114‧‧‧N通道場效電晶體
116‧‧‧N通道場效電晶體
120‧‧‧輸入節點
122‧‧‧輸出節點
130‧‧‧正電供應軌
132‧‧‧負電供應軌

Claims (21)

  1. 一種接腳可程式延遲單元，包含：一輸入通道，透過此通道傳輸一輸入信號；一第一控制輸入通道，透過此通道傳輸一第一控制信號來控制一第一傳輸閘；一第二控制輸入通道，透過此通道傳輸一第二控制信號來控制一第二傳輸閘和一第三傳輸閘；一第一組延遲元件，其位於該輸入通道與該第三傳輸閘之間，其中每一延遲元件可由一第一互連層的改變重新配置；一第二組延遲元件，其中每一延遲元件可由一第二互連層的改變重新配置，並且該第一傳輸閘、第二傳輸閘及第三傳輸閘都位於該第一組延遲元件與該第二組延遲元件之間；以及一第一輸出通道，透過此通道傳輸一第一輸出信號，其中該輸入通道耦合到該第一傳輸閘的一輸入和該第二傳輸閘的一輸入，該第一傳輸閘的一輸出和該第二傳輸閘的一輸出耦合到該第二組延遲元件。
  2. 如申請專利範圍第1項之接腳可程式延遲單元，其中該第一控制信號和該第二控制信號配置該第一傳輸閘、該第二傳輸閘以及該第三傳輸閘，如此該輸入信號可採用三條預定路徑其中之一來到達該第二組延遲元件。
  3. 如申請專利範圍第2項之接腳可程式延遲單元，其中該第一控制信號和該第二控制信號配置該第一傳輸閘、該第二傳輸閘以及該第三傳輸閘，如此該輸入信號可傳輸通過該第一傳輸閘、該第二傳輸閘以及該第二組延遲元件，而非通過該第一組延遲元件或該第三傳輸閘，其中該輸入信號平行傳輸通過該第一傳輸閘和該第二傳輸閘。
  4. 如申請專利範圍第2項之接腳可程式延遲單元，其中該第 一控制信號和該第二控制信號配置該第一傳輸閘、該第二傳輸閘以及該第三傳輸閘，如此該輸入信號可傳輸通過該第二傳輸閘和該第二組延遲元件，而非通過該第一組延遲元件、該第一傳輸閘或該第三傳輸閘。
  5. 如申請專利範圍第2項之接腳可程式延遲單元，其中該第一控制信號和該第二控制信號配置該第一傳輸閘、該第二傳輸閘以及該第三傳輸閘，如此該輸入信號可傳輸通過該第一組延遲元件、該第三傳輸閘以及該第二組延遲元件，而非通過該第一傳輸閘或該第二傳輸閘。
  6. 如申請專利範圍第2項之接腳可程式延遲單元，其中與該第三條預定路徑其中的一第三路徑相關聯的該傳播延遲大於與該三條預定路徑其中的一第二路徑相關聯的該傳播延遲，並且與該第二路徑相關聯的該傳播延遲大於與該三條預定路徑其中的一第一路徑相關聯的該傳播延遲。
  7. 如申請專利範圍第1項之接腳可程式延遲單元，進一步包含一第二輸出通道，透過此通道傳輸一緩衝輸出，其中一輸出緩衝器位於該第一輸出通道與該第二輸出通道之間，來將與該第二輸出通道耦合的任何負載電容量(load capacitance)與該第一輸出通道隔離。
  8. 如申請專利範圍第1項之接腳可程式延遲單元，進一步包含一反向器，其配置成將該第二控制信號反向並耦合至該第三傳輸閘，如此該第三傳輸閘接收的控制信號會相對於該第二傳輸閘接收的該控制信號反向。
  9. 如申請專利範圍第1項之接腳可程式延遲單元，其中該第一互連層為該第二互連層。
  10. 一種通用彈性定時器，包含：一接腳可程式延遲單元，包含：該接腳可程式延遲單元的一輸入通道，透過此通道傳輸一輸入信號； 一第一控制輸入通道，透過此通道傳輸一第一控制信號來控制一第一傳輸閘；一第二控制輸入通道，透過此通道傳輸一第二控制信號來控制一第二傳輸閘和一第三傳輸閘；一第一組延遲元件，其位於該接腳可程式延遲單元的該輸入通道與該第三傳輸閘之間，其中每一延遲元件可由單一互連層的改變重新配置，一第二組延遲元件，其中每一延遲元件可由該單一互連層的改變重新配置，並且該第一傳輸閘、第二傳輸閘及第三傳輸閘位於該第一組延遲元件與該第二組延遲元件之間，一輸出通道，透過此通道傳輸一輸出信號，以及一緩衝的輸出通道，透過此通道傳輸一緩衝的輸出信號；以及至少一微調延遲單元，其耦合至該接腳可程式延遲單元，其中每一微調延遲單元包含；該微調延遲單元的一輸入通道，透過此通道接收並傳輸一輸入信號，一第一延遲元件，其耦合至該接腳可程式延遲單元的該輸入通道，一第二延遲元件，其耦合至該第一延遲元件，其中每一該第一延遲元件與該第二延遲元件都可由該單一互連層的改變重新配置，一輸出驅動器，其耦合至該第二延遲元件，兩輸出通道，其中一未緩衝的輸出信號傳輸通過該兩輸出通道的一第一輸出通道，一緩衝的輸出信號傳輸通過該兩輸出通道的一第二輸出通道，其中該接腳可程式延遲單元的該輸入通道耦合到該 第一傳輸閘的一輸入和該第二傳輸閘的一輸入，該第一傳輸閘的一輸出和該第二傳輸閘的一輸出耦合到該第二組延遲元件。
  11. 如申請專利範圍第10項之通用彈性定時器，其中透過該微調延遲單元的該輸入通道接收並傳輸一參考時脈信號，並且至少來自該接腳可程式延遲單元的該緩衝輸出信號或來自該微調延遲單元的該緩衝輸出信號與該參考時脈信號結合，以產生受控制寬度與延遲的時脈脈衝。
  12. 如申請專利範圍第10項之通用彈性定時器，其中該至少一微調延遲單元包含產生一第一緩衝輸出信號的一第一微調延遲單元、產生一第二緩衝輸出信號的一第二微調延遲單元以及產生一第三緩衝輸出信號的一第三微調延遲單元，並且其中來自該接腳可程式延遲單元的該緩衝輸出信號相對於一參考時脈信號延遲一第一數量邏輯延遲、該第一緩衝輸出信號相對於來自該接腳可程式延遲單元的該緩衝輸出信號延遲兩邏輯延遲、該第二緩衝輸出信號相對於該第一緩衝輸出信號延遲兩邏輯延遲，以及該第三緩衝輸出信號相對於該第二緩衝輸出信號延遲兩邏輯延遲。
  13. 如申請專利範圍第12項之通用彈性定時器，其中來自該接腳可程式延遲單元的該緩衝輸出信號、該第一緩衝輸出信號、該第二緩衝輸出信號和該第三緩衝輸出信號的其中之一與該參考時脈信號結合，以產生受控制寬度與延遲的時脈脈衝。
  14. 如申請專利範圍第10項之通用彈性定時器，其中該至少一微調延遲單元包含產生一第一緩衝輸出信號的一第一微調延遲單元、產生一第二緩衝輸出信號的一第二微調延遲單元、產生一第三緩衝輸出信號的一第三微調延遲單元、產生一第四緩衝輸出信號的一第四微調延遲單元以及產生一第五緩衝輸出信號的一第五微調延遲單元，並且其中來自 該接腳可程式延遲單元的該緩衝輸出信號相對於一參考時脈信號延遲一第一數量邏輯延遲、該第一緩衝輸出信號相對於來自該接腳可程式延遲單元的該緩衝輸出信號延遲兩邏輯延遲、該第二緩衝輸出信號相對於該第一緩衝輸出信號延遲兩邏輯延遲、該第三緩衝輸出信號相對於該第二緩衝輸出信號延遲兩邏輯延遲、該第四緩衝輸出信號相對於該第三緩衝輸出信號延遲兩邏輯延遲以及該第五緩衝輸出信號相對於該第四緩衝輸出信號延遲兩邏輯延遲。
  15. 如申請專利範圍第14項之通用彈性定時，其中來自該接腳可程式延遲單元的該緩衝輸出信號、該第一緩衝輸出信號、該第二緩衝輸出信號、該第三緩衝輸出信號、該第四緩衝輸出信號和該第五緩衝輸出信號的其中之一與該參考時脈信號結合，以產生受控制寬度與延遲的時脈脈衝。
  16. 如申請專利範圍第10項之通用彈性定時器，其中該至少一微調延遲單元包含產生一第一緩衝輸出信號的一第一微調延遲單元、產生一第二緩衝輸出信號的一第二微調延遲單元、產生一第三緩衝輸出信號的一第三微調延遲單元、產生一第四緩衝輸出信號的一第四微調延遲單元、產生一第五緩衝輸出信號的一第五微調延遲單元、產生一第六緩衝輸出信號的一第六微調延遲單元以及產生一第七緩衝輸出信號的一第七微調延遲單元，並且其中來自該接腳可程式延遲單元的該緩衝輸出信號相對於一參考時脈信號延遲一第一數量邏輯延遲、該第一緩衝輸出信號相對於來自該接腳可程式延遲單元的該緩衝輸出信號延遲兩邏輯延遲、該第二緩衝輸出信號相對於該第一緩衝輸出信號延遲兩邏輯延遲、該第三緩衝輸出信號相對於該第二緩衝輸出信號延遲兩邏輯延遲、該第四緩衝輸出信號相對於該第三緩衝輸出信號延遲兩邏輯延遲、該第五緩衝輸出信號相對於該第四緩衝輸出信號延遲兩邏輯延遲、該第六緩衝輸出信號相 對於該第五緩衝輸出信號延遲兩邏輯延遲以及該第七緩衝輸出信號相對於該第六緩衝輸出信號延遲兩邏輯延遲。
  17. 如申請專利範圍第16項之通用彈性定時器，其中來自該接腳可程式延遲單元的該緩衝輸出信號、該第一緩衝輸出信號、該第二緩衝輸出信號、該第三緩衝輸出信號、該第四緩衝輸出信號、該第五緩衝輸出信號、該第六緩衝輸出信號和該第七緩衝輸出信號的其中之一與該參考時脈信號結合，產生受控制寬度與延遲的時脈脈衝。
  18. 一種積體電路，包含：複數個輸入/輸出電路；一核心邏輯；以及一定時器，其耦合至該核心邏輯，該定時器包含：一接腳可程式延遲單元，包含：該接腳可程式延遲單元的一輸入通道，透過此通道傳輸一輸入信號，一第一控制輸入通道，透過此通道傳輸一第一控制信號來控制一第一傳輸閘，一第二控制輸入通道，透過此通道傳輸一第二控制信號來控制一第二傳輸閘和一第三傳輸閘，一第一組延遲元件，其位於該接腳可程式延遲單元的該輸入通道與該第三傳輸閘之間，其中每一延遲元件可由單一互連層的改變重新配置，一第二組延遲元件，其中每一延遲元件可由單一互連層的改變重新配置，並且該第一傳輸閘、第二傳輸閘及第三傳輸閘都位於該第一組延遲元件與該第二組延遲元件之間，一輸出通道，透過此通道傳輸一輸出信 號，以及一緩衝的輸出通道，透過此通道傳輸一緩衝的輸出信號，以及至少一微調延遲單元，其耦合至該接腳可程式延遲單元，其中每一微調延遲單元包含；該微調延遲單元的一輸入通道，透過此通道接收並傳輸一輸入信號，一第一延遲元件，其耦合至該接腳可程式延遲單元的該輸入通道，一第二延遲元件，其耦合至該第一延遲元件，其中每一該第一延遲元件與該第二延遲元件可由單一互連層的改變重新配置，一輸出驅動器，其耦合至該第二延遲元件，兩輸出通道，其中一未緩衝的輸出信號傳輸通過該兩輸出通道的一第一輸出通道，一緩衝的輸出信號傳輸通過該兩輸出通道的一第二輸出通道，其中該接腳可程式延遲單元的該輸入通道耦合到該第一傳輸閘的一輸入和該第二傳輸閘的一輸入，該第一傳輸閘的一輸出和該第二傳輸閘的一輸出耦合到該第二延遲元件。
  19. 如申請專利範圍第18項之積體電路，其中透過該微調延遲單元的該輸入通道接收並傳輸一參考時脈信號，並且至少來自該接腳可程式延遲單元的該緩衝輸出信號或來自該微調延遲單元的該緩衝輸出信號與該參考時脈信號結合，以產生受控制寬度與延遲的時脈脈衝。
  20. 如申請專利範圍第18項之積體電路，其中該至少一微調延遲單元包含產生一第一緩衝輸出信號的一第一微調延遲單 元、產生一第二緩衝輸出信號的一第二微調延遲單元以及產生一第三緩衝輸出信號的一第三微調延遲單元，並且其中來自該接腳可程式延遲單元的該緩衝輸出信號相對於一參考時脈信號被延遲、該第一緩衝輸出信號相對於來自該接腳可程式延遲單元的該緩衝輸出信號被延遲、該第二緩衝輸出信號相對於該第一緩衝輸出信號被延遲，以及該第三緩衝輸出信號相對於該第二緩衝輸出信號被延遲。
  21. 如申請專利範圍第20項之積體電路，其中來自該接腳可程式延遲單元的該緩衝輸出信號、該第一緩衝輸出信號、該第二緩衝輸出信號和該第三緩衝輸出信號的其中之一與該參考時脈信號結合，以產生受控制寬度與延遲的時脈脈衝。
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