JPH05225795A - プログラマブル・ディレー・ライン装置 - Google Patents
プログラマブル・ディレー・ライン装置Info
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- JPH05225795A JPH05225795A JP4056793A JP5679392A JPH05225795A JP H05225795 A JPH05225795 A JP H05225795A JP 4056793 A JP4056793 A JP 4056793A JP 5679392 A JP5679392 A JP 5679392A JP H05225795 A JPH05225795 A JP H05225795A
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- delay
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- input
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Abstract
(57)【要約】
【目的】 遅延量設定用の外部制御回路を用いなくても
遅延量を変更することができるプログラマブル・ディレ
ー・ライン装置を提供する。 【構成】制御信号によって遅延時間を変更することが可
能なプログラマブル・ディレー・ライン装置の各ビット
に対応する制御信号入力端子を抵抗要素を介して電源線
に接続するとともに、ヒューズを介して他の電源線に接
続し、ヒューズを切断することによって遅延時間を設定
する。
遅延量を変更することができるプログラマブル・ディレ
ー・ライン装置を提供する。 【構成】制御信号によって遅延時間を変更することが可
能なプログラマブル・ディレー・ライン装置の各ビット
に対応する制御信号入力端子を抵抗要素を介して電源線
に接続するとともに、ヒューズを介して他の電源線に接
続し、ヒューズを切断することによって遅延時間を設定
する。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号の遅延時間を
変えることができるプログラマブル・ディレー・ライン
装置に関する。
変えることができるプログラマブル・ディレー・ライン
装置に関する。
【０００２】
【従来の技術】電気信号の位相を制御する必要がある場
合等にディレー・ライン（遅延線）装置が用いられてい
る。このディレー・ライン装置には大きく分けて、電気
信号を電歪素子あるいは磁歪素子等で一旦機械的振動に
変換して伝播させて遅延させ、遅延した信号を再び電気
信号に変換することにより遅延した電気信号を得るも
の、電気信号をインダクタンスＬとキャパシタンスＣと
からなるＬＣ遅延素子、キャパシタンスＣと抵抗器Ｒと
を組み合わせたＣＲ積分からなるＣＲ遅延素子で構成し
た集中常数回路遅延素子により遅延した電気信号を得る
もの、ＬＣ遅延素子のインダクタンス及びキャパシタン
スを分布常数回路により構成したもの及び半導体素子で
あるＣＣＤ（Charge Coupled Device）を利用したもの
がある。
合等にディレー・ライン（遅延線）装置が用いられてい
る。このディレー・ライン装置には大きく分けて、電気
信号を電歪素子あるいは磁歪素子等で一旦機械的振動に
変換して伝播させて遅延させ、遅延した信号を再び電気
信号に変換することにより遅延した電気信号を得るも
の、電気信号をインダクタンスＬとキャパシタンスＣと
からなるＬＣ遅延素子、キャパシタンスＣと抵抗器Ｒと
を組み合わせたＣＲ積分からなるＣＲ遅延素子で構成し
た集中常数回路遅延素子により遅延した電気信号を得る
もの、ＬＣ遅延素子のインダクタンス及びキャパシタン
スを分布常数回路により構成したもの及び半導体素子で
あるＣＣＤ（Charge Coupled Device）を利用したもの
がある。
【０００３】コンピュータ等において用いられるクロッ
ク・パルスは、数MHzから最近は数１０MHzと高速であ
り、コンピュータの内部において必要な遅延時間はせい
ぜい数nSecと短いものでよい。そのため、コンピュータ
において用いられる遅延回路を構成する遅延素子はこれ
らの遅延素子のうち、モノリシックＩＣ上に形成するこ
とが容易であるＣＲ遅延素子が多く用いられている。
ク・パルスは、数MHzから最近は数１０MHzと高速であ
り、コンピュータの内部において必要な遅延時間はせい
ぜい数nSecと短いものでよい。そのため、コンピュータ
において用いられる遅延回路を構成する遅延素子はこれ
らの遅延素子のうち、モノリシックＩＣ上に形成するこ
とが容易であるＣＲ遅延素子が多く用いられている。
【０００４】これらの遅延素子はコンピュータにおいて
使用される場所により必要な遅延時間は必ずしも一定で
はないため、種々の遅延時間を有するディレー・ライン
を用意する必要がある。しかし、これらの要求の対応し
て種々の遅延時間を有するディレー・ライン装置を用意
するとディレー・ライン装置の単価が高くなる。そのた
め、遅延時間を変更することができるプログラマブル・
ディレー・ライン装置が注目されている。
使用される場所により必要な遅延時間は必ずしも一定で
はないため、種々の遅延時間を有するディレー・ライン
を用意する必要がある。しかし、これらの要求の対応し
て種々の遅延時間を有するディレー・ライン装置を用意
するとディレー・ライン装置の単価が高くなる。そのた
め、遅延時間を変更することができるプログラマブル・
ディレー・ライン装置が注目されている。
【０００５】このプログラマブル・ディレー・ライン装
置に、遅延素子としてキャパシタＣと抵抗器Ｒの組み合
わせによる積分回路を用い、この積分回路を直列に接続
し、積分回路の接続数により遅延時間を変更するものが
ある。その代表的なものとして、特開平１−２２８３１
５号公報に記載されているプログラマブル・ディレー・
ライン装置の構成を図３により、その動作を図４により
示す。
置に、遅延素子としてキャパシタＣと抵抗器Ｒの組み合
わせによる積分回路を用い、この積分回路を直列に接続
し、積分回路の接続数により遅延時間を変更するものが
ある。その代表的なものとして、特開平１−２２８３１
５号公報に記載されているプログラマブル・ディレー・
ライン装置の構成を図３により、その動作を図４により
示す。
【０００６】このプログラマブル・ディレー・ライン装
置には、遅延時間を変更するための信号を入力する制御
信号入力用論理ゲートが設けられており、この制御入力
用論理ゲートへ外部に設けた制御回路から制御信号
Ｄ0，Ｄ1，Ｄ2を入力し、高電位の制御信号Ｈと低電位
の制御信号Ｌとの組合せにより遅延時間を可変する。
置には、遅延時間を変更するための信号を入力する制御
信号入力用論理ゲートが設けられており、この制御入力
用論理ゲートへ外部に設けた制御回路から制御信号
Ｄ0，Ｄ1，Ｄ2を入力し、高電位の制御信号Ｈと低電位
の制御信号Ｌとの組合せにより遅延時間を可変する。
【０００７】この従来のプログラマブル・ディレー・ラ
イン装置は、制御信号入力用論理ゲートに一般的に用い
られているＴＴＬ（Trangistor-Trangistor Logic）ゲ
ートではなく、高速であり出力と反転出力とを同時に出
力することのできるＥＣＬ（Emitter Coupled Logic）
ゲートＥ0，Ｅ1，Ｅ2を用い、遅延時間選択用論理ゲー
トとして４入力のＥＣＬゲートＦ0〜Ｆ6を用いている。
イン装置は、制御信号入力用論理ゲートに一般的に用い
られているＴＴＬ（Trangistor-Trangistor Logic）ゲ
ートではなく、高速であり出力と反転出力とを同時に出
力することのできるＥＣＬ（Emitter Coupled Logic）
ゲートＥ0，Ｅ1，Ｅ2を用い、遅延時間選択用論理ゲー
トとして４入力のＥＣＬゲートＦ0〜Ｆ6を用いている。
【０００８】制御回路から供給された遅延時間を設定す
る制御信号Ｄ0，Ｄ1，Ｄ2は各々ＥＣＬゲートＥ0，
Ｅ1，Ｅ2に入力され、これらのＥＣＬゲートＥ0，Ｅ1，
Ｅ2から出力信号と反転出力信号が各々出力される。
る制御信号Ｄ0，Ｄ1，Ｄ2は各々ＥＣＬゲートＥ0，
Ｅ1，Ｅ2に入力され、これらのＥＣＬゲートＥ0，Ｅ1，
Ｅ2から出力信号と反転出力信号が各々出力される。
【０００９】ＥＣＬゲートＥ0の出力信号はＥＣＬゲー
トＣ0，Ｃ2，Ｃ4，Ｆ6に入力され、反転出力信号はＥＣ
ＬゲートＦ1，Ｆ3，Ｆ5，Ｆ7に入力される。ＥＣＬゲー
トＥ1の出力信号はＥＣＬゲートＦ0，Ｆ1，Ｆ4，Ｆ5に
入力され、反転出力信号はＥＣＬゲートＦ2，Ｆ3，
Ｆ6，Ｆ7に入力される。ＥＣＬゲートＥ2の出力信号は
ＥＣＬゲートＦ0，Ｆ1，Ｆ2，Ｆ3に入力され、反転出力
信号はＥＣＬゲートＦ4，Ｆ5，Ｆ6，Ｆ7に入力される。
また、遅延信号入力用ＯＲゲートＢIには遅延される信
号が入力され、遅延信号入力用ＯＲゲートＢIからの出
力信号はＥＣＬゲートＦ0〜Ｆ6の全てに入力される。
トＣ0，Ｃ2，Ｃ4，Ｆ6に入力され、反転出力信号はＥＣ
ＬゲートＦ1，Ｆ3，Ｆ5，Ｆ7に入力される。ＥＣＬゲー
トＥ1の出力信号はＥＣＬゲートＦ0，Ｆ1，Ｆ4，Ｆ5に
入力され、反転出力信号はＥＣＬゲートＦ2，Ｆ3，
Ｆ6，Ｆ7に入力される。ＥＣＬゲートＥ2の出力信号は
ＥＣＬゲートＦ0，Ｆ1，Ｆ2，Ｆ3に入力され、反転出力
信号はＥＣＬゲートＦ4，Ｆ5，Ｆ6，Ｆ7に入力される。
また、遅延信号入力用ＯＲゲートＢIには遅延される信
号が入力され、遅延信号入力用ＯＲゲートＢIからの出
力信号はＥＣＬゲートＦ0〜Ｆ6の全てに入力される。
【００１０】これら遅延時間選択用論理ゲートであるＥ
ＣＬゲートＦ0〜Ｆ6からの反転出力信号が各々直列接続
された遅延素子ＤL1〜ＤL7の入力側に入力され、遅延素
子ＤL1〜ＤL7により遅延された信号が遅延信号出力用Ｎ
ＯＲゲートＢOから出力される。
ＣＬゲートＦ0〜Ｆ6からの反転出力信号が各々直列接続
された遅延素子ＤL1〜ＤL7の入力側に入力され、遅延素
子ＤL1〜ＤL7により遅延された信号が遅延信号出力用Ｎ
ＯＲゲートＢOから出力される。
【００１１】この従来のプログラマブル・ディレー・ラ
イン装置の動作を図４を用いて説明する。この図におい
てＨレベル信号の存在する部分は太い実線でＬレベル信
号の存在する部分は細い実線で、使用される遅延素子は
黒い三角形で、使用されない遅延素子は白い三角形で表
示している。
イン装置の動作を図４を用いて説明する。この図におい
てＨレベル信号の存在する部分は太い実線でＬレベル信
号の存在する部分は細い実線で、使用される遅延素子は
黒い三角形で、使用されない遅延素子は白い三角形で表
示している。
【００１２】このプログラマブル・ディレー・ライン装
置で用いている論理ゲートはＥＣＬゲートであるため、
入力信号は負論理パルスである。また、ＥＣＬゲートＥ
0に入力される制御信号Ｄ0はＬ、ＥＣＬゲートＥ1に入
力される制御信号Ｄ1はＨ、ＥＣＬゲートＥ2に入力され
る制御信号はＬであるとして説明する。
置で用いている論理ゲートはＥＣＬゲートであるため、
入力信号は負論理パルスである。また、ＥＣＬゲートＥ
0に入力される制御信号Ｄ0はＬ、ＥＣＬゲートＥ1に入
力される制御信号Ｄ1はＨ、ＥＣＬゲートＥ2に入力され
る制御信号はＬであるとして説明する。
【００１３】ＥＣＬゲートＥ0に入力される制御信号は
Ｌであるから、出力としてＬが出力され、反転出力とし
てＨが出力される。その結果ＥＣＬゲートＦ0，Ｆ2，Ｆ
4，Ｆ6にＬが入力され、ＥＣＬゲートＦ1，Ｆ3，Ｆ5，
Ｆ7にＨが入力される。
Ｌであるから、出力としてＬが出力され、反転出力とし
てＨが出力される。その結果ＥＣＬゲートＦ0，Ｆ2，Ｆ
4，Ｆ6にＬが入力され、ＥＣＬゲートＦ1，Ｆ3，Ｆ5，
Ｆ7にＨが入力される。
【００１４】ＥＣＬゲートＥ1に入力される制御信号は
Ｈであるから、出力としてＨが出力され、反転出力とし
てＬが出力される。その結果ＥＣＬゲートＦ0，Ｆ1，Ｆ
4，Ｆ5にＨが入力され、ＥＣＬゲートＦ2，Ｆ3，Ｆ6，
Ｆ7にＬが入力される。
Ｈであるから、出力としてＨが出力され、反転出力とし
てＬが出力される。その結果ＥＣＬゲートＦ0，Ｆ1，Ｆ
4，Ｆ5にＨが入力され、ＥＣＬゲートＦ2，Ｆ3，Ｆ6，
Ｆ7にＬが入力される。
【００１５】ＥＣＬゲートＥ2に入力される制御信号は
Ｌであるから、出力としてＬが出力され、反転出力とし
てＨが出力される。その結果ＥＣＬゲートＦ0，Ｆ1，Ｆ
2，Ｆ3にＬが入力され、ＥＣＬゲートＦ4，Ｆ5，Ｆ6，
Ｆ7にＨが入力される。
Ｌであるから、出力としてＬが出力され、反転出力とし
てＨが出力される。その結果ＥＣＬゲートＦ0，Ｆ1，Ｆ
2，Ｆ3にＬが入力され、ＥＣＬゲートＦ4，Ｆ5，Ｆ6，
Ｆ7にＨが入力される。
【００１６】遅延の対象として入力される信号は負論理
パルスであるから、遅延信号入力用ＮＯＲゲートＢIか
ら出力される信号はＬであり、このＬ信号がＥＣＬゲー
トＦ0〜Ｆ7の全てに入力される。
パルスであるから、遅延信号入力用ＮＯＲゲートＢIか
ら出力される信号はＬであり、このＬ信号がＥＣＬゲー
トＦ0〜Ｆ7の全てに入力される。
【００１７】その結果、ＥＣＬゲートＦ0には制御信号
としてＬ，Ｈ，Ｌ及び入力信号Ｌが入力され、反転出力
Ｌが出力される。ＥＣＬゲートＦ1には制御信号として
Ｈ，Ｈ，Ｌ及び入力信号Ｌが入力され、反転出力Ｌが出
力される。ＥＣＬゲートＦ2には制御信号としてＬ，
Ｌ，Ｌ及び入力信号Ｌが入力され、反転出力Ｈが出力さ
れる。ＥＣＬゲートＦ3には制御信号としてＨ，Ｌ，Ｌ
及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ4には制御信号としてＬ，Ｈ，Ｈ及び入
力信号Ｌが入力され、反転出力Ｌが出力される。ＥＣＬ
ゲートＦ5には制御信号としてＨ，Ｈ，Ｈ及び入力信号
Ｌが入力され、反転出力Ｌが出力される。ＥＣＬゲート
Ｆ6には制御信号としてＬ，Ｌ，Ｈ及び入力信号Ｌが入
力され、反転出力Ｌが出力される。ＥＣＬゲートＦ7に
は制御信号としてＨ，Ｌ，Ｈ及び入力信号Ｌが入力さ
れ、反転出力Ｌが出力される。
としてＬ，Ｈ，Ｌ及び入力信号Ｌが入力され、反転出力
Ｌが出力される。ＥＣＬゲートＦ1には制御信号として
Ｈ，Ｈ，Ｌ及び入力信号Ｌが入力され、反転出力Ｌが出
力される。ＥＣＬゲートＦ2には制御信号としてＬ，
Ｌ，Ｌ及び入力信号Ｌが入力され、反転出力Ｈが出力さ
れる。ＥＣＬゲートＦ3には制御信号としてＨ，Ｌ，Ｌ
及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ4には制御信号としてＬ，Ｈ，Ｈ及び入
力信号Ｌが入力され、反転出力Ｌが出力される。ＥＣＬ
ゲートＦ5には制御信号としてＨ，Ｈ，Ｈ及び入力信号
Ｌが入力され、反転出力Ｌが出力される。ＥＣＬゲート
Ｆ6には制御信号としてＬ，Ｌ，Ｈ及び入力信号Ｌが入
力され、反転出力Ｌが出力される。ＥＣＬゲートＦ7に
は制御信号としてＨ，Ｌ，Ｈ及び入力信号Ｌが入力さ
れ、反転出力Ｌが出力される。
【００１８】このように、ＥＣＬゲートＦ2からのみＨ
が出力され、他のＥＣＬゲートからはＬが出力される。
すなわち、負論理パルスが入力されるとＥＣＬゲートＦ
2からパルスが出力され直列に接続された遅延要素ＤL2
及びＤL1を経て出力される。
が出力され、他のＥＣＬゲートからはＬが出力される。
すなわち、負論理パルスが入力されるとＥＣＬゲートＦ
2からパルスが出力され直列に接続された遅延要素ＤL2
及びＤL1を経て出力される。
【００１９】以上の説明においては、Ｄ0＝Ｌ，Ｄ1＝
Ｈ，Ｄ2＝Ｌの場合について説明したが、Ｄ0＝Ｌ，Ｄ1
＝Ｌ，Ｄ2＝Ｌの場合には、ＥＣＬゲートＦ0からパルス
が出力され、Ｄ0＝Ｈ，Ｄ1＝Ｌ，Ｄ2＝Ｌの場合には、
ＥＣＬゲートＦ1からパルスが出力され、Ｄ0＝Ｌ，Ｄ1
＝Ｈ，Ｄ2＝Ｌの場合には、ＥＣＬゲートＦ2からパルス
が出力され、Ｄ0＝Ｈ，Ｄ1＝Ｈ，Ｄ2＝Ｌの場合には、
ＥＣＬゲートＦ3からパルスが出力され、Ｄ0＝Ｌ，Ｄ1
＝Ｌ，Ｄ2＝Ｈの場合には、ＥＣＬゲートＦ4からパルス
が出力され、Ｄ0＝Ｈ，Ｄ1＝Ｌ，Ｄ2＝Ｈの場合には、
ＥＣＬゲートＦ5からパルスが出力され、Ｄ0＝Ｌ，Ｄ1
＝Ｈ，Ｄ2＝Ｈの場合には、ＥＣＬゲートＦ6からパルス
が出力され、Ｄ0＝Ｈ，Ｄ1＝Ｈ，Ｄ2＝Ｈの場合には、
ＥＣＬゲートＦ7からパルスが出力され、遅延要素を経
ないで、あるいは直列に接続された遅延要素ＤL1〜ＤL7
のうちのいくつかを経て出力されることにより、遅延量
が設定される。
Ｈ，Ｄ2＝Ｌの場合について説明したが、Ｄ0＝Ｌ，Ｄ1
＝Ｌ，Ｄ2＝Ｌの場合には、ＥＣＬゲートＦ0からパルス
が出力され、Ｄ0＝Ｈ，Ｄ1＝Ｌ，Ｄ2＝Ｌの場合には、
ＥＣＬゲートＦ1からパルスが出力され、Ｄ0＝Ｌ，Ｄ1
＝Ｈ，Ｄ2＝Ｌの場合には、ＥＣＬゲートＦ2からパルス
が出力され、Ｄ0＝Ｈ，Ｄ1＝Ｈ，Ｄ2＝Ｌの場合には、
ＥＣＬゲートＦ3からパルスが出力され、Ｄ0＝Ｌ，Ｄ1
＝Ｌ，Ｄ2＝Ｈの場合には、ＥＣＬゲートＦ4からパルス
が出力され、Ｄ0＝Ｈ，Ｄ1＝Ｌ，Ｄ2＝Ｈの場合には、
ＥＣＬゲートＦ5からパルスが出力され、Ｄ0＝Ｌ，Ｄ1
＝Ｈ，Ｄ2＝Ｈの場合には、ＥＣＬゲートＦ6からパルス
が出力され、Ｄ0＝Ｈ，Ｄ1＝Ｈ，Ｄ2＝Ｈの場合には、
ＥＣＬゲートＦ7からパルスが出力され、遅延要素を経
ないで、あるいは直列に接続された遅延要素ＤL1〜ＤL7
のうちのいくつかを経て出力されることにより、遅延量
が設定される。
【００２０】このように構成された従来のプログラマブ
ル・ディレー・ライン装置において、遅延量を設定する
ためには制御信号Ｄ0，Ｄ1，Ｄ2を外部から供給する必
要がある。そのため、図３及び図４を用いて説明した従
来例に示したように、遅延量の設定のみを目的として制
御信号を発生する制御回路を外部に設ける必要があっ
た。
ル・ディレー・ライン装置において、遅延量を設定する
ためには制御信号Ｄ0，Ｄ1，Ｄ2を外部から供給する必
要がある。そのため、図３及び図４を用いて説明した従
来例に示したように、遅延量の設定のみを目的として制
御信号を発生する制御回路を外部に設ける必要があっ
た。
【００２１】しかし、ディレー・ライン装置を実装する
実際の装置において、ディレー・ラインによる遅延量は
その設置個所において決まっており変更できるようにす
る必要はない。したがって、プログラマブル・ディレー
・ライン装置の遅延量の設定のみを目的として設けられ
ていた外部制御回路は本来不要なものであり、このよう
な不要な外部制御回路の削減が求められていた。
実際の装置において、ディレー・ラインによる遅延量は
その設置個所において決まっており変更できるようにす
る必要はない。したがって、プログラマブル・ディレー
・ライン装置の遅延量の設定のみを目的として設けられ
ていた外部制御回路は本来不要なものであり、このよう
な不要な外部制御回路の削減が求められていた。
【００２２】
【発明が解決しようとする課題】本願発明は、本来不要
なものでありながらやむをえなく設けられていた遅延量
を制御するための外部制御回路を用いなくても遅延量を
変更することができるプログラマブル・ディレー・ライ
ン装置を提供することを課題とするものである。
なものでありながらやむをえなく設けられていた遅延量
を制御するための外部制御回路を用いなくても遅延量を
変更することができるプログラマブル・ディレー・ライ
ン装置を提供することを課題とするものである。
【００２３】
【課題を解決するための手段】本発明は、上記課題を解
決することを目的として、制御信号発生回路をプログラ
マブル・ディレー・ライン装置本体に組み込むことによ
って外部制御回路を削減したものであり、すなわち「制
御信号によって遅延時間を変更することが可能なプログ
ラマブル・ディレー・ライン装置であって、プログラマ
ブル・ディレー・ライン装置は各ビットに対応する制御
信号を入力する端子を抵抗要素を介して電源線に接続す
るとともに、制御信号を入力する端子をヒューズを介し
て他の電源線に接続したことを特徴とするプログラマブ
ル・ディレー・ライン装置」であることを構成とする発
明を提供する。
決することを目的として、制御信号発生回路をプログラ
マブル・ディレー・ライン装置本体に組み込むことによ
って外部制御回路を削減したものであり、すなわち「制
御信号によって遅延時間を変更することが可能なプログ
ラマブル・ディレー・ライン装置であって、プログラマ
ブル・ディレー・ライン装置は各ビットに対応する制御
信号を入力する端子を抵抗要素を介して電源線に接続す
るとともに、制御信号を入力する端子をヒューズを介し
て他の電源線に接続したことを特徴とするプログラマブ
ル・ディレー・ライン装置」であることを構成とする発
明を提供する。
【００２４】
【作用】上記構成を有する本願発明のプログラマブル・
ディレー・ライン装置において、遅延時間は、遅延時間
制御回路を構成するヒューズに外部から大電流を流すか
レーザー光等の熱源により切断することによって設定さ
れる。
ディレー・ライン装置において、遅延時間は、遅延時間
制御回路を構成するヒューズに外部から大電流を流すか
レーザー光等の熱源により切断することによって設定さ
れる。
【００２５】
【実施例】図１及び図２により本願発明の実施例を説明
する。なお、以下に説明する実施例は図３及び図４にお
いて説明した従来例の説明と整合させるために、遅延さ
れる入力パルスとしてマイナスパルスを用いた場合につ
いて説明する。また、論理ゲートとしてはどちらかとい
うと特殊な用途に用いられるＥＣＬゲートに代えて、一
般的に用いられているＴＴＬゲートを用いたものについ
て説明する。
する。なお、以下に説明する実施例は図３及び図４にお
いて説明した従来例の説明と整合させるために、遅延さ
れる入力パルスとしてマイナスパルスを用いた場合につ
いて説明する。また、論理ゲートとしてはどちらかとい
うと特殊な用途に用いられるＥＣＬゲートに代えて、一
般的に用いられているＴＴＬゲートを用いたものについ
て説明する。
【００２６】図１に示すのは、本願発明に係るプログラ
マブル・ディレー・ライン装置の実施例であり、（ａ）
にその論理回路図を示す。この実施例においては、従来
例における制御信号入力用論理ゲートが出力と反転出力
とを同時に出力することのできるＥＣＬゲートＥ0，
Ｅ1，Ｅ2であるのに対し、ＯＲゲートＡ0，Ａ1，Ａ2と
このＯＲゲートＡ0，Ａ1，Ａ2の出力を反転させるイン
バータＩ0，Ｉ1，Ｉ2とを組み合わせることにより、出
力と反転出力とを得ている。
マブル・ディレー・ライン装置の実施例であり、（ａ）
にその論理回路図を示す。この実施例においては、従来
例における制御信号入力用論理ゲートが出力と反転出力
とを同時に出力することのできるＥＣＬゲートＥ0，
Ｅ1，Ｅ2であるのに対し、ＯＲゲートＡ0，Ａ1，Ａ2と
このＯＲゲートＡ0，Ａ1，Ａ2の出力を反転させるイン
バータＩ0，Ｉ1，Ｉ2とを組み合わせることにより、出
力と反転出力とを得ている。
【００２７】また、同様に従来例における遅延時間選択
用論理ゲートが４入力のＥＣＬゲートＦ0〜Ｆ6であるの
に対し、４入力のＮＯＲゲートＣ0〜Ｃ6で構成されてい
る。これらのＯＲゲートＡ0，Ａ1，Ａ2とインバータ
Ｉ0，Ｉ1，Ｉ2との組み合わせ及びＮＯＲゲートＣ0〜Ｃ
6は、従来例と同様にＥＣＬゲートＥ0，Ｅ1，Ｅ2及びＦ
0〜Ｆ6によって構成することが可能であることはいうま
でもない。
用論理ゲートが４入力のＥＣＬゲートＦ0〜Ｆ6であるの
に対し、４入力のＮＯＲゲートＣ0〜Ｃ6で構成されてい
る。これらのＯＲゲートＡ0，Ａ1，Ａ2とインバータ
Ｉ0，Ｉ1，Ｉ2との組み合わせ及びＮＯＲゲートＣ0〜Ｃ
6は、従来例と同様にＥＣＬゲートＥ0，Ｅ1，Ｅ2及びＦ
0〜Ｆ6によって構成することが可能であることはいうま
でもない。
【００２８】この本発明第１実施例のプログラマブル・
ディレー・ライン装置には、これらの論理ゲートの他に
制御信号入力用の各ビットに対応するＯＲゲートＡ0〜
Ａ1に抵抗器Ｒ0〜Ｒ2とヒューズＳ0〜Ｓ2が接続され、
抵抗器Ｒ0〜Ｒ2がＨレベルであるＶCC電源に、ヒューズ
Ｓ0〜Ｓ2がＬレベルである接地電位に接続されている。
ディレー・ライン装置には、これらの論理ゲートの他に
制御信号入力用の各ビットに対応するＯＲゲートＡ0〜
Ａ1に抵抗器Ｒ0〜Ｒ2とヒューズＳ0〜Ｓ2が接続され、
抵抗器Ｒ0〜Ｒ2がＨレベルであるＶCC電源に、ヒューズ
Ｓ0〜Ｓ2がＬレベルである接地電位に接続されている。
【００２９】これら抵抗器Ｒ0〜Ｒ1とヒューズＳ0〜Ｓ1
との接続点には、制御信号Ｄ0〜Ｄ2入力用端子が各々接
続されることにより遅延時間設定回路が構成されてお
り、これらの制御信号入力用端子を介してヒューズＳ0
〜Ｓ2に過大電流を流して切断し、遅延時間の設定が行
われる。
との接続点には、制御信号Ｄ0〜Ｄ2入力用端子が各々接
続されることにより遅延時間設定回路が構成されてお
り、これらの制御信号入力用端子を介してヒューズＳ0
〜Ｓ2に過大電流を流して切断し、遅延時間の設定が行
われる。
【００３０】同図（ｂ）及び（ｃ）に遅延時間設定回路
の設定状態の例を示す。（ｂ）に示した状態において
は、ヒューズＳ0〜Ｓ1が何れも切断されていない。この
状態において、抵抗器Ｒ0〜Ｒ1とヒューズＳ0〜Ｓ1との
接続点に接続されている制御信号入力用ＯＲゲートＡ0
〜Ａ2は何れも接地されているからＬレベルにある。
の設定状態の例を示す。（ｂ）に示した状態において
は、ヒューズＳ0〜Ｓ1が何れも切断されていない。この
状態において、抵抗器Ｒ0〜Ｒ1とヒューズＳ0〜Ｓ1との
接続点に接続されている制御信号入力用ＯＲゲートＡ0
〜Ａ2は何れも接地されているからＬレベルにある。
【００３１】このような接続状態にあるプログラマブル
・ディレー・ライン装置は図３に示した従来例のプログ
ラマブル・ディレー・ライン装置において制御回路から
Ｄ0＝Ｌ，Ｄ1＝Ｌ，Ｄ2＝Ｌの制御信号が入力されたの
と同じ状態となり、遅延時間選択用ＮＯＲゲートＣ0か
ら出力されたパルスは遅延されることなく遅延信号出力
用ＯＲゲートＢOから出力される。
・ディレー・ライン装置は図３に示した従来例のプログ
ラマブル・ディレー・ライン装置において制御回路から
Ｄ0＝Ｌ，Ｄ1＝Ｌ，Ｄ2＝Ｌの制御信号が入力されたの
と同じ状態となり、遅延時間選択用ＮＯＲゲートＣ0か
ら出力されたパルスは遅延されることなく遅延信号出力
用ＯＲゲートＢOから出力される。
【００３２】これに対して、（ｃ）に示した状態におい
ては、ヒューズＳ1が切断されている。この状態におい
て、抵抗器Ｒ1とヒューズＳ1との接続点に接続されてい
る制御信号入力用ＯＲゲートＡ1はＨレベルにあり、他
の抵抗器Ｒ0及びＲ2とヒューズＳ0及びＳ2との接続点に
接続されている制御信号入力用ＯＲゲートＡ0及びＡ2は
Ｌレベルにある。
ては、ヒューズＳ1が切断されている。この状態におい
て、抵抗器Ｒ1とヒューズＳ1との接続点に接続されてい
る制御信号入力用ＯＲゲートＡ1はＨレベルにあり、他
の抵抗器Ｒ0及びＲ2とヒューズＳ0及びＳ2との接続点に
接続されている制御信号入力用ＯＲゲートＡ0及びＡ2は
Ｌレベルにある。
【００３３】このような接続状態にあるプログラマブル
・ディレー・ライン装置は図４に示した従来例のプログ
ラマブル・ディレー・ライン装置において制御回路から
Ｄ0＝Ｌ，Ｄ1＝Ｈ，Ｄ2＝Ｌの制御信号が入力されたの
と同じ状態となり、遅延時間選択用ＮＯＲゲートＣ2か
ら出力されたパルスは遅延素子ＤL2及びＤL1を介して遅
延され、遅延信号出力用ＯＲゲートＢOから出力され
る。
・ディレー・ライン装置は図４に示した従来例のプログ
ラマブル・ディレー・ライン装置において制御回路から
Ｄ0＝Ｌ，Ｄ1＝Ｈ，Ｄ2＝Ｌの制御信号が入力されたの
と同じ状態となり、遅延時間選択用ＮＯＲゲートＣ2か
ら出力されたパルスは遅延素子ＤL2及びＤL1を介して遅
延され、遅延信号出力用ＯＲゲートＢOから出力され
る。
【００３４】前に述べたように、この実施例のプログラ
マブル・ディレー・ライン装置において入力される信号
はマイナスパルスである。このパルスがプラスパルスで
ある場合には、遅延信号入力用ＯＲゲートＢIをＮＯＲ
ゲートに代え、遅延信号出力用ＮＯＲゲートＢOをＯＲ
ゲートに代えればよい。
マブル・ディレー・ライン装置において入力される信号
はマイナスパルスである。このパルスがプラスパルスで
ある場合には、遅延信号入力用ＯＲゲートＢIをＮＯＲ
ゲートに代え、遅延信号出力用ＮＯＲゲートＢOをＯＲ
ゲートに代えればよい。
【００３５】図２に示すのは、本願発明に係るプログラ
マブル・ディレー・ライン装置の第２実施例であり、
（ａ）にその論理回路図を示す。この本発明第２実施例
のプログラマブル・ディレー・ライン装置は、図１に示
した第１実施例と異なり、ヒューズＳ0〜Ｓ2がＨレベル
であるＶCC電源に、抵抗器Ｒ0〜Ｒ2がＬレベルである接
地電位に接続されている。
マブル・ディレー・ライン装置の第２実施例であり、
（ａ）にその論理回路図を示す。この本発明第２実施例
のプログラマブル・ディレー・ライン装置は、図１に示
した第１実施例と異なり、ヒューズＳ0〜Ｓ2がＨレベル
であるＶCC電源に、抵抗器Ｒ0〜Ｒ2がＬレベルである接
地電位に接続されている。
【００３６】これら抵抗器Ｒ0〜Ｒ1とヒューズＳ0〜Ｓ1
との接続点には、制御信号Ｄ0〜Ｄ2入力用端子が各々接
続されて構成されることにより遅延時間設定回路が構成
されており、これらの制御信号入力端子を介してヒュー
ズＳ0〜Ｓ2に過大電流を流して切断し、遅延時間の設定
が行われる。
との接続点には、制御信号Ｄ0〜Ｄ2入力用端子が各々接
続されて構成されることにより遅延時間設定回路が構成
されており、これらの制御信号入力端子を介してヒュー
ズＳ0〜Ｓ2に過大電流を流して切断し、遅延時間の設定
が行われる。
【００３７】同図（ｂ）及び（ｃ）に遅延時間設定回路
の設定状態の例を示す。（ｂ）に示した状態において
は、ヒューズＳ0〜Ｓ1が何れも切断されていない。この
状態において、ヒューズに接続されている制御信号入力
用ＯＲゲートＡ0〜Ａ2は何れもＨレベルに接続されてい
るからＨレベルにある。
の設定状態の例を示す。（ｂ）に示した状態において
は、ヒューズＳ0〜Ｓ1が何れも切断されていない。この
状態において、ヒューズに接続されている制御信号入力
用ＯＲゲートＡ0〜Ａ2は何れもＨレベルに接続されてい
るからＨレベルにある。
【００３８】このような接続状態にあるプログラマブル
・ディレー・ライン装置は図３に示した従来例のプログ
ラマブル・ディレー・ライン装置において制御回路から
Ｄ0＝Ｈ，Ｄ1＝Ｈ，Ｄ2＝Ｈの制御信号が入力されたの
と同じ状態となり、遅延時間選択出力用ＮＯＲゲートＣ
7から出力されたパルスは全ての遅延素子ＤL7〜ＤL1に
より遅延され、遅延信号出力用ＯＲゲートＢOから出力
される。
・ディレー・ライン装置は図３に示した従来例のプログ
ラマブル・ディレー・ライン装置において制御回路から
Ｄ0＝Ｈ，Ｄ1＝Ｈ，Ｄ2＝Ｈの制御信号が入力されたの
と同じ状態となり、遅延時間選択出力用ＮＯＲゲートＣ
7から出力されたパルスは全ての遅延素子ＤL7〜ＤL1に
より遅延され、遅延信号出力用ＯＲゲートＢOから出力
される。
【００３９】これに対して、（ｃ）に示した状態におい
ては、ヒューズＳ0及びＳ2が切断されている。この状態
において、抵抗器Ｒ0〜Ｒ2とヒューズＳ0〜Ｓ2との接続
点に接続されている制御信号入力用ＯＲゲートＡ0及び
Ａ2はＬレベルにあり、他の抵抗器Ｒ1とヒューズＳ1と
の接続点に接続されている制御信号入力用ＯＲゲートＡ
1はＨレベルにある。
ては、ヒューズＳ0及びＳ2が切断されている。この状態
において、抵抗器Ｒ0〜Ｒ2とヒューズＳ0〜Ｓ2との接続
点に接続されている制御信号入力用ＯＲゲートＡ0及び
Ａ2はＬレベルにあり、他の抵抗器Ｒ1とヒューズＳ1と
の接続点に接続されている制御信号入力用ＯＲゲートＡ
1はＨレベルにある。
【００４０】このような接続状態にあるプログラマブル
・ディレー・ライン装置は図５に示した従来例のプログ
ラマブル・ディレー・ライン装置において制御回路から
Ｄ0＝Ｌ，Ｄ1＝Ｈ，Ｄ2＝Ｌの制御信号が入力されたの
と同じ状態となり、ＮＯＲゲートＣ2から遅延素子ＤL2
及びＤL1を介して遅延されたパルスが出力される。
・ディレー・ライン装置は図５に示した従来例のプログ
ラマブル・ディレー・ライン装置において制御回路から
Ｄ0＝Ｌ，Ｄ1＝Ｈ，Ｄ2＝Ｌの制御信号が入力されたの
と同じ状態となり、ＮＯＲゲートＣ2から遅延素子ＤL2
及びＤL1を介して遅延されたパルスが出力される。
【００４１】以上の説明においては抵抗要素として抵抗
器を用いているが、抵抗要素としてトランジスタあるい
はダイオード等を用いることも可能である。
器を用いているが、抵抗要素としてトランジスタあるい
はダイオード等を用いることも可能である。
【００４２】なお、ヒューズの切断はヒューズに過大な
電流を流すことによって行っているが、切断手段として
レーザビーム等の適宜の加熱手段を用いることもでき
る。このように構成すると、制御信号Ｄ0，Ｄ1，Ｄ2を
入力するための端子が不要になる。
電流を流すことによって行っているが、切断手段として
レーザビーム等の適宜の加熱手段を用いることもでき
る。このように構成すると、制御信号Ｄ0，Ｄ1，Ｄ2を
入力するための端子が不要になる。
【００４３】また、制御信号入力用ＯＲゲートが３、遅
延要素が７のものすなわち３bitのものについて説明し
たが、必要に応じて例えば制御信号入力用ＯＲゲートを
４、遅延要素が１５のものすなわち４bit構成あるいは
それ以上の構成とすることは可能である。
延要素が７のものすなわち３bitのものについて説明し
たが、必要に応じて例えば制御信号入力用ＯＲゲートを
４、遅延要素が１５のものすなわち４bit構成あるいは
それ以上の構成とすることは可能である。
【００４４】
【発明の効果】以上説明したように構成されている本願
発明は、使用時に遅延時間設定用ヒューズのどれを切断
するかにより、外部に遅延時間制御信号発生回路を別に
設けることなく、遅延時間を設定することができる。
発明は、使用時に遅延時間設定用ヒューズのどれを切断
するかにより、外部に遅延時間制御信号発生回路を別に
設けることなく、遅延時間を設定することができる。
【図１】本願発明のプログラマブル・ディレー・ライン
装置の第１実施例論理回路図。
装置の第１実施例論理回路図。
【図２】本願発明のプログラマブル・ディレー・ライン
装置の第２実施例論理回路図。
装置の第２実施例論理回路図。
【図３】従来のプログラマブル・ディレー・ライン装置
の論理回路図。
の論理回路図。
【図４】従来のプログラマブル・ディレー・ラインの動
作説明図。
作説明図。
Ａ0〜Ａ2 制御信号入力用ＯＲゲート ＢI 遅延信号入力用ＯＲゲート ＢO 遅延信号出力用ＮＯＲゲート Ｃ0〜Ｃ7 遅延時間選択用ＮＯＲゲート Ｄ0〜Ｄ2 制御信号 ＤL0〜ＤL7 遅延要素 Ｅ0〜Ｅ2 制御信号入力用ＥＣＬゲート Ｆ0〜Ｆ7 遅延時間選択用ＥＣＬゲート Ｉ0〜Ｉ2 インバータ Ｓ0〜Ｓ2 ヒューズ Ｒ0〜Ｒ2 抵抗器
Claims (3)
- 【請求項１】 制御信号によって遅延時間を変更するこ
とが可能なプログラマブル・ディレー・ライン装置であ
って、該プログラマブル・ディレー・ライン装置は各ビ
ットに対応する制御信号を入力する端子を抵抗要素を介
して電源線に接続するとともに、前記制御信号を入力す
る端子をヒューズを介して他の電源線に接続したことを
特徴とするプログラマブル・ディレー・ライン装置。 - 【請求項２】 抵抗要素が高電位の電源線に接続され、
ヒューズが低電位の電源線に接続されていることを特徴
とする請求項１記載のプログラマブル・ディレー・ライ
ン装置。 - 【請求項３】 ヒューズが高電位の電源線に接続され、
抵抗要素が低電位の電源線に接続されていることを特徴
とする請求項１記載のプログラマブル・ディレー・ライ
ン装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4056793A JPH05225795A (ja) | 1992-02-08 | 1992-02-08 | プログラマブル・ディレー・ライン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4056793A JPH05225795A (ja) | 1992-02-08 | 1992-02-08 | プログラマブル・ディレー・ライン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225795A true JPH05225795A (ja) | 1993-09-03 |
Family
ID=13037292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4056793A Pending JPH05225795A (ja) | 1992-02-08 | 1992-02-08 | プログラマブル・ディレー・ライン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05225795A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009077389A (ja) * | 2007-08-13 | 2009-04-09 | Nvidia Corp | 汎用フレキシブルタイマ設計 |
-
1992
- 1992-02-08 JP JP4056793A patent/JPH05225795A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009077389A (ja) * | 2007-08-13 | 2009-04-09 | Nvidia Corp | 汎用フレキシブルタイマ設計 |
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