KR101038368B1

KR101038368B1 - 핀 프로그램가능 지연 셀, 일반 플렉서블 타이머 및 집적 회로

Info

Publication number: KR101038368B1
Application number: KR1020080079635A
Authority: KR
Inventors: 훵쿼 린; 게 양; 에단 에이. 프라지어; 찰스 츄-유엔 영
Original assignee: 엔비디아 코포레이션
Priority date: 2007-08-13
Filing date: 2008-08-13
Publication date: 2011-06-01
Also published as: TWI410049B; JP2009077389A; US7504872B2; TW200921702A; JP4683500B2; CN101369807B; KR20090017449A; CN101369807A; US20090045847A1

Abstract

본 발명의 일 실시예는 집적 회로를 위한 플렉서블 타이밍 생성기를 설계하기 위한 3개의 빌딩 블록 회로들을 개시한다. 제1 및 제2 빌딩 블록들은 제조 전에 맞춤화되고 미세 조정될 수 있는 지연 소자들을 포함한다. 제3 빌딩 블록은 제조 후 뿐만 아니라 제조 전에 조정될 수 있다. 3개의 빌딩 블록들은 모듈 아키텍처로 통합될 수 있어 설계자로 하여금 특징이 양호하고 플렉서블하며 일반적인 타이머 회로들을 용이하게 생성할 수 있게 한다.

일반 플렉서블 타이머(generic flexible timer), 지연 소자, 핀-프로그램가능 지연 셀, 미세 조정 지연 셀, 상호접속 층(interconnect layer)

Description

핀 프로그램가능 지연 셀, 일반 플렉서블 타이머 및 집적 회로{PIN-PROGRAMMABLE DELAY CELL, GENERIC FLEXIBLE TIMER AND INTEGRATED CIRCUIT}

본 발명의 실시예들은 일반적으로 통합 타이밍 발생기에 관한 것이며, 보다 구체적으로는 일반 플렉서블 타이머(generic flexible timer) 설계에 관한 것이다.

집적 회로들은 자주 타이밍 펄스 발생기 또는 "타이머"를 이용하여, 집적 회로 내에서의 동작을 조정 및 제어하는데 사용될 수 있는 관련 펄스 신호들의 세트를 생성한다. 타이머는 복수의 클럭 출력을 가질 수 있는데, 각 클럭 출력은 제어되고 있는 전체 집적 회로 내의 클라이언트 회로의 특정 부분을 동작시킨다. 클럭 출력들 간의 타이밍 관계는 일반적으로 클라이언트 회로들의 고유 기능에 중요하다.

구체적으로는 도전하고 있는 한 종류의 타이머는 단일 시스템 클럭 사이클의 시간 범위 내에 다수의 펄스를 발생시키는 것이다. 펄스들은 하나 이상의 지정된 타이머 입력 핀들에 도달하는 제어 신호 펄스 또는 클럭 에지와 같은 동작 이벤트에 응답하여 발생된다. 동작 이벤트는 필요한 출력 펄스들을 생성하는 타이머 내의 이벤트들의 시퀀스를 트리거한다. 예를 들어, 삽입된 SRAM(embedded static random access memory)은 인에이블 신호들을 판독 및 기록할 뿐만 아니라, 기준 클 럭 신호를 수신할 수 있다. 외부적인 관점으로부터는, SRAM은 기준 클럭 신호 및 인에이블 신호에 따라서, 특정 어드레스로부터의 판독 또는 특정 어드레스에의 기록을 동시에 행한다. 그러나, 내부적으로는, SRAM은 단일의 동시성 클럭 사이클의 시간 주기 내에 프리차지 회로들, 행 및 열 드라이버들, 감지 증폭기 회로들 등을 동작시키기 위해, 주의깊게 계획된(staged) 타이밍 펄스들의 시퀀스를 발생시킨다. 타이밍 펄스들 각각에 대한 상세한 지연 및 위상 명세는 SRAM 내의 회로들의 예측 타이밍 모델들에 기초하여 판정된다. SRAM 타이머 회로는 통상적으로 SRAM 내부의 각종 클라이언트 회로들의 특정 타이밍 필요에 부합하도록 설계된다.

맞춤형 타이머 회로들과 연관된 설계 노력은 통상적으로 매우 고가이고 실패하기 쉽다. 더구나, 클라이언트 회로들의 예측 타이밍 모델들은 종종 틀리거나 불완전하여 전체 집적 회로의 고장을 야기한다. 이러한 고장의 가장 통상적인 해결법은 집적 회로의 고가의 재설계(re-design) 및 재제조(re-fabrication)이다. 이러한 형태의 해결법은 각각의 연속적인 프로세스 노드에 의해 마스크 비용이 계속해서 증가함에 따라서 점점 비싸지고 있다.

앞서 설명한 바와 같이, 본 기술분야에 요구되는 것은 전체 설계 노력 및 비용을 최소화하면서 여러 모델링 부정확성들을 수용할 수 있는 맞춤형 타이머 회로들을 설계하는 기술이다.

본 발명의 일 실시예는 일반 플렉서블 타이머를 설명한다. 타이머는, 입력 신호가 송신되는 입력 채널을 갖는 핀-프로그램가능 지연 셀(pin-programmable delay cell), 제1 제어 신호가 제1 송신 게이트를 제어하기 위해 송신되는 제1 제어 입력 채널, 제2 제어 신호가 제2 송신 게이트 및 제3 송신 게이트를 제어하기 위해 송신되는 제2 제어 입력 채널, 상기 입력 채널과 상기 제3 송신 게이트 사이에 배치된 제1 지연 소자 세트 - 각 지연 소자는 단일의 상호접속 층(interconnect layer) 변경에 의해 재구성될 수 있음 -, 제2 지연 소자 세트 - 각 지연 소자는 단일 상호접속 층 변경에 의해 재구성될 수 있으며, 상기 제1 송신 게이트, 상기 제2 송신 게이트 및 상기 제3 송신 게이트는 상기 제1 지연 소자 세트와 상기 제2 지연 소자 세트 사이에 배치됨 - ; 출력 신호가 송신되는 출력 채널, 및 버퍼링된 출력 신호가 송신되는 버퍼링된 출력 채널을 포함한다. 또한, 타이머는 핀-프로그램가능 지연 셀에 연결되는 적어도 하나의 미세 조정 지연 셀을 포함하며, 각 미세 조정 지연 셀은 입력 신호가 수신 및 송신되는 입력 채널, 입력 채널에 연결되는 제1 지연 소자, 제1 지연 소자에 연결되는 제2 지연 소자를 구비하며, 각각의 제1 지연 소자 및 제2 지연 소자는 단일 상호접속 층 변경, 제2 지연 소자에 연결되는 출력 드라이버, 출력 신호가 송신되는 출력 채널, 및 버퍼링된 출력 신호가 송신되는 버퍼링 출력 채널에 의해 재구성될 수 있다.

개시된 일반 플렉서블 타이머의 일 장점은, 회로 설계자로 하여금 우수한 특성을 갖고, 플렉서블하고, 일반적인 타이머 회로를 용이하게 생성가능하게 하는 모듈러 아키텍처에 포함될 수 있다는 것이다.

전술한 본 발명의 특징들을 자세히 이해할 수 있도록, 위에서는 짧게 요약되어 있는 본 발명의 보다 구체적인 설명은 실시예들 - 일부는 첨부 도면에 개시되어 있음 - 을 참조하여 행해질 수 있다. 그러나, 본 발명은 다른 균등한 효과를 갖는 실시예들을 허용할 수 있기 때문에, 첨부 도면은 단지 본 발명의 전형적인 실시예들만을 나타내는 것이며, 따라서 발명의 범위를 제한하는 것으로 고려되어서는 아니된다.

본 발명에 따르면, 고품질 설계를 실현하기 위해 필요한 노력을 감소시키고 설계 에러가 발생했을 때 다수의 비용 절감용 대체물을 도입하는 일반 플렉서블 타이머가 제공된다.

도 1a 내지 도 1e는 본 발명의 다양한 실시예들에 따른, 1군의 지연 소자들에 대한 상호접속 구성 및 회로 설계를 예시한다. 기술 분야에서 숙련된 자들은 도 1a 내지 도 1e에 도시된 회로들을 구현하는데 사용된 물리적 설계가, 최소한의 접속가능성의 차이, 바람직하게는 하나의 금속 또는 상호접속 층 내의 차이만을 제외하면 동일할 수 있다는 것을 알 것이다. 도 1a 내지 도 1e에 도시된 지연 소자들의 이러한 특성들을 이용하여, 설계자는 소정의 단일 상호접속 층만을 변경시켜서, 집적 회로 내의 선택된 지연 소자를 변경할 수 있다.

도 1a는, 입력 노드(120)에서 입력 로직 신호를 수신하고, 입력 신호의 지연되고 반전된 버전인 출력 로직 신호를 출력 노드(122)에서 발생시키는 지연 소 자(101)를 예시한다. 지연 소자(101)는 출력 노드(122)를 기준 구동 강도("1x")로 구동한다. 지연 소자(101)는 2개의 p채널 전계 효과 트랜지스터들(P-channel field-effect transistors; P-FETS)(110, 112) 및 2개의 n채널 전계 효과 트랜지스터들(N-channel field-effect transistors; N-FETS)(114, 116)을 포함한다. 전류는, 관례상 "VDD"로 지칭되는, 양의 공급 레일(positive supply rail)(130)로부터 P-FET(110)의 소스 노드에 공급된다. P-FET(110)의 드레인 노드는 P-FET(112)의 소스 노드에 접속된다. P-FET(112)의 드레인 노드는 출력 노드(122)에 접속된다. N-FET(116)의 소스 노드는, 관례상 "VSS"로 지칭되는, 음의 전력 레일(negative power rail)(132)에 접속된다. N-FET(116)의 드레인 노드는 N-FET(114)의 소스 노드에 접속된다. N-FET(114)의 드레인 노드는 출력 노드(122)에 접속된다. 입력 신호(120)는 FET들(110, 112, 114 및 116)의 게이트 노드들에 접속된다. 기술 분야에서 숙련된 자들은, 지연 소자(101)가, 풀업(P-FET) 및 풀다운(N-FET) 출력 구동의 양쪽에 대하여, 2X-크기의 FET들의 직렬 접속을 통해 1x 구동 강도를 달성할 수 있다는 것을 알 것이다.

도 1b는, 입력 노드(120)에서 입력 로직 신호를 수신하고, 입력 신호의 지연되고 반전된 버전인 출력 로직 신호를 출력 노드(122)에서 발생시키는 지연 소자(102)를 예시한다. 지연 소자(102)는 출력 노드(122)를 기준 구동 강도의 2배("2x")로 구동한다. 지연 소자(102)는 2개의 p채널 전계 효과 트랜지스터들(P-FETS)(110, 112) 및 2개의 n채널 전계 효과 트랜지스터들(N-FETS)(114, 116)을 포함한다. 전류는, P-FET(110)의 소스 및 드레인 노드들을 단락시키는 바이패스 상 호접속을 통해 VDD 노드(130)로부터 P-FET(112)의 소스 노드에 공급된다. P-FET(112)의 드레인 노드는 출력 노드(122)에 접속된다. N-FET(114)의 소스 노드는, P-FET(116)의 소스 및 드레인 노드들을 단락시키는 바이패스 상호접속을 통해 VSS 노드(132)에 접속된다. N-FET(114)의 드레인 노드는 출력 노드(122)에 접속된다. 입력 신호(120)는 FET들(110, 112, 114 및 116)의 게이트 노드들에 접속된다. 기술 분야에서 숙련된 자들은, 지연 소자(102)가, FET들(110 및 116)을 바이패스하고, 그에 의해 풀업 및 풀다운 저항을 2X의 인수로 감소시켜, 2x 구동 강도를 달성할 수 있다는 것을 알 것이다.

도 1c는 입력 노드(120)에서 입력 로직 신호를 수신하고, 입력 신호의 지연되고 반전된 버전인 출력 로직 신호를 출력 노드(122)에서 발생시키는 지연 소자(103)를 예시한다. 지연 소자(103)는 출력 노드(122)를 기준 구동 신호의 4배("4x")로 구동한다. 지연 소자(103)는 2개의 p채널 전계 효과 트랜지스터들(P-FETS)(110, 112) 및 2개의 n채널 전계 효과 트랜지스터들(N-FETS)(114, 116)을 포함한다. 전류는 VDD 노드(130)로부터 P-FET들(110 및 112)의 소스 노드에 공급된다. P-FET들(110 및 112)의 드레인 노드들은 출력 노드(122)에 접속된다. N-FET들(114 및 116)의 소스 노드는 VSS 노드(132)에 접속된다. N-FET들(114 및 116)의 드레인 노드들은 N-FET(114)의 소스 노드에 접속된다. N-FET들(114 및 116)의 드레인 노드들은 출력 노드(122)에 접속된다. 입력 신호(120)는 FET들(110, 112, 114 및 116)의 게이트 노드들에 접속된다. 기술 분야에서 숙련된 자들은, 지연 소자(103)가, 2개의 P-FET들(110, 112) 및 2개의 N-FET들(114, 116)을 병렬로 동작시 킴으로써 4X 구동 강도를 달성할 수 있다는 것을 알 것이다.

도 1d는 입력 노드(120)에서 입력 로직 신호를 수신하고, 입력 신호의 지연되고 반전된 버전인 출력 로직 신호를 출력 노드(122)에서 발생시키는 지연 소자(104)를 예시한다. 지연 소자(104)는 출력 노드(122)를 기준 구동 강도("1x")로 구동한다. 지연 소자(104)는 2개의 p채널 전계 효과 트랜지스터들(P-FETS)(110, 112) 및 2개의 n채널 전계 효과 트랜지스터들(N-FETS)(114, 116)을 포함한다. 전류는 VDD 노드(130)로부터 P-FET(110)의 소스 노드에 공급된다. P-FET(110)의 드레인 노드는 P-FET(112)의 소스 노드에 접속된다. P-FET(112)의 드레인 노드는 출력 노드(122)에 접속된다. N-FET(116)의 소스 노드는 VSS 노드(132)에 접속된다. N-FET(116)의 드레인 노드는 N-FET(114)의 소스 노드에 접속된다. N-FET(114)의 드레인 노드는 출력 노드(122)에 접속된다. 입력 신호(120)는 FET들(112 및 114)의 게이트 노드들에 접속된다. P-FET(110)의 게이트 노드는 VSS 노드(132)에 접속되어 영구적으로 P-FET(110)를 "온" 시킨다. N-FET(116)의 게이트 노드는 VDD 노드에 접속되어 P-FET(116)를 영구적으로 "온" 시킨다. 게이트 캐패시턴스로 인하여, 입력 노드(120)에 존재하는 입력 용량성 부하는, 도 1a 내지 도 1c의 지연 소자들의 입력 용량성 부하의 대략 절반이라는 사실이 중요하다.

도 1e는 입력 노드(120) 상의 입력 로직 신호를 수신하고, 입력 신호의 지연되고 반전된 버전인 출력 로직 신호를 출력 노드(122) 상에 생성하는 지연 소자(105)를 도시한다. 지연 소자(105)는, 기준 구동 강도의 대략 2배로("2x") 출력 노드(122)를 구동한다. 지연 소자(105)는 2개의 p-채널 전계 효과 트랜지스터 들(P-FETS)(110, 112), 및 2개의 n-채널 전계 효과 트랜지스터들(N-FETS)(114, 116)을 포함한다. P-FET(110)의 소스 및 드레인 노드들을 단락시키는 바이패스 상호접속을 통해 VDD 노드(130)로부터 P-FET(112)의 소스 노드에 전류가 공급된다. P-FET(112)의 드레인 노드는 출력 노드(122)에 접속된다. N-FET(114)의 소스 노드는, P-FET(116)의 소스 및 드레인 노드들을 단락시키는 바이패스 상호접속을 통해 VSS 노드(132)에 접속된다. N-FET(114)의 드레인 노드는 출력 노드(122)에 접속된다. 입력 신호(120)는 FET들(112 및 116)의 게이트 노드들에 접속된다. 본 기술분야의 당업자는, FET들(110 및 116)을 바이패싱함으로써 지연 소자(105)는 2x 구동 강도를 달성할 수 있고, 이에 의해 풀-업 및 풀-다운 저항을 2X의 인수로 감소시킬 수 있다. 게이트 캐패시턴스로 인하여, 입력 노드(120) 상에 존재하는 입력 용량성 부하는 도 1a 내지 도 1c의 지연 소자들의 입력 용량성 부하의 대략 절반이라는 사실이 중요하다.

도 2는, 본 발명의 일 실시예에 따른 미세 조정 지연 셀(200)의 회로 설계를 도시한다. 미세 조정 지연 셀(200)은 순차적으로 접속된 지연 소자들(210 및 212) 및 출력 드라이버(214)를 포함한다. 지연 소자들(210 및 212)은, 도 1a 내지 도 1e에 설명된 지연 소자들 중 임의의 지연 소자의 구성을 포함할 수 있다. 입력 A(220)는 지연 소자(210)의 입력을 구동한다. 지연 소자(210)의 출력은 지연 소자(212)의 입력을 구동한다. 지연 소자(212)의 출력은, 출력 Y(222)와, 출력 O(224)를 구동하는 버퍼(230)의 입력을 구동한다. 버퍼(230)는 출력 O(224)에 붙어있는 부하 캐패시턴스를 출력 Y(222)로부터 분리하도록 기능하고, 이에 의해 입 력 A(220)로부터 출력 Y(222)까지의 전체적인 지연 특성들이 더욱 결정적(deterministic)이도록 만든다.

도 3a는, 본 발명의 일 실시예에 따른, 핀-프로그램가능 지연 셀(300)의 회로 설계를 도시한다. 핀-프로그램가능 지연 셀(300)은 입력 버퍼들(330 및 332), 전송 게이트들(334, 336 및 328), 인버터들(340 및 342), 지연 소자들(344 및 346), 및 출력 버퍼(348)를 포함한다. 추가적으로, 핀-프로그램가능 지연 셀(300)은 입력 A(310), 출력 Y(316), 출력 O(318) 및 2개의 제어 입력들, 입력 S0(312) 및 입력 S1(314)를 포함한다.

지연 소자들(344 및 346)은 도 1a 내지 도 1e에 설명된 형식의 지연 소자들을 포함할 수 있다. 지연 소자 구성의 구체적 선택은 현재의 설계의 특정 요구사항들에 기초한다. 소정의 지연 소자의 구성은, 그 지연 소자의 전파 지연을 미세 조정하도록, 제조 전에 오직 상호접속 층 변경들만을 이용하여 상이한 전파 지연(propagation delay)을 갖는 상이한 구성으로 변경될 수 있다는 사실이 중요하다.

클럭 신호는 입력 A(310)로 들어가고 노드(319)에 도달하기 위해 3개 경로들 중 하나를 취할 수 있다. 입력들 S0 및 S1은 입력 A(310)로부터 노드(319)까지 어느 경로가 취해질 것인지를 총체적으로 판정한다. 노드(319)로부터, 클럭 신호는 출력 Y(316)에 도달하기 전에 지연 소자들(346)을 통해 전파된다. 버퍼(348)는, 출력 Y(316)의 버퍼링된 버전인 출력 O(318)를 생성한다. 입력 A(310)로부터 노드(319)까지의 3개의 경로들 각각은, 아래의 도 3b 내지 3d에서 기술된다.

도 3b 내지 3d는 본 발명의 다양한 실시예에 따른, 도 3a의 핀-프로그램가능 지연 셀을 통한 클럭 전파 경로를 도시한다. 도 3b에서, 입력 S0(312)은 "1"로 설정되고, 입력 S1(314)은 "0"으로 설정된다. 구성 입력들의 이러한 설정에 의해, 전송 게이트들(334, 336)은 폐쇄(close)되고, 전송 게이트(328)는 개방(open)된다. 그 결과, 선택된 경로들(350)이, 입력 버퍼들(330, 332)로부터 노드(319)까지 생성된다. 선택된 경로들(350)은 입력 A(310)로부터 노드(319)까지 최소 전파 지연을 제공한다.

도 3c에서, 입력 S0(312)은 "0"으로 설정되고, 입력 S1(314)은 "0"으로 설정된다. 구성 입력들의 이러한 설정에 의해, 전송 게이트(336)는 폐쇄되고, 전송 게이트들(326, 328)은 개방된다. 그 결과, 선택된 경로(355)가, 입력 버퍼(332)로부터 노드(319)까지 생성된다. 선택된 경로(355)는 선택된 경로들(350)에 대하여, 노드(319)를 충전하는데 이용된 구동 강도의 대략 절반을 제공한다. 따라서, 선택된 경로(355)와 관련된 전파 지연은, 선택된 경로들(350)과 관련된 전파 지연보다 길다.

도 3d에서, 입력 S0(312)은 "0"으로 설정되고, 입력 S1(314)은 "1"로 설정된다. 구성 입력들의 이러한 설정에 의해, 전송 게이트들(334, 336)은 개방되고, 전송 게이트(328)는 폐쇄된다. 그 결과, 선택된 경로(360)가, 입력 버퍼(332)로부터 노드(319)까지 생성된다. 이러한 경로는 지연 소자들(344)을 통해 전파되어, 추가적인 지연을 도입하게 된다. 이러한 추가적인 지연은, 예를 들면, 셋업 시간 위반(setup time violation)이, 핀-프로그램가능 지연 셀에 의해 제어되는 클라이언 트 회로에 제공될 수 있는 집적 회로를 디버깅할 때에 유용할 수 있다.

도 4a는 본 발명의 일 실시예에 따른, 예시적인 일반 플렉서블 타이머(400) 구성을 도시한다. 일반 플렉서블 타이머(400)는 핀-프로그램가능 지연 셀(420) 및 미세 조정 지연 셀들(422, 430, 432, 434, 440, 442, 444)을 포함한다. 도 3a에 기술된 핀-프로그램가능 지연 셀(420)은 클럭 입력 ECLK(410), 및 구성 입력들 SVOP<0>(412) 및 SVOP<1>(414)을 포함하며, 이들은 핀-프로그램가능 지연 셀(420)에 제공된 유효 구성 비트들을 보장하도록 입력 로직에 의해 처리된다. 핀-프로그램가능 지연 셀(420)의 버퍼링된 출력 신호는 대략 7 로직 지연들을 제공하며, 일반 플렉서블 타이머(400)의 제1 입력 신호 D7(450)에 대응한다. 도 4a에 기술된 제1 미세 조정 지연 셀(422)은 대략 2 로직 지연들을 더 제공한다. 제1 미세 조정 지연 셀(422)의 버퍼링된 출력은 D9(451)이다. 연속적인 미세 조정 지연 셀들(434, 432, 430, 440, 442, 444)은 각각 대략 2 로직 지연들의 추가적인 지연을 제공하며, 대응하는 출력 D11(454), D13(453), D15(452), D17(455), D19(456) 및 D21(457)을 각각 갖는다.

지연 셀들은 좌측에서 우측으로, 그리고 우측에서 좌측으로 스위핑하는 탑-투-바텀 서펜틴 패턴(top-to-bottom serpentine pattern)으로 구성될 수 있다. 각각의 지연 셀에서, 하나의 버퍼링된 출력은, 다음 셀로 라우팅될 수 있는 하나의 캐스케이드 출력과 더불어 이용가능하다. 이러한 구성의 한 가지 중요한 특성은, 모든 인터-셀 라우팅(inter-cell routing)이 평탄하여, 설계자로 하여금 전체 레이아웃의 단지 하나의 상호접속 층만을 변경함으로써 체인으로부터 지연 셀들을 추가 또는 삭제할 수 있도록 한다는 것이다. 미사용된 "스페어(spare)" 지연 셀들을 체인에 포함시킴으로써, 설계자는 단지 하나의 상호접속 층만을 포함하는 플렉서블 타이머 재설계를 수행하기 위한 커다란 융통성을 부여할 수 있다.

도 4b는 본 발명의 일 실시예에 따른, 도 4b의 일반 플렉서블 타이머(400)의 추상화된 도면을 도시한다. 일반 플렉서블 타이머(400)는 입력 클럭 ECLK(410) 및 구성 비트들 SVOP <1:0>(413)을 수신하여, ECLK(410)로부터 적어도 하나의 지연된 클럭 신호를 생성한다. 지연된 클럭 신호 출력들은 D7(450), D9(451) 등이다. 이하의 도 5에 도시되는 바와 같이, 지연된 클럭 신호들 D7(450), D9(451) 등을 이용함으로써, 기준 클럭 ECLK(410)로부터의 제어된 폭 및 지연의 클럭 펄스들이 생성될 수 있다.

당업자라면, 임의의 주어진 일반 플렉서블 타이머가 하나 이상의 핀-프로그램가능 지연 셀들 및/또는 하나 이상의 미세 조정 지연 셀들을 포함할 수 있음을 이해할 것이다. 도 4a 및 도 4b에 개시된 실시예는 단지 예시를 위한 것이고 본 발명의 범위를 제한하는 것을 의미하지는 않는다.

도 5는 본 발명의 일 실시예에 따라, 지연된 클럭 신호 D7(520)를 이용하여 타이밍 펄스 ClkD7(530)을 도출하는 것을 나타낸다. 클럭 신호 ECLK(510)는 AND 게이트에서 지연된 클럭 신호 D7(520)와 결합하여 타이밍 펄스 ClkD7(530)을 생성한다. 본 기술 분야에서 숙련된 당업자들은 이러한 기술은 생성된 타이밍 펄스 ClkD7(530)에서 깨끗하고 단조로운 펄스 에지들을 생성할 것이라는 것을 인식할 것이다.

도 6 내지 도 8f에서, 이중 펌프형(double-pumped) SRAM 회로를 제어하기 위 해 사용될 수 있는 타이머 설계를 설명한다. 타이머는 일반 플렉서블 타이머 지연 셀들 및 도 1a 내지 도 5에 앞서 설명된 종합적인 아키텍처를 이용한다. 도 8a 내지 도 8f에 도시된 6개의 논리 회로들은 SRAM 회로를 제어하는 내부 제어 신호들을 생성한다.

도 6은 본 발명의 일 실시예에 따라, SRAM 회로 내의 내부 제어 신호들의 타이밍을 도시한다. 내부 제어 신호들은 워드선(WL)(604), 컬럼 선택 바(COLSELB)(606), 부하(608), 감지 증폭기 인에이블(SAE)(610), 프리차지 바(PCHGB)(612), 및 감지 증폭기 프리차지 바(SAPCHGB)(614)를 포함한다. 내부 제어 신호들은 포지티브 에지가 기준 지연 제로(D0)(620)로서 기능할 때 외부 클럭 기준 ECLK(602)에 대하여 생성되어야 한다.

WL(604) 내부 제어 신호는 ECLK(602)의 1 클럭 주기 내에 2개의 펄스들을 포함할 수 있다. 판독 워드선(RWL) 펄스로서 참조되는 WL(604) 상의 제1 펄스는 판독 동작을 수행하기 위해 이용될 수 있다. 기입 워드선(WWL) 펄스로서 참조되는 WL(604) 상의 제2 펄스는 기입 동작을 수행하기 위해 이용될 수 있다. WL(604) 상의 판독 펄스는 D8(634)에서 어서트(assert)되고 D15(640)에서 디어서트(de-assert)된다. WL(604) 상의 기입 펄스는 D20(650)에서 어서트되고 D27(660)에서 디어서트된다.

COLSELB(606) 내부 제어 신호는 판독 동작 동안 사용되는 하나 이상의 컬럼 선택 비트들의 타이밍을 도시한다. 하나 이상의 COLSELB(606) 신호들은 SRAM 회로 내의 판독 컬럼 다중화기(mux)가 복수의 비트선으로부터 한 세트의 비트선을 선택 하게 하도록 이용될 수 있다. 예를 들어, 소정의 내부 SRAM 구조가 2대1 판독 컬럼 mux를 포함하면, 2개의 상이한 COLSELB 신호들인 COLSELB0 및 COLSELB1이 생성되어 2대1 판독 컬럼 mux를 제어하는데 이용될 수 있다. COLSELB0 및 COLSELB1 모두의 생성 및 타이밍은 동일해야 한다. 그러나 연관된 판독 어드레스 내에서 적어도 하나의 비트값에 따라 2개의 COLSELB 신호들 중 단지 하나만이 한번에 어서트되어야 한다. COLSELB(606) 신호는 액티브-네가티브(active-negative)일 수 있고, D7(632)에서 어서트되고 D16(642)에서 디어서트될 수 있다.

부하(608) 내부 제어 신호는 SRAM 회로 내의 하나 이상의 부하 신호들의 타이밍을 도시한다. 부하 신호들의 수는 SRAM 회로 내의 비트선들의 다중화 구조(multiplexing structure)를 반영해야 한다. 예를 들어, 2대1 비트선 다중화 구조에서는, 2개의 부하 신호들인 LOAD0 및 LOAD1이 생성되어야 한다. LOAD0 및 LOAD1 모두의 생성 및 타이밍은 동일해야 한다. 그러나, 연관된 판독 또는 기입 어드레스 내의 적어도 하나의 비트값에 따라 2개의 부하 신호들 중 단지 하나만이 한번에 어서트되어야 한다.

각각의 부하(608) 신호는 ECLK(602)의 1 클럭 주기 내에 2번까지 펄싱될 수 있다. 판독 동작이 요청되면, 부하(608)는 D6(630)에서 어서트되고 D17(644)에서 디어서트된다. 기입 동작이 요청되면, 부하(608)는 D20(650)에서 어서트되고 D31(664)에서 디어서트된다.

SAE(610) 내부 제어 신호는 ECLK(602)의 1 클럭 주기 내에서 한번 펄싱한다. SAE(610) 신호는 D16(642)에서 어서트되고 D21(652)에서 디어서트되어야 한다. PCHGB(612) 내부 제어 신호는 ECLK(602)의 1 클럭 주기 내에서 한번 펄싱한다. PCHGB(612) 신호는 D6(630)에서 어서트되고 D29(662)에서 디어서트되어야 한다. SAPCHGB(614) 내부 제어 신호는 ECLK(602)의 1 클럭 주기 내에서 한번 펄싱한다. SAPCHGB(614) 신호는 D6(630)에서 어서트되고 D23(654)에서 디어서트되어야 한다.

도 7은 본 발명의 일 실시예에 따라, SRAM 회로 내에서 내부 제어 신호들을 생성할 때 사용하기 위해 지연된 클럭 신호들을 생성하도록 구성된 일반 플렉서블 타이머(700)를 도시한다. 일반 플렉서블 타이머(700)는 3개의 핀-프로그램가능 지연 셀들(742, 746, 756), 및 출력들 D7(710), D9(712), D11(714), D13(716), D15(718), D17(720), D19(722), D21(724), D23(726), D25(728) 및 D27(730)으로서 도시된 클럭 ECLK(706)의 11개의 지연 버전들을 생성하도록 구성된 8개의 미세 조정(fine-tune) 지연 셀들(744, 748, 750, 752, 758, 760, 762, 764)를 포함한다. 일반 플렉서블 타이머(700)는 또한 적어도 2개의 스페어(spare) 미세 조정 지연 셀들(740, 754)을 포함하며, 그것들은 하나의 상호접속 층을 변형함으로써 일반 플렉서블 타이머(700) 내로의 통합을 위해 제조 및 이용가능하게 되어야 한다. 일반 플렉서블 타이머(700)는 또한 구성 입력들(702, 704)을 포함하고, 이들은 유효 구성 비트들이 핀-프로그램가능 지연 셀들(742, 746, 756)에 제공되는 것을 보장하도록 입력 로직에 의해 처리된다.

본 기술 분야에 숙련된 당업자들은 도 7의 기본 아키텍처에 기타 소자들을 추가하여 SRAM 디바이스에 대해 임의 유형의 원하는 제어 신호를 생성하기 위해 필요한 임의의 추가적인 지연된 클럭 신호들을 생성할 수 있다.

일반 플렉서블 타이머(700)의 출력들은 도 8a 내지 도 8f에 도시된 로직과 결합되어 도 6에 도시된 내부 제어 신호들(604, 606, 608, 610, 612, 614)을 생성한다. 이들 내부 제어 신호들 중 하나 이상이 조정될 필요가 있는 경우, 일반 플렉서블 타이머(700) 내의 지연 셀들은 도 2 및 도 3에서 논의된 바와 같이, 구성 입력들(702 및 704)을 통해, 또는 개별적인 지연 셀들의 튜닝을 통해 구성될 수도 있다. 또한, 지연 셀 상호접속의 평면 조직(planar organization)은 스페어 미세 조정 지연 셀들(740 및 754)을 이용하여 특정 경로들에서 추가적인 지연을 도입하는 것을 용이하게 한다. 클럭 신호 ECLK(706)는 도 6에 도시된 클럭 신호 ECLK(602)와 일반적으로 동일하다.

도 8a 내지 도 8f는 본 발명의 각종 실시예들에 따라, SRAM 회로 내에서 내부 제어 신호들을 생성하기 위해 이용되는 논리 회로들을 도시한다.

도 8a는 도 6에 도시된 WL(604) 내부 제어 신호를 생성하기 위해 사용되는 논리 회로를 도시한다. 도 7의 ECLK(706), D7(710), D11(714) 및 D19(722)는 RE_LAT(810), WE_FF(812) 및 PDEC(814)와 함께 입력들로서 사용된다. RE_LAT(810)는 SRAM 회로에 대한 판독 인에이블 입력의 래치된 버전이다. WE_FF(812)는 SRAM 회로에 대한 기입 인에이블을 나타내는 플립 플롭의 출력이다. PDEC(814)는 어서트되는 경우에 워드선(604)이 어서트되는 것을 나타내는 프리디코더 출력이다. 이러한 논리 회로의 예는 워드선 클럭(WLCLK)(816)을 생성하는데 사용될 수 있다.

도 8b는 도 6에 도시된 COLSELB(606) 내부 제어 신호를 생성하는데 사용되는 논리 회로를 도시한다. 이러한 회로의 하나 이상의 예는 하나 이상의 COLSELB 신 호들을 생성하는데 사용되며, SRAM에 대한 판독 어드레스 입력에 따라, COLSELB 신호들 중 단지 하나만이 한번에 어서트된다. 도 7의 ECLK(706) 및 D9(712)는 RE_LAY(810) 및 Radr(820)과 함께 입력들로서 사용된다. 전술된 바와 같이, RE_LAT(810)는 SRAM 회로에 대한 판독 인에이블 입력의 래치된 버전이다. Radr(820) 신호는 SRAM 판독 어드레스 입력 신호로부터의 어드레스 비트일 수 있다. 대안적으로는, Radr(820)이 SRAM 판독 어드레스 입력 신호의 디코딩 버전의 한 비트일 수 있다.

도 8c는 도 6에 도시된 LOAD(608) 내부 제어 신호를 생성하는데 사용되는 논리 회로를 도시한다. ECLK(706), D11(714), RE_LAT(810), Radr(820), D13(716), D25(728), WE_FF(812)를 포함하는 전술된 신호들이 입력들로서 사용된다. 부가적으로, Wadr(822도 입력으로서 사용된다. Wadr(822)이 SRAM 기입 어드레스 입력 신호에 대응하는 점을 제외하면, Wadr(822)는 일반적으로 Radr(820)과 기능이 동일하다. D14(817)는 인버터 지연을 이용하여 생성된다.

도 8d는 도 6에 도시된 SAE(610) 내부 제어 신호를 생성하는데 사용되는 논리 회로를 도시한다. D9(712), RE_LAT(810), Radr(820) 및 D15(718)를 포함하는 전술된 신호들이 입력들로서 사용된다. 부가적으로, RE_FF(815), 플립 플롭으로부터 SRAM 회로에 대한 판독 인에이블도 입력으로서 사용된다. D10(813)은 인버터 지연을 이용하여 생성된다.

도 8e는 도 6에 도시된 PCHGB(612) 내부 제어 신호를 생성하는데 사용되는 논리 회로를 도시한다. ECLK(706), RE_LAT(810), D9(712), D13(716), D23(726) 및 WE-FF(812)를 포함하는 전술된 신호들이 입력들로서 사용된다. D14(817)는 인버터 지연을 이용하여 생성된다.

도 8f는 도 6에 도시된 SAPCHGB(614) 내부 제어 신호를 생성하는데 이용되는 논리 회로를 도시한다. ECLK(706), D11(714), RE_LAT(810), D7(710), D17(720), 및 WE_FF(812)를 포함하는 전술된 신호들이 입력들로서 사용된다.

도 9는 본 발명의 하나 이상의 양태들이 구현될 수 있는 집적 회로(900)를 도시한다. 집적 회로(900)는 코어 로직(920) 뿐만 아니라 입출력 회로들(910, 912, 914 및 916)을 포함한다. 집적 회로(900)는 또한 적어도 하나의 타이머(930)를 포함한다. 타이머(930)는 도 3 및 도 2에 각각 도시된 핀-프로그램가능 지연 셀들 및 미세 조정 지연 셀들의 임의의 조합을 포함한다. 타이머(930)는 집적 회로(900) 내에서의 회로의 동작을 제어하기 위한 내부 제어 신호들을 생성하는데 사용된다.

도 10은 본 발명의 하나 이상의 양태들이 구현될 수 있는 SRAM 회로를 포함하는 집적 회로(1000)를 도시한다. 집적 회로(1000)는 코어 로직(1020) 뿐만 아니라 입출력 회로들(1010, 1012, 1014 및 1016)을 포함한다. 집적 회로(1000)는 또한 적어도 하나의 타이머(1030)를 포함한다. 타이머(1030)는 도 3 및 도 2에 각각 도시된 핀-프로그램가능 지연 셀들 및 미세 조정 지연 셀들의 임의의 조합을 포함한다. 타이머(1030)는 집적 회로(1000) 내에서 SRAM(1040)의 기능 및 타이밍을 제어하는 내부 제어 신호들을 생성하는데 이용된다.

요약하면, 타이머 회로들의 설계를 용이하게 하는 3개의 빌딩 블록들이 도입 된다. 제1 빌딩 블록은 4개의 트랜지스터를 포함하는 지연 소자로서 단일 금속층을 이용하여 지연 소자가 5개의 구성들 중 하나로 맞춤화되게 한다. 제2 빌딩 블록은 2개의 지연 소자와 출력 버퍼를 포함하는 미세 조정 지연 셀이다. 제3 빌딩 블록은 다수의 지연 소자를 포함하는 핀-프로그램가능 지연 셀이며, 지연 소자들 각각은 단일 금속층을 이용하여 맞춤화될 수 있다. 핀-프로그램가능 지연 셀의 타이밍 특징도 입력 제어 신호들의 세트를 이용하여 수명 회로(life circuit)에서 맞춤화될 수 있다. 미세 조정 지연 셀 및 핀-프로그램가능 지연 셀을 결합하여 삽입된 SRAM 모듈들과 같은 각종 집적 회로들을 제어하는데 사용되는 일반 플렉서블 타이머를 형성할 수 있다. 일반 플렉서블 타이머의 전체 구조는 고품질 설계를 실현하기 위해 필요한 노력을 감소시키고 설계 에러가 발생했을 때 다수의 비용 절감용 대체물을 도입한다.

이상은 본 발명의 실시예들에 관한 것이나 그 기본 범위에서 벗어나지 않고 발명의 다른 실시예 및 추가의 실시예가 고안될 수 있다. 예를 들어, 본 발명의 양태들은 하드웨어 또는 소프트웨어 또는 하드웨어와 소프트웨어의 조합으로 구현될 수 있다. 따라서, 본 발명의 범위는 이하의 청구범위에 의해 결정된다.

도 1a 내지 도 1e는 본 발명의 다양한 실시예에 따른, 지연 소자군에 대한 회로 설계 및 상호접속 구성을 나타내는 도면.

도 2는 본 발명의 일 실시예에 따른 미세 조정 지연 셀의 회로 설계를 나타내는 도면.

도 3a는 본 발명의 일 실시예에 따른 핀-프로그램가능 지연 셀의 회로 설계를 나타내는 도면.

도 3b 내지 도 3d는 본 발명의 다양한 실시예에 따른, 도 3a의 핀-프로그래가능 지연 셀을 통과하는 클럭 전파 경로를 나타내는 도면.

도 4a는 본 발명의 일 실시예에 따른 예시적인 일반 플렉서블 타이머 구성을 나타내는 도면.

도 4b는 본 발명의 일 실시예에 따른 도 4b의 일반 플렉서블 타이머의 발췌도.

도 5는 본 발명의 일 실시예에 따른 타이밍 펄스를 유도하는 지연 클럭 신호의 이용을 나타내는 도면.

도 6은 본 발명의 일 실시예에 따른 SRAM 회로 내의 내부 제어 신호들의 타이밍을 나타내는 도면.

도 7은 본 발명의 일 실시예에 따른, SRAM 회로 내의 내부 제어 신호들을 생성하는 데 이용하기 위하여 지연 클럭 신호들을 생성하도록 구성된 일반 플렉서블 타이머를 나타내는 도면.

도 8a 내지 도 8f는 본 발명의 다양한 실시예에 따른 SRAM 회로 내의 내부 제어 신호들을 생성하는 데 이용되는 논리 회로들을 나타내는 도면.

도 9는 본 발명의 하나 이상의 양태들이 구현될 수 있는 집적 회로를 나타내는 도면.

도 10은 본 발명의 하나 이상의 양태들이 구현될 수 있는 SRAM 회로를 포함하는 집적 회로를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

101,102,103,104,105: 지연 소자

120: 입력

122: 출력

200: 미세 조정 지연 셀

214: 출력 드라이버

Claims

입력 신호가 송신되는 입력 채널,

제1 송신 게이트를 제어하기 위해 제1 제어 신호가 송신되는 제1 제어 입력 채널,

제2 송신 게이트 및 제3 송신 게이트를 제어하기 위해 제2 제어 신호가 송신되는 제2 제어 입력 채널 - 상기 제1 송신 게이트 및 상기 제2 송신 게이트가 폐쇄되고 상기 제3 송신 게이트가 개방되면, 상기 입력 신호는 상기 제1 송신 게이트 및 상기 제2 송신 게이트를 통해 병렬로 송신됨 - ,

상기 입력 채널과 상기 제3 송신 게이트 사이에 배치된 제1 지연 소자 세트 - 각 지연 소자는 단일 상호접속 층 변경(single interconnect layer change)에 의해 재구성(reconfigure)될 수 있음 - ,

제2 지연 소자 세트 - 각 지연 소자는 단일 상호접속 층 변경에 의해 재구성될 수 있고, 상기 제1 송신 게이트, 상기 제2 송신 게이트 및 상기 제3 송신 게이트는 상기 제1 지연 소자 세트와 상기 제2 지연 소자 세트 사이에 배치되며, 상기 입력 채널은 상기 제1 송신 게이트의 입력 및 상기 제2 송신 게이트의 입력에 연결되고, 상기 제1 송신 게이트의 출력 및 상기 제2 송신 게이트의 출력은 상기 제2 지연 소자 세트에 연결됨 - , 및

제1 출력 신호가 송신되는 제1 출력 채널

을 포함하는 핀-프로그램가능 지연 셀(pin-programmable delay cell).
제1항에 있어서,

상기 입력 신호가 상기 제2 지연 소자 세트로의 3개의 경로 중 하나를 취할 수 있도록, 상기 제1 제어 신호 및 상기 제2 제어 신호가 상기 제1 송신 게이트, 상기 제2 송신 게이트 및 상기 제3 송신 게이트를 구성(configure)하는 핀-프로그램가능 지연 셀.
제2항에 있어서,

상기 입력 신호가 상기 제1 송신 게이트, 상기 제2 송신 게이트 및 상기 제2 지연 소자 세트를 통하여 송신되지만 - 상기 입력 신호는 상기 제1 송신 게이트 및 상기 제2 송신 게이트를 통하여 병렬로 송신됨 - , 상기 제1 지연 소자 세트 또는 상기 제3 송신 게이트를 통하여서는 송신되지 않도록, 상기 제1 제어 신호 및 상기 제2 제어 신호가 상기 제1 송신 게이트, 상기 제2 송신 게이트 및 상기 제3 송신 게이트를 구성하는 핀-프로그램가능 지연 셀.
제2항에 있어서,

상기 입력 신호가 상기 제2 송신 게이트 및 상기 제2 지연 소자 세트를 통하여 송신되지만, 상기 제1 지연 소자 세트, 상기 제1 송신 게이트 또는 상기 제3 송신 게이트를 통하여서는 송신되지 않도록, 상기 제1 제어 신호 및 상기 제2 제어 신호가 상기 제1 송신 게이트, 상기 제2 송신 게이트 및 상기 제3 송신 게이트를 구성하는 핀-프로그램가능 지연 셀.
제2항에 있어서,

상기 입력 신호가 상기 제1 지연 소자 세트, 상기 제3 송신 게이트 및 상기 제2 지연 소자 세트를 통하여 송신되지만, 상기 제1 송신 게이트 또는 상기 제2 송신 게이트를 통하여서는 송신되지 않도록, 상기 제1 제어 신호 및 상기 제2 제어 신호가 상기 제1 송신 게이트, 상기 제2 송신 게이트 및 상기 제3 송신 게이트를 구성하는 핀-프로그램가능 지연 셀.
제2항에 있어서,

상기 제1 지연 소자 세트, 상기 제3 송신 게이트 및 상기 제2 지연 소자 세트를 통과하는 제3 경로와 관련된 전파 지연(propagation delay)이 상기 제2 송신 게이트 및 상기 제2 지연 소자 세트를 통과하는 제2 경로와 관련된 전파 지연보다 크고, 상기 제2 송신 게이트 및 상기 제2 지연 소자 세트를 통과하는 상기 제2 경로와 관련된 전파 지연은 상기 제1 송신 게이트, 상기 제2 송신 게이트 및 상기 제2 지연 소자 세트를 통과하는 제1 경로와 관련된 전파 지연보다 큰 핀-프로그램가능 지연 셀.
제1항에 있어서,

상기 제1 출력 신호의 버퍼링된 출력이 송신되는 제2 출력 채널을 더 포함하고, 상기 제1 출력 채널과 상기 제2 출력 채널 사이에 출력 버퍼가 배치되어 상기 제2 출력 채널에 연결된 임의의 부하 용량(load capacitance)을 상기 제1 출력 채널로부터 분리(isolate)하는 핀-프로그램가능 지연 셀.
제1항에 있어서,

상기 제2 제어 신호를 반전시키도록 구성되고 상기 제3 송신 게이트에 연결되는 인버터를 더 포함하여, 상기 제3 송신 게이트에 의해 수신되는 제어 신호가, 상기 제2 송신 게이트에 의해 수신되는 제어 신호에 대하여 반전되도록 하는 핀-프로그램가능 지연 셀.
핀-프로그램가능 지연 셀, 및

상기 핀-프로그램가능 지연 셀에 연결된 적어도 하나의 미세 조정 지연 셀(fine-tune delay cell)을 포함하는 일반 플렉서블 타이머(generic flexible timer)로서,

상기 핀-프로그램가능 지연 셀은,

입력 신호가 송신되는 입력 채널,

제1 송신 게이트를 제어하기 위해 제1 제어 신호가 송신되는 제1 제어 입력 채널,

제2 송신 게이트 및 제3 송신 게이트를 제어하기 위해 제2 제어 신호 가 송신되는 제2 제어 입력 채널 - 상기 제1 송신 게이트 및 상기 제2 송신 게이트가 폐쇄되고 상기 제3 송신 게이트가 개방되면, 상기 입력 신호는 상기 제1 송신 게이트 및 상기 제2 송신 게이트를 통해 병렬로 송신됨 - ,

상기 입력 채널과 상기 제3 송신 게이트 사이에 배치된 제1 지연 소자 세트 - 각 지연 소자는 단일 상호접속 층 변경을 이용하여 재구성될 수 있음 - ,

제2 지연 소자 세트 - 각 지연 소자는 단일 상호접속 층 변경을 이용하여 재구성될 수 있고, 상기 제1 송신 게이트, 상기 제2 송신 게이트 및 상기 제3 송신 게이트는 상기 제1 지연 소자 세트와 상기 제2 지연 소자 세트 사이에 배치되며, 상기 입력 채널은 상기 제1 송신 게이트의 입력 및 상기 제2 송신 게이트의 입력에 연결되고, 상기 제1 송신 게이트의 출력 및 상기 제2 송신 게이트의 출력은 상기 제2 지연 소자 세트에 연결됨 - , 및

두 개의 출력 채널 - 버퍼링되지 않은 출력 신호가 상기 두 개의 출력 채널 중 제1 출력 채널을 통하여 송신되고, 버퍼링된 출력 신호가 상기 두 개의 출력 채널 중 제2 출력 채널을 통하여 송신됨 - 을 포함하고,

각 미세 조정 지연 셀은,

입력 신호가 수신 및 송신되는 입력 채널,

상기 입력 채널에 연결된 제1 지연 소자,

상기 제1 지연 소자에 연결된 제2 지연 소자 - 각각의 상기 제1 지연 소자 및 상기 제2 지연 소자는 단일 상호접속 층 변경에 의해 재구성될 수 있음 - ,

상기 제2 지연 소자에 연결된 출력 드라이버,

출력 신호가 송신되는 출력 채널, 및

버퍼링된 출력 신호가 송신되는 버퍼링된 출력 채널

을 포함하는 일반 플렉서블 타이머.
제9항에 있어서,

기준 클럭 신호가 상기 제1 입력 채널을 통하여 수신 및 송신되고, 적어도 상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호 또는 상기 미세 조정 지연 셀로부터의 버퍼링된 출력 신호가 상기 기준 클럭 신호와 결합하여 폭 및 지연이 제어된 클럭 펄스들을 생성하는 일반 플렉서블 타이머.
제9항에 있어서,

상기 적어도 하나의 미세 조정 지연 셀은 제1 버퍼링된 출력 신호를 생성하는 제1 미세 조정 지연 셀, 제2 버퍼링된 출력 신호를 생성하는 제2 미세 조정 지연 셀, 및 제3 버퍼링된 출력 신호를 생성하는 제3 미세 조정 지연 셀을 포함하고,

상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호는 기준 클럭 신호에 대하여 제1 숫자의 로직 지연만큼 지연되고, 상기 제1 버퍼링된 출력 신호는 상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제2 버퍼링된 출력 신호는 상기 제1 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제3 버퍼링된 출력 신호는 상기 제2 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되는 일반 플렉서블 타이머.
제11항에 있어서,

적어도 상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호, 상기 제1 버퍼링된 출력 신호, 상기 제2 버퍼링된 출력 신호, 또는 상기 제3 버퍼링된 출력 신호가 상기 기준 클럭 신호와 결합되어 폭 및 지연이 제어된 클럭 펄스들을 생성하는 일반 플렉서블 타이머.
제9항에 있어서,

상기 적어도 하나의 미세 조정 지연 셀은 제1 버퍼링된 출력 신호를 생성하는 제1 미세 조정 지연 셀, 제2 버퍼링된 출력 신호를 생성하는 제2 미세 조정 지연 셀, 제3 버퍼링된 출력 신호를 생성하는 제3 미세 조정 지연 셀, 제4 버퍼링된 출력 신호를 생성하는 제4 미세 조정 지연 셀, 및 제5 버퍼링된 출력 신호를 생성하는 제5 미세 조정 지연 셀을 포함하고,

상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호는 기준 클럭 신 호에 대하여 제1 숫자의 논리 지연만큼 지연되고, 상기 제1 버퍼링된 출력 신호는 상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제2 버퍼링된 출력 신호는 상기 제1 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제3 버퍼링된 출력 신호는 상기 제2 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제4 버퍼링된 출력 신호는 상기 제3 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제5 버퍼링된 출력 신호는 상기 제4 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되는 일반 플렉서블 타이머.
제13항에 있어서,

적어도 상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호, 상기 제1 버퍼링된 출력 신호, 상기 제2 버퍼링된 출력 신호, 상기 제3 버퍼링된 출력 신호, 상기 제4 버퍼링된 출력 신호 또는 상기 제5 버퍼링된 출력 신호가 상기 기준 클럭 신호와 결합되어 폭 및 지연이 제어된 클럭 펄스들을 생성하는 일반 플렉서블 타이머.
제9항에 있어서,

상기 적어도 하나의 미세 조정 지연 셀은 제1 버퍼링된 출력 신호를 생성하는 제1 미세 조정 지연 셀, 제2 버퍼링된 출력 신호를 생성하는 제2 미세 조정 지연 셀, 제3 버퍼링된 출력 신호를 생성하는 제3 미세 조정 지연 셀, 제4 버퍼링된 출력 신호를 생성하는 제4 미세 조정 지연 셀, 제5 버퍼링된 출력 신호를 생성하는 제5 미세 조정 지연 셀, 제6 버퍼링된 출력 신호를 생성하는 제6 미세 조정 지연 셀, 및 제7 버퍼링된 출력 신호를 생성하는 제7 미세 조정 지연 셀을 포함하고,

상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호는 기준 클럭 신호에 대하여 제1 숫자의 논리 지연만큼 지연되고, 상기 제1 버퍼링된 출력 신호는 상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제2 버퍼링된 출력 신호는 상기 제1 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제3 버퍼링된 출력 신호는 상기 제2 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제4 버퍼링된 출력 신호는 상기 제3 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제5 버퍼링된 출력 신호는 상기 제4 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제6 버퍼링된 출력 신호는 상기 제5 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되고, 상기 제7 버퍼링된 출력 신호는 상기 제6 버퍼링된 출력 신호에 대하여 2 로직 지연만큼 지연되는 일반 플렉서블 타이머.
제15항에 있어서,

적어도 상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호, 상기 제1 버퍼링된 출력 신호, 상기 제2 버퍼링된 출력 신호, 상기 제3 버퍼링된 출력 신호, 상기 제4 버퍼링된 출력 신호, 상기 제5 버퍼링된 출력 신호, 상기 제6 버퍼링된 출력 신호, 또는 상기 제7 버퍼링된 출력 신호가 상기 기준 클럭 신호와 결합되 어 폭 및 지연이 제어된 클럭 펄스들을 생성하는 일반 플렉서블 타이머.
복수의 입력/출력 회로;

코어 로직; 및

상기 코어 로직에 연결된 타이머

를 포함하는 집적 회로로서,

상기 타이머는,

핀-프로그램가능 지연 셀, 및

상기 핀-프로그램가능 지연 셀에 연결된 적어도 하나의 미세 조정 지연 셀을 포함하고,

상기 핀-프로그램가능 지연 셀은,

입력 신호가 송신되는 입력 채널,

제1 송신 게이트를 제어하기 위해 제1 제어 신호가 송신되는 제1 제어 입력 채널,

제2 송신 게이트 및 제3 송신 게이트를 제어하기 위해 제2 제어 신호 가 송신되는 제2 제어 입력 채널 - 상기 제1 송신 게이트 및 상기 제2 송신 게이트가 폐쇄되고 상기 제3 송신 게이트가 개방되면, 상기 입력 신호는 상기 제1 송신 게이트 및 상기 제2 송신 게이트를 통해 병렬로 송신됨 - ,

상기 입력 채널과 상기 제3 송신 게이트 사이에 배치된 제1 지연 소자 세트 - 각 지연 소자는 단일 상호접속 층 변경에 의해 재구성될 수 있음 - ,

제2 지연 소자 세트 - 각 지연 소자는 단일 상호접속 층 변경에 의해 재구성될 수 있고, 상기 제1 송신 게이트, 상기 제2 송신 게이트 및 상기 제3 송신 게이트는 상기 제1 지연 소자 세트와 상기 제2 지연 소자 세트 사이에 배치됨 - , 및

두 개의 출력 채널 - 버퍼링되지 않은 출력 신호가 상기 두 개의 출력 채널 중 제1 출력 채널을 통하여 송신되고, 버퍼링된 출력 신호가 상기 두 개의 출력 채널 중 제2 출력 채널을 통하여 송신됨 - 을 포함하고,

각 미세 조정 지연 셀은,

입력 신호가 수신 및 송신되는 입력 채널,

상기 입력 채널에 연결된 제1 지연 소자,

상기 제1 지연 소자에 연결된 제2 지연 소자 - 각각의 상기 제1 지연 소자 및 상기 제2 지연 소자는 단일 상호접속 층 변경에 의해 재구성될 수 있음 - ,

상기 제2 지연 소자에 연결된 출력 드라이버,

출력 신호가 송신되는 출력 채널, 및

버퍼링된 출력 신호가 송신되는 버퍼링된 출력 채널

을 포함하는 집적 회로.
제17항에 있어서,

기준 클럭 신호가 상기 제1 입력 채널을 통하여 수신 및 송신되고, 적어도 상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호 또는 상기 미세 조정 지연 셀로부터의 버퍼링된 출력 신호가 상기 기준 클럭 신호와 결합되어 폭 및 지연이 제어된 클럭 펄스들을 생성하는 집적 회로.
제17항에 있어서,

상기 적어도 하나의 미세 조정 지연 셀은 제1 버퍼링된 출력 신호를 생성하는 제1 미세 조정 지연 셀, 제2 버퍼링된 출력 신호를 생성하는 제2 미세 조정 지연 셀, 및 제3 버퍼링된 출력 신호를 생성하는 제3 미세 조정 지연 셀을 포함하고,

상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호는 기준 클럭 신호에 대하여 지연되고, 상기 제1 버퍼링된 출력 신호는 상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호에 대하여 지연되고, 상기 제2 버퍼링된 출력 신호는 상기 제1 버퍼링된 출력 신호에 대하여 지연되고, 상기 제3 버퍼링된 출력 신호는 상기 제2 버퍼링된 출력 신호에 대하여 지연되는 집적 회로.
제19항에 있어서,

적어도 상기 핀-프로그램가능 지연 셀로부터의 버퍼링된 출력 신호, 상기 제1 버퍼링된 출력 신호, 상기 제2 버퍼링된 출력 신호, 또는 상기 제3 버퍼링된 출력 신호는 상기 기준 클럭 신호와 결합되어 폭 및 지연이 제어된 클럭 펄스들을 생성하는 집적 회로.