JP3171346B2 - 遅延回路 - Google Patents
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Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図４） 発明が解決しようとする課題（図４） 課題を解決するための手段（図１〜図３） 作用（図３） 実施例（図１〜図３） 発明の効果
【０００２】
【産業上の理由分野】本発明は遅延回路に関し、特に複
数段の遅延素子を接続して所望の遅延時間を得るように
なされたプログラマブル遅延回路に適用して好適なもの
である。
数段の遅延素子を接続して所望の遅延時間を得るように
なされたプログラマブル遅延回路に適用して好適なもの
である。
【０００３】
【従来の技術】従来、複数の遅延素子を接続したプログ
ラマブル遅延回路においては、入力信号を当該複数の遅
延素子のうち所定段数分の遅延素子を介して出力するこ
とにより、所望の時間だけ遅延された出力信号を得るよ
うになされている。すなわち図４に示すように、プログ
ラマブル遅延回路１は、それぞれ遅延時間Ｔを有する複
数の遅延素子２〜８を直列接続すると共に、先頭に接続
された遅延素子２の入力端側及び各遅延素子２〜８の出
力端側に接続された複数の並列脚を有し、各並列脚の一
端がマルチプレクサ９の入力端に接続されている。
ラマブル遅延回路においては、入力信号を当該複数の遅
延素子のうち所定段数分の遅延素子を介して出力するこ
とにより、所望の時間だけ遅延された出力信号を得るよ
うになされている。すなわち図４に示すように、プログ
ラマブル遅延回路１は、それぞれ遅延時間Ｔを有する複
数の遅延素子２〜８を直列接続すると共に、先頭に接続
された遅延素子２の入力端側及び各遅延素子２〜８の出
力端側に接続された複数の並列脚を有し、各並列脚の一
端がマルチプレクサ９の入力端に接続されている。
【０００４】これにより入力端子１０より入力される入
力信号Ｓ0 は各遅延素子２〜８の出力端から遅延出力信
号Ｓ1 〜Ｓ7 として出力されるようになされている。こ
こでマルチプレクサ９が各並列脚との接続を切り換える
ことにより、これに応じて当該遅延出力信号Ｓ1 〜Ｓ7
及び入力信号Ｓ0 のうちいづれか１つの遅延出力信号Ｓ
1 〜Ｓ7 、又はＳ0 が選択されてマルチプレクサ９の出
力端子１１から出力されるようになされている。
力信号Ｓ0 は各遅延素子２〜８の出力端から遅延出力信
号Ｓ1 〜Ｓ7 として出力されるようになされている。こ
こでマルチプレクサ９が各並列脚との接続を切り換える
ことにより、これに応じて当該遅延出力信号Ｓ1 〜Ｓ7
及び入力信号Ｓ0 のうちいづれか１つの遅延出力信号Ｓ
1 〜Ｓ7 、又はＳ0 が選択されてマルチプレクサ９の出
力端子１１から出力されるようになされている。
【０００５】従つてマルチプレクサ９が遅延素子２の入
力端側の並列脚と接続した場合には遅延時間０の出力信
号Ｓ0 が出力端子１１から出力されるのに対して、マル
チプレクサ９が遅延素子２の出力端側の並列脚と接続し
た場合には遅延素子２を介することにより時間Ｔだけ遅
延された遅延出力信号Ｓ1 が出力端子１１から出力され
る。またマルチプレクサ９が遅延素子３の出力端側の並
列脚と接続した場合には遅延素子２及び３を介すること
により時間２Ｔだけ遅延された出力信号Ｓ2 が出力端子
１１から出力され、これと同様にマルチプレクサ９が各
遅延素子４〜７、又は８の出力端側の各並列脚と接続し
た場合には遅延時間３Ｔ〜６Ｔ、又は７Ｔの遅延出力信
号Ｓ3 〜Ｓ6 、又はＳ7 が出力端子１１から出力され
る。
力端側の並列脚と接続した場合には遅延時間０の出力信
号Ｓ0 が出力端子１１から出力されるのに対して、マル
チプレクサ９が遅延素子２の出力端側の並列脚と接続し
た場合には遅延素子２を介することにより時間Ｔだけ遅
延された遅延出力信号Ｓ1 が出力端子１１から出力され
る。またマルチプレクサ９が遅延素子３の出力端側の並
列脚と接続した場合には遅延素子２及び３を介すること
により時間２Ｔだけ遅延された出力信号Ｓ2 が出力端子
１１から出力され、これと同様にマルチプレクサ９が各
遅延素子４〜７、又は８の出力端側の各並列脚と接続し
た場合には遅延時間３Ｔ〜６Ｔ、又は７Ｔの遅延出力信
号Ｓ3 〜Ｓ6 、又はＳ7 が出力端子１１から出力され
る。
【０００６】
【発明が解決しようとする課題】このように従来のプロ
グラマブル遅延回路１においては、入力信号を単位時間
Ｔ（これをプログラマブル遅延回路における最小分解能
と呼ぶ）遅延させて出力する遅延素子２〜８を直列接続
することにより、各出力端までの遅延素子の段数に応じ
て、単位時間Ｔの所定倍の遅延時間でなる遅延出力信号
Ｓ1 〜Ｓ7 を出力するようになされている。
グラマブル遅延回路１においては、入力信号を単位時間
Ｔ（これをプログラマブル遅延回路における最小分解能
と呼ぶ）遅延させて出力する遅延素子２〜８を直列接続
することにより、各出力端までの遅延素子の段数に応じ
て、単位時間Ｔの所定倍の遅延時間でなる遅延出力信号
Ｓ1 〜Ｓ7 を出力するようになされている。
【０００７】ところで、入力信号を遅延素子を介して出
力する際に要する消費電力は、一般に遅延素子の遅延時
間Ｔに依存し、遅延時間Ｔを短くする程消費電力が増大
するという特性がある。これにより、従来のプログラマ
ブル遅延回路のように全ての遅延素子を、入力信号を単
位時間Ｔ遅延させて出力する遅延素子２〜８として構成
すると、各遅延素子によつて消費される電力が大きくな
り、回路全体として著しい消費電力が必要になるという
問題があつた。
力する際に要する消費電力は、一般に遅延素子の遅延時
間Ｔに依存し、遅延時間Ｔを短くする程消費電力が増大
するという特性がある。これにより、従来のプログラマ
ブル遅延回路のように全ての遅延素子を、入力信号を単
位時間Ｔ遅延させて出力する遅延素子２〜８として構成
すると、各遅延素子によつて消費される電力が大きくな
り、回路全体として著しい消費電力が必要になるという
問題があつた。
【０００８】本発明は以上の点を考慮してなされたもの
で、回路全体としての消費電力を低く抑えることができ
る遅延回路を提案しようとするものである。
で、回路全体としての消費電力を低く抑えることができ
る遅延回路を提案しようとするものである。
【０００９】
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、それぞれ複数段の遅延素子を直列
接続してなる第１、第２、第３、……、第Ｎの遅延素子
列Ａ1、Ａ2、Ａ3、……、ＡNを並列接続し、第１、第
２、第３、……、第Ｎの遅延素子列Ａ1、Ａ2、Ａ3、…
…、ＡNにおける先段の遅延素子Ｄ1、Ｄ2、Ｄ3……、Ｄ
Nは、入力信号をそれぞれ単位遅延時間Ｔの１倍１Ｔ、
２倍２Ｔ、３倍３Ｔ、……、Ｎ倍ＮＴだけ遅延させて出
力し、第１、第２、第３、……、第Ｎの遅延素子列
Ａ1、Ａ2、Ａ3、……、ＡNにおける２段以降の遅延素子
ＤNは、それぞれ上記単位遅延時間ＴのＮ倍ＮＴだけ遅
延させて出力するようにする。
め本発明においては、それぞれ複数段の遅延素子を直列
接続してなる第１、第２、第３、……、第Ｎの遅延素子
列Ａ1、Ａ2、Ａ3、……、ＡNを並列接続し、第１、第
２、第３、……、第Ｎの遅延素子列Ａ1、Ａ2、Ａ3、…
…、ＡNにおける先段の遅延素子Ｄ1、Ｄ2、Ｄ3……、Ｄ
Nは、入力信号をそれぞれ単位遅延時間Ｔの１倍１Ｔ、
２倍２Ｔ、３倍３Ｔ、……、Ｎ倍ＮＴだけ遅延させて出
力し、第１、第２、第３、……、第Ｎの遅延素子列
Ａ1、Ａ2、Ａ3、……、ＡNにおける２段以降の遅延素子
ＤNは、それぞれ上記単位遅延時間ＴのＮ倍ＮＴだけ遅
延させて出力するようにする。
【００１１】さらに本発明においては、先頭に入力信号
Ｓ0 を単位時間Ｔ遅延させて出力する第１の遅延素子２
１を接続すると共に、第１の遅延素子２１の後段に入力
信号を単位時間Ｔに対して２倍遅延させて出力する第２
の遅延素子２２〜２４を所定段数接続してなる第１の遅
延素子列２５と、第２の遅延素子２６〜２８を所定段数
接続してなり、第１の遅延素子列２５に並列接続された
第２の遅延素子列２９とを備え、各遅延素子２１〜２４
及び２６〜２８の出力端より遅延素子２１〜２４及び２
６〜２８の段数分遅延された出力信号Ｓ1 〜Ｓ7 を出力
するようにする。
Ｓ0 を単位時間Ｔ遅延させて出力する第１の遅延素子２
１を接続すると共に、第１の遅延素子２１の後段に入力
信号を単位時間Ｔに対して２倍遅延させて出力する第２
の遅延素子２２〜２４を所定段数接続してなる第１の遅
延素子列２５と、第２の遅延素子２６〜２８を所定段数
接続してなり、第１の遅延素子列２５に並列接続された
第２の遅延素子列２９とを備え、各遅延素子２１〜２４
及び２６〜２８の出力端より遅延素子２１〜２４及び２
６〜２８の段数分遅延された出力信号Ｓ1 〜Ｓ7 を出力
するようにする。
【００１２】さらに本発明においては、先頭に入力信号
Ｓ0 を単位時間Ｔ遅延させて出力する第１の遅延素子２
１を接続すると共に、第１の遅延素子２１の後段に入力
信号を単位時間Ｔに対して２倍遅延させて出力する第２
の遅延素子２２〜２４を所定段数接続してなる第１の遅
延素子列２５と、第２の遅延素子２６〜２８を所定段数
接続してなり、第１の遅延素子列２５に並列接続された
第２の遅延素子列２９と、各遅延素子２１〜２４及び２
６〜２８の出力端より出力される出力信号Ｓ1〜Ｓ7 か
ら所望の遅延信号Ｓ1 〜Ｓ6 又はＳ7 を選択して出力す
る選択回路３０とを備えるようにする。
Ｓ0 を単位時間Ｔ遅延させて出力する第１の遅延素子２
１を接続すると共に、第１の遅延素子２１の後段に入力
信号を単位時間Ｔに対して２倍遅延させて出力する第２
の遅延素子２２〜２４を所定段数接続してなる第１の遅
延素子列２５と、第２の遅延素子２６〜２８を所定段数
接続してなり、第１の遅延素子列２５に並列接続された
第２の遅延素子列２９と、各遅延素子２１〜２４及び２
６〜２８の出力端より出力される出力信号Ｓ1〜Ｓ7 か
ら所望の遅延信号Ｓ1 〜Ｓ6 又はＳ7 を選択して出力す
る選択回路３０とを備えるようにする。
【００１３】
【作用】それぞれ複数段の遅延素子を直列接続してなる
第１、第２、第３、……、第Ｎの遅延素子列Ａ1、Ａ2、
Ａ3、……、ＡNを並列接続し、第１、第２、第３、…
…、第Ｎの遅延素子列Ａ1、Ａ2、Ａ3、……、ＡNにおけ
る先段の遅延素子Ｄ1、Ｄ2、Ｄ3……、ＤNは、入力信号
をそれぞれ単位遅延時間Ｔの１倍１Ｔ、２倍２Ｔ、３倍
３Ｔ、……、Ｎ倍ＮＴだけ遅延させて出力し、第１、第
２、第３、……、第Ｎの遅延素子列Ａ1、Ａ2、Ａ3、…
…、ＡNにおける２段以降の遅延素子ＤNは、それぞれ上
記単位遅延時間ＴのＮ倍ＮＴだけ遅延させて出力するよ
うにしたことにより、当該各遅延素子Ｄ1〜ＤNの出力端
から遅延素子の段数分だけ遅延された遅延出力信号
Ｓ1、Ｓ2、Ｓ3、……を出力することができ、かくし
て、従来と同じ遅延出力信号Ｓ1、Ｓ2、Ｓ3、……を低
消費電力で得ることができる。
第１、第２、第３、……、第Ｎの遅延素子列Ａ1、Ａ2、
Ａ3、……、ＡNを並列接続し、第１、第２、第３、…
…、第Ｎの遅延素子列Ａ1、Ａ2、Ａ3、……、ＡNにおけ
る先段の遅延素子Ｄ1、Ｄ2、Ｄ3……、ＤNは、入力信号
をそれぞれ単位遅延時間Ｔの１倍１Ｔ、２倍２Ｔ、３倍
３Ｔ、……、Ｎ倍ＮＴだけ遅延させて出力し、第１、第
２、第３、……、第Ｎの遅延素子列Ａ1、Ａ2、Ａ3、…
…、ＡNにおける２段以降の遅延素子ＤNは、それぞれ上
記単位遅延時間ＴのＮ倍ＮＴだけ遅延させて出力するよ
うにしたことにより、当該各遅延素子Ｄ1〜ＤNの出力端
から遅延素子の段数分だけ遅延された遅延出力信号
Ｓ1、Ｓ2、Ｓ3、……を出力することができ、かくし
て、従来と同じ遅延出力信号Ｓ1、Ｓ2、Ｓ3、……を低
消費電力で得ることができる。
【００１４】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１５】図１において、２０は全体としてプログラ
マブル遅延回路を示し、複数の遅延素子２１〜２４を直
列接続してなる遅延素子列２５及び複数の遅延素子２６
〜２８を直列接続してなる遅延素子列２９を並列接続す
ると共に、各遅延素子の出力端及び遅延素子２１、２６
の入力端側が複数の並列脚によりマルチプレクサ３０の
入力端に接続されて構成されている。ここで、遅延素子
列２５は、先頭に入力信号を単位時間Ｔ遅延させて出力
する遅延素子２１が接続されていると共に、当該遅延素
子２１の後段に入力信号を時間２Ｔ遅延させて出力する
遅延素子２２〜２４が直列接続されて構成されている。
一方、遅延素子列２９は、入力信号を時間２Ｔ遅延させ
て出力する遅延素子２６〜２８が直列接続されて構成さ
れている。
マブル遅延回路を示し、複数の遅延素子２１〜２４を直
列接続してなる遅延素子列２５及び複数の遅延素子２６
〜２８を直列接続してなる遅延素子列２９を並列接続す
ると共に、各遅延素子の出力端及び遅延素子２１、２６
の入力端側が複数の並列脚によりマルチプレクサ３０の
入力端に接続されて構成されている。ここで、遅延素子
列２５は、先頭に入力信号を単位時間Ｔ遅延させて出力
する遅延素子２１が接続されていると共に、当該遅延素
子２１の後段に入力信号を時間２Ｔ遅延させて出力する
遅延素子２２〜２４が直列接続されて構成されている。
一方、遅延素子列２９は、入力信号を時間２Ｔ遅延させ
て出力する遅延素子２６〜２８が直列接続されて構成さ
れている。
【００１６】以上の構成において、入力端子３１から入
力された入力信号Ｓ0 は、マルチプレクサ３０が選択入
力信号ＳＴに基づいて、遅延素子２１の入力端側の並列
脚と接続すると、マルチプレクサ３０の出力端子３２か
ら遅延時間０の出力信号Ｓ0として出力される。また、
マルチプレクサ３０が選択入力信号ＳＴに基づいて、遅
延素子２１の出力端側の並列脚と接続すると、遅延時間
Ｔの遅延出力信号Ｓ1 が出力される。
力された入力信号Ｓ0 は、マルチプレクサ３０が選択入
力信号ＳＴに基づいて、遅延素子２１の入力端側の並列
脚と接続すると、マルチプレクサ３０の出力端子３２か
ら遅延時間０の出力信号Ｓ0として出力される。また、
マルチプレクサ３０が選択入力信号ＳＴに基づいて、遅
延素子２１の出力端側の並列脚と接続すると、遅延時間
Ｔの遅延出力信号Ｓ1 が出力される。
【００１７】これと同様に、マルチプレクサ３０が選択
信号ＳＴに基づいて、各遅延素子２２、２３、２４、２
６、２７、又は２８の出力端側の並列脚と選択的に接続
することにより、それぞれ遅延時間２Ｔ、３Ｔ、４Ｔ、
５Ｔ、６Ｔ、又は７Ｔの遅延出力信号Ｓ2 、Ｓ3 、
Ｓ4 、Ｓ5 、Ｓ6 、又はＳ7 が出力端子３２から出力さ
れる。
信号ＳＴに基づいて、各遅延素子２２、２３、２４、２
６、２７、又は２８の出力端側の並列脚と選択的に接続
することにより、それぞれ遅延時間２Ｔ、３Ｔ、４Ｔ、
５Ｔ、６Ｔ、又は７Ｔの遅延出力信号Ｓ2 、Ｓ3 、
Ｓ4 、Ｓ5 、Ｓ6 、又はＳ7 が出力端子３２から出力さ
れる。
【００１８】従つて、単位時間Ｔに対して奇数倍遅延さ
れた遅延出力Ｓ1 、Ｓ3 、Ｓ5 、及びＳ7 を出力しよう
とする際には、入力信号Ｓ0 を遅延素子列２５を介して
出力する一方、単位時間Ｔに対して偶数倍遅延された遅
延出力Ｓ2 、Ｓ4 、及びＳ6を出力しようとする際に
は、入力信号Ｓ0 を遅延素子列２９を介して出力するよ
うにしたことにより、回路全体としての遅延時間の最小
分解能（この回路における最小分解能はＴである）を下
げずに遅延時間の長い遅延素子２２〜２４及び２６〜２
８を含む回路構成とすることができる。これにより、遅
延出力Ｓ1 〜Ｓ7 をそれぞれ得るために必要となる通過
遅延素子数を減少させることができる。
れた遅延出力Ｓ1 、Ｓ3 、Ｓ5 、及びＳ7 を出力しよう
とする際には、入力信号Ｓ0 を遅延素子列２５を介して
出力する一方、単位時間Ｔに対して偶数倍遅延された遅
延出力Ｓ2 、Ｓ4 、及びＳ6を出力しようとする際に
は、入力信号Ｓ0 を遅延素子列２９を介して出力するよ
うにしたことにより、回路全体としての遅延時間の最小
分解能（この回路における最小分解能はＴである）を下
げずに遅延時間の長い遅延素子２２〜２４及び２６〜２
８を含む回路構成とすることができる。これにより、遅
延出力Ｓ1 〜Ｓ7 をそれぞれ得るために必要となる通過
遅延素子数を減少させることができる。
【００１９】実験によれば、単位遅延時間Ｔを 100〔ｐ
Ｓ〕に設定すると、遅延時間Ｔの遅延素子に例えば４
〔ｍＡ〕の電流を流す必要が有り、電源電圧が５Ｖの場
合は、これにより20〔ｍＷ〕の電力が消費される。従つ
て、図４に示すように従来の遅延回路１において、例え
ば遅延時間Ｔの遅延素子２〜８を７段直列接続して遅延
時間７Ｔ（ 700〔ｐＳ〕）の遅延出力信号を得ようとし
た場合には、回路全体としてほぼ 140＋α〔ｍＷ〕程度
の消費電力が必要であつた。
Ｓ〕に設定すると、遅延時間Ｔの遅延素子に例えば４
〔ｍＡ〕の電流を流す必要が有り、電源電圧が５Ｖの場
合は、これにより20〔ｍＷ〕の電力が消費される。従つ
て、図４に示すように従来の遅延回路１において、例え
ば遅延時間Ｔの遅延素子２〜８を７段直列接続して遅延
時間７Ｔ（ 700〔ｐＳ〕）の遅延出力信号を得ようとし
た場合には、回路全体としてほぼ 140＋α〔ｍＷ〕程度
の消費電力が必要であつた。
【００２０】これに対して、遅延時間２Ｔ（ 200〔ｐ
Ｓ〕）の遅延素子に消費される電力は、遅延時間Ｔ（ 1
00〔ｐＳ〕）の遅延素子の消費電力と比較してほぼ１／
５程度であり、これにより実施例のプログラマブル遅延
回路２０において遅延時間７Ｔ（ 700〔ｐＳ〕）の遅延
出力信号を得るために必要な消費電力は回路全体として
44＋α〔ｍＷ〕程度に抑えることができることが分かつ
た。
Ｓ〕）の遅延素子に消費される電力は、遅延時間Ｔ（ 1
00〔ｐＳ〕）の遅延素子の消費電力と比較してほぼ１／
５程度であり、これにより実施例のプログラマブル遅延
回路２０において遅延時間７Ｔ（ 700〔ｐＳ〕）の遅延
出力信号を得るために必要な消費電力は回路全体として
44＋α〔ｍＷ〕程度に抑えることができることが分かつ
た。
【００２１】以上の構成によれば、先頭に遅延時間Ｔの
遅延素子２１及び後段に遅延時間２Ｔの遅延素子２２〜
２４を直列接続して構成される遅延素子列２５と遅延時
間２Ｔの遅延素子２６〜２８を直列接続して構成される
遅延素子列２９とを並列接続して、当該各遅延素子２１
〜２４及び２６〜２８の出力端から遅延出力信号Ｓ1〜
Ｓ7 を選択的に出力するようにしたことにより、従来と
同じ遅延出力信号を従来に比して格段に低い消費電力で
得ることができる。
遅延素子２１及び後段に遅延時間２Ｔの遅延素子２２〜
２４を直列接続して構成される遅延素子列２５と遅延時
間２Ｔの遅延素子２６〜２８を直列接続して構成される
遅延素子列２９とを並列接続して、当該各遅延素子２１
〜２４及び２６〜２８の出力端から遅延出力信号Ｓ1〜
Ｓ7 を選択的に出力するようにしたことにより、従来と
同じ遅延出力信号を従来に比して格段に低い消費電力で
得ることができる。
【００２２】なお上述の実施例においては、遅延素子列
２５及び遅延素子列２９を並列に接続することにより各
遅延素子２１〜２４及び２６〜２８の出力端から遅延出
力信号Ｓ1〜Ｓ7を得るようにしたが、本発明の遅延回路
はこれに限らず、例えば図２に示すように、先頭に遅延
時間Ｔ、２Ｔ、及び３Ｔの遅延素子４１、４２、及び４
３を接続すると共に、当該各遅延素子４１、４２、及び
４３の後段に遅延時間３Ｔの遅延素子４４、４５、及び
４６を接続し、さらに遅延素子４６の後段に遅延時間３
Ｔの遅延素子４７を接続することにより、当該遅延素子
４１〜４７の各出力端からそれぞれ遅延時間Ｔ〜７Ｔの
遅延出力号Ｓ1〜Ｓ7を出力するようにしても良く、要は
図３に示すように、それぞれ複数段の遅延素子を直列接
続してなる第１、第２、第３、……、第Ｎの遅延素子列
Ａ1、Ａ2、Ａ3、……、ＡNを並列接続し、当該第１、第
２、第３、……、第Ｎの遅延素子列Ａ1、Ａ2、Ａ3、…
…、ＡNにおける先段の遅延素子Ｄ1、Ｄ2、Ｄ3……、Ｄ
Nは、入力信号をそれぞれ単位遅延時間の１倍Ｔ、２倍
２Ｔ、３倍３Ｔ、……、Ｎ倍ＮＴだけ遅延させて出力
し、第１、第２、第３、……、第Ｎの遅延素子列Ａ1、
Ａ2、Ａ3、……、ＡNにおける２段以降の遅延素子Ｄ
Nは、それぞれ上記単位遅延時間ＴのＮ倍ＮＴだけ遅延
させて出力するようにし、当該各遅延素子Ｄ1〜ＤNの出
力端から遅延素子の段数分だけ遅延された遅延出力信号
Ｓ1〜Ｓ2Nを出力するようにすれば良い。
２５及び遅延素子列２９を並列に接続することにより各
遅延素子２１〜２４及び２６〜２８の出力端から遅延出
力信号Ｓ1〜Ｓ7を得るようにしたが、本発明の遅延回路
はこれに限らず、例えば図２に示すように、先頭に遅延
時間Ｔ、２Ｔ、及び３Ｔの遅延素子４１、４２、及び４
３を接続すると共に、当該各遅延素子４１、４２、及び
４３の後段に遅延時間３Ｔの遅延素子４４、４５、及び
４６を接続し、さらに遅延素子４６の後段に遅延時間３
Ｔの遅延素子４７を接続することにより、当該遅延素子
４１〜４７の各出力端からそれぞれ遅延時間Ｔ〜７Ｔの
遅延出力号Ｓ1〜Ｓ7を出力するようにしても良く、要は
図３に示すように、それぞれ複数段の遅延素子を直列接
続してなる第１、第２、第３、……、第Ｎの遅延素子列
Ａ1、Ａ2、Ａ3、……、ＡNを並列接続し、当該第１、第
２、第３、……、第Ｎの遅延素子列Ａ1、Ａ2、Ａ3、…
…、ＡNにおける先段の遅延素子Ｄ1、Ｄ2、Ｄ3……、Ｄ
Nは、入力信号をそれぞれ単位遅延時間の１倍Ｔ、２倍
２Ｔ、３倍３Ｔ、……、Ｎ倍ＮＴだけ遅延させて出力
し、第１、第２、第３、……、第Ｎの遅延素子列Ａ1、
Ａ2、Ａ3、……、ＡNにおける２段以降の遅延素子Ｄ
Nは、それぞれ上記単位遅延時間ＴのＮ倍ＮＴだけ遅延
させて出力するようにし、当該各遅延素子Ｄ1〜ＤNの出
力端から遅延素子の段数分だけ遅延された遅延出力信号
Ｓ1〜Ｓ2Nを出力するようにすれば良い。
【００２３】また上述の実施例においては、各遅延素子
の出力端をマルチプレクサ３０に接続して当該マルチプ
レクサ３０によつて各並列脚との接続を切り換えること
により所望の遅延時間の遅延出力信号Ｓ1 〜Ｓ7 を得る
ようにしたが、本発明はこれに限らず、マルチプレクサ
３０に代え、各遅延素子２１〜２４及び２６〜２８の出
力端をセンスアンプに接続し、当該センスアンプによつ
て各遅延素子２１〜２４及び２６〜２８との接続を切り
換えて所望の遅延時間を有する出力信号を増幅して出力
するようにしても良く、種々の選択回路を適用すること
ができる。
の出力端をマルチプレクサ３０に接続して当該マルチプ
レクサ３０によつて各並列脚との接続を切り換えること
により所望の遅延時間の遅延出力信号Ｓ1 〜Ｓ7 を得る
ようにしたが、本発明はこれに限らず、マルチプレクサ
３０に代え、各遅延素子２１〜２４及び２６〜２８の出
力端をセンスアンプに接続し、当該センスアンプによつ
て各遅延素子２１〜２４及び２６〜２８との接続を切り
換えて所望の遅延時間を有する出力信号を増幅して出力
するようにしても良く、種々の選択回路を適用すること
ができる。
【００２４】さらに上述の実施例においては、遅延素子
列２５として遅延時間Ｔの遅延素子２１の後段に遅延時
間２Ｔの遅延素子２２〜２４を接続すると共に、遅延素
子列２９として遅延時間２Ｔの遅延素子２６〜２８を接
続して、最大遅延時間７Ｔの遅延回路を構成するように
したが、本発明はこれに限らず、遅延素子２４及び遅延
素子２８の後段にそれぞれ遅延時間２Ｔの遅延素子を順
次接続していくと共に当該遅延素子のそれぞれの出力端
をマルチプレクサ３０に接続すれば遅延回路の最大遅延
時間を所望の値まで引き上げることができる。
列２５として遅延時間Ｔの遅延素子２１の後段に遅延時
間２Ｔの遅延素子２２〜２４を接続すると共に、遅延素
子列２９として遅延時間２Ｔの遅延素子２６〜２８を接
続して、最大遅延時間７Ｔの遅延回路を構成するように
したが、本発明はこれに限らず、遅延素子２４及び遅延
素子２８の後段にそれぞれ遅延時間２Ｔの遅延素子を順
次接続していくと共に当該遅延素子のそれぞれの出力端
をマルチプレクサ３０に接続すれば遅延回路の最大遅延
時間を所望の値まで引き上げることができる。
【００２５】
【発明の効果】上述のように本発明によれば、複数の遅
延素子列を並列接続し、当該遅延素子列を構成する各遅
延素子として遅延時間の長い遅延素子を用いて、当該各
遅延素子の出力端から遅延出力信号を出力するようにし
たことにより、従来と同じ遅延時間の遅延出力を格段に
低い消費電力で得ることができる遅延回路を実現でき
る。
延素子列を並列接続し、当該遅延素子列を構成する各遅
延素子として遅延時間の長い遅延素子を用いて、当該各
遅延素子の出力端から遅延出力信号を出力するようにし
たことにより、従来と同じ遅延時間の遅延出力を格段に
低い消費電力で得ることができる遅延回路を実現でき
る。
【図１】本発明による遅延回路の一実施例を示す接続図
である。
である。
【図２】本発明による遅延回路の他の実施例を示す接続
図である。
図である。
【図３】本発明による遅延回路の他の実施例を示す接続
図である。
図である。
【図４】従来のプログラマブル遅延回路を示す接続図で
ある。
ある。
１、２０、４０、５０……プログラマブル遅延回路、２
〜８、２１〜２４、２６〜２８、４１〜４７、Ｄ1 〜Ｄ
N ……遅延素子、９、３０、４８、５１……マルチプレ
クサ、２５、２９、Ａ1 〜ＡN ……遅延素子列、Ｓ0 …
…入力信号、Ｓ1 〜Ｓ7 ……遅延出力信号。
〜８、２１〜２４、２６〜２８、４１〜４７、Ｄ1 〜Ｄ
N ……遅延素子、９、３０、４８、５１……マルチプレ
クサ、２５、２９、Ａ1 〜ＡN ……遅延素子列、Ｓ0 …
…入力信号、Ｓ1 〜Ｓ7 ……遅延出力信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 英喜 東京都品川区北品川６丁目７番35号ソニ ー株式会社内 (56)参考文献 特開 平２−306719（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/26 H03K 5/13
Claims (3)
- 【請求項１】それぞれ複数段の遅延素子を直列接続して
なる第１、第２、第３、……、第Ｎの遅延素子列を並列
接続し、 上記第１、第２、第３、……、第Ｎの遅延素子列におけ
る先段の遅延素子は、入力信号をそれぞれ単位遅延時間
の１倍、２倍、３倍、……、Ｎ倍だけ遅延させて出力
し、 上記第１、第２、第３、……、第Ｎの遅延素子列におけ
る２段以降の遅延素子は、それぞれ上記単位遅延時間の
Ｎ倍だけ遅延させて出力する ことを特徴とする遅延回
路。 - 【請求項２】先頭に入力信号を単位遅延時間だけ遅延さ
せて出力する第１の遅延素子を接続すると共に、当該第
１の遅延素子の後段に入力信号を単位遅延時間に対して
２倍だけ遅延させて出力する第２の遅延素子を１段又は
複数段接続してなる第１の遅延素子列と、 上記第２の遅延素子を１段又は複数段接続してなり、上
記第１の遅延素子列に並列接続された第２の遅延素子列
と を具え、上記各遅延素子の出力端より遅延素子の段数
分だけ遅延された出力信号を出力するようにした ことを
特徴とする遅延回路。 - 【請求項３】先頭に入力信号を単位遅延時間だけ遅延さ
せて出力する第１の遅延素子を接続すると共に、当該第
１の遅延素子の後段に入力信号を単位遅延時間に対して
２倍だけ遅延させて出力する第２の遅延素子を１段又は
複数段接続してなる第１の遅延素子列と、 上記第２の遅延素子を１段又は複数段接続してなり、上
記第１の遅延素子列に並列接続された第２の遅延素子列
と、 上記各遅延素子の出力端より出力される出力信号から所
望の遅延信号を選択して出力する選択回路と を具えるこ
とを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19601292A JP3171346B2 (ja) | 1992-06-30 | 1992-06-30 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19601292A JP3171346B2 (ja) | 1992-06-30 | 1992-06-30 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621761A JPH0621761A (ja) | 1994-01-28 |
| JP3171346B2 true JP3171346B2 (ja) | 2001-05-28 |
Family
ID=16350764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19601292A Expired - Fee Related JP3171346B2 (ja) | 1992-06-30 | 1992-06-30 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171346B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008228066A (ja) | 2007-03-14 | 2008-09-25 | Fujitsu Ltd | 遅延回路 |
| US7504872B2 (en) * | 2007-08-13 | 2009-03-17 | Nvidia Corporation | Generic flexible timer design |
-
1992
- 1992-06-30 JP JP19601292A patent/JP3171346B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621761A (ja) | 1994-01-28 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |