JP4683500B2 - 汎用フレキシブルタイマ設計 - Google Patents

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Description

[0001]本発明の実施形態は、一般に、集積化されたタイミング発生器に関係し、より詳しくは、汎用フレキシブルタイマ設計に関係する。
[0002]集積回路は、多くの場合に、集積回路内の働きを調整し制御するため使用されることができる関連したパルス信号の組を生成するためにタイミングパルス発生器、すなわち、「タイマ」を利用する。タイマは、複数個のクロック出力を保有することがある。各クロック出力は、制御されている全体的な集積回路内でクライアント回路の特定部分を作動させる。クロック出力間のタイミング関係は、一般にクライアント回路の適切な機能に重要である。
[0003]一つの特に興味深いタイプのタイマは、単一のシステムクロックサイクルのタイムスパン内で複数のパルスを発生させる。パルスは、１本以上の指定されたタイマ入力ピンに到着する制御信号パルスまたはクロックエッジのような有効化イベントに応答して発生させられる。有効化イベントは、所要出力パルスを生成するタイマ内でイベントの系列を起動する。たとえば、内蔵スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、読み出しイネーブル信号及び書き込みイネーブル信号だけでなく、基準クロック信号を受信する。外部の観点からは、ＳＲＡＭは、基準クロック信号並びに読み出しイネーブル信号及び書き込みイネーブル信号に従って、指定されたアドレスからの読み出しまたは指定されたアドレスへの書き込みを同期的に行う。しかし、内部的には、ＳＲＡＭは、単一の同期クロックサイクルの期間の範囲内で、プリチャージ回路と、行ドライバおよび列ドライバと、センス増幅器回路などを作動させるために、注意深く計画されたタイミングパルスの系列を発生させている。各タイミングパルスのための詳細な遅延および位相の仕様は、ＳＲＡＭ内の回路の予測タイミングモデルに基づいて決定される。ＳＲＡＭタイマ回路は、典型的に、ＳＲＡＭの内部にある種々のクライアント回路の特有のタイミング要求を満たすように設計される。
[0004]カスタムタイマ回路に付随する設計上の問題は、典型的に非常にコストがかかり、かつ、誤りがちである点である。さらに、クライアント回路の予測タイミングモデルは、場合によっては、誤っているかまたは不完全であり、集積回路全体の誤動作を引き起こす。このような誤動作に対する最も一般的な解決策は、費用のかかる集積回路の再設計および再製造である。この種の解決策は、マスクコストが連続的なプロセスノードのたびに増加し続けるので、ますます費用がかかる。
[0005]上述されているように、技術的に必要とされることは、全体的な設計作業およびコストを最小限に抑えながら、種々のモデリングの誤りに適応できるカスタムタイマ回路を設計する技術である。
[0006]本発明の一実施形態は汎用フレキシブルタイマを示している。タイマは、入力信号が伝送される入力チャンネルと、第１の伝送ゲートを制御する第１の制御信号が伝送される第１の制御入力チャンネルと、第２の伝送ゲートおよび第３の伝送ゲートを制御する第２の制御信号が伝送される第２の制御入力チャンネルと、入力チャンネルと第３の伝送ゲートとの間に配置され、各遅延素子が単一の相互接続層の変更によって再構成可能な第１の遅延要素の組と、各遅延素子が単一の相互接続層の変更によって再構成することができ、第１の伝送ゲート、第２の伝送ゲートおよび第３の伝送ゲートが第１の遅延素子の組と第２の遅延素子の組との間に配置されている、第２の遅延素子の組と、出力信号が伝送される出力チャンネルと、バッファリングされた出力信号が伝送されるバッファ付き出力チャンネルとを有するピン・プログラマブル遅延セルを含む。タイマはピン・プログラマブル遅延セルに連結された少なくとも１台の微調整遅延セルをさらに含み、各微調整された遅延セルが、入力信号を受信し伝送する入力チャンネルと、入力チャンネルに連結され、単一の相互接続層の変更によって再構成することができる第１の遅延要素と、第１の遅延要素に連結され、単一の相互接続層の変更によって再構成可能な第２の遅延要素と、第２の遅延要素に連結された出力ドライバと、出力信号が伝送される出力チャンネルと、バッファリングされた出力信号が伝送されるバッファ付き出力チャンネルとを有する。
[0007]開示された汎用フレキシブルタイマの一つの利点は、モジュラーアーキテクチャに組み込まれることがあり、回路設計者がうまく特徴付けられた、フレキシブルな汎用タイマ回路を容易に作り出すことを可能にすることである。
[0008]本発明の上記の列挙された特徴が詳細に理解され得るように、簡単に要約された上述の発明の具体的な説明が、添付図面に一部が例示されている実施形態を参照することにより行われる。しかし、添付図面は発明の典型的な実施形態だけを例示し、したがって、発明は他の同等に効果的な実施形態を認めるので、添付図面は発明の範囲の限定であるとみなされるべきでないことに注意を要する。
[0021]図１Ａ〜１Ｅは、発明の種々の実施形態による一群の遅延要素のための回路設計および相互接続構成を示している。当業者は、図１Ａ〜１Ｅに表されている回路を実施するため使用される物理的設計が、好ましくは、一つのメタルまたは相互接続層の範囲内で、最小限の接続性の差を除いて、同一でもよいことを認めるであろう。図１Ａ〜１Ｅに表されているこの遅延要素の特性を使用して、設計者は、所定の単一の相互接続層の変更だけを使用して、集積回路内で選択された遅延要素を変更してもよい。
[0022]図１Ａは、入力ノード１２０上で入力論理信号を受信し、入力信号の遅延・反転信号である出力論理信号を出力ノード１２２上に発生させる遅延要素１０１を示している。遅延要素１０１は、基準駆動強度（「１×」）で出力ノード１２２を駆動する。遅延要素１０１は、２個のｐチャネル電界効果トランジスタ（Ｐ−ＦＥＴ）１１０、１１２と、２個のｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）１１４、１１６とを含む。電流は、慣例的に「ＶＤＤ」と称される正の電源線１３０からＰ−ＦＥＴ１１０のソースノードに供給される。Ｐ−ＦＥＴ１１０のドレインノードはＰ−ＦＥＴ１１２のソースノードに給電する。Ｐ−ＦＥＴ１１２のドレインノードは、出力ノード１２２に接続する。Ｎ−ＦＥＴ１１６のソースノードは、慣例的に「ＶＳＳ」と称される負の電源線１３２に接続する。Ｎ−ＦＥＴ１１６のドレインノードは、Ｎ−ＦＥＴ１１４のソースノードに接続する。Ｎ−ＦＥＴ１１４のドレインノードは、出力ノード１２２に接続する。入力信号１２０は、ＦＥＴ１１０、１１２、１１４および１１６のゲートノードに接続されている。当業者は、遅延要素１０１がプルアップ（Ｐ−ＦＥＴ）とプルダウン（Ｎ−ＦＥＴ）の両方の出力駆動のための２個の２×サイズのＦＥＴの直列接続を介して１×の駆動強度を達成できることを認めるであろう。
[0023]図１Ｂは、入力ノード１２０上で入力論理信号を受信し、入力信号の遅延・反転信号である出力論理信号を出力ノード１２２上に発生させる遅延要素１０２を示している。遅延要素１０２は、基準駆動強度の２倍（「２×」）で出力ノード１２２を駆動する。遅延要素１０２は、２個のｐチャネル電界効果トランジスタ（Ｐ−ＦＥＴ）１１０、１１２と、２個のｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）１１４、１１６とを含む。電流は、Ｐ−ＦＥＴ１１０のソースノードとドレインノードを短絡するバイパス相互接続を介してＶＤＤノード１３０からＰ−ＦＥＴ１１２のソースノードへ供給される。Ｐ−ＦＥＴ１１２のドレインノードは、出力ノード１２２に接続する。Ｎ−ＦＥＴ１１４のソースノードは、Ｐ−ＦＥＴ１１６のソースノードとドレインノードを短絡するバイパス相互接続を介してＶＳＳノード１３２に接続する。Ｎ−ＦＥＴ１１４のドレインノードは、出力ノード１２２に接続する。入力信号１２０はＦＥＴ１１０、１１２、１１４および１１６のゲートノードに接続されている。当業者は、遅延要素１０２がＦＥＴ１１０および１１６を迂回することにより２×の駆動強度を達成し、それによって、２×のファクタでプルアップ抵抗およびプルダウン抵抗を低減できることを認めるであろう。
[0024]図１Ｃは、入力ノード１２０上で入力論理信号を受信し、入力信号の遅延・反転信号である出力論理信号を出力ノード１２２上に発生させる遅延要素１０３を示している。遅延要素１０３は、基準駆動強度の４倍（「４×」）で出力ノード１２２を駆動する。遅延要素１０３は、２個のｐチャネル電界効果トランジスタ（Ｐ−ＦＥＴ）１１０、１１２と、２個のｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）１１４、１１６とを含む。電流は、ＶＤＤノード１３０からＰ−ＦＥＴ１１０および１１２のソースノードへ供給される。Ｐ−ＦＥＴ１１０および１１２のドレインノードは出力ノード１２２に接続する。Ｎ−ＦＥＴ１１４および１１６のソースノードは、ＶＳＳノード１３２に接続する。Ｎ−ＦＥＴ１１４および１１６のドレインノードは、Ｎ−ＦＥＴ１１４のソースノードに接続する。Ｎ−ＦＥＴ１１４および１１６のドレインノードは、出力ノード１２２に接続する。入力信号１２０は、ＦＥＴ１１０、１１２、１１４および１１６のゲートノードに接続されている。当業者は、遅延要素１０３が２個のＰ−ＦＥＴ１１０および１１２と２個のＮ−ＦＥＴ１１４および１１６とを並列に動作することにより４×の駆動強度を達成できることを認めるであろう。
[0025]図１Ｄは、入力ノード１２０上で入力論理信号を受信し、入力信号の遅延・反転信号である出力論理信号を出力ノード１２２上に発生させる遅延要素１０４を示している。遅延要素１０４は、基準駆動強度（「１×」）で出力ノード１２２を駆動する。遅延要素１０４は、２個のｐチャネル電界効果トランジスタ（Ｐ−ＦＥＴ）１１０、１１２と、２個のｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）１１４、１１６とを含む。電流はＶＤＤノード１３０からＰ−ＦＥＴ１１０のソースノードへ供給される。Ｐ−ＦＥＴ１１０のドレインノードは、Ｐ−ＦＥＴ１１２のソースノードに給電する。Ｐ−ＦＥＴ１１２のドレインノードは、出力ノード１２２に接続する。Ｎ−ＦＥＴ１１６のソースノードは、ＶＳＳノード１３２に接続する。Ｎ−ＦＥＴ１１６のドレインノードはＮ−ＦＥＴ１１４のソースノードに接続する。Ｎ−ＦＥＴ１１４のドレインノードは出力ノード１２２に接続する。入力信号１２０は、ＦＥＴ１１２および１１４のゲートノードに接続されている。Ｐ−ＦＥＴ１１０のゲートノードは、Ｐ−ＦＥＴ１１０を永続的に「オン」にするためにＶＳＳノード１３２に接続されている。Ｎ−ＦＥＴ１１６のゲートノードは、Ｐ−ＦＥＴ１１６を永続的に「オン」にするためにＶＤＤノードに接続されている。重要なことには、ゲート容量に起因して入力ノード１２０に現れる入力容量性負荷は、図１Ａ〜１Ｃの遅延要素の入力容量性負荷のおよそ半分である。
[0026]図１Ｅは、入力ノード１２０上で入力論理信号を受信し、入力信号の遅延・反転信号である出力論理信号を出力ノード１２２上に発生させる遅延要素１０５を示している。遅延要素１０５は、基準駆動強度の約２倍（「２×」）で出力ノード１２２を駆動する。遅延要素１０５は、２個のｐチャネル電界効果トランジスタ（Ｐ−ＦＥＴ）１１０、１１２と、２個のｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）１１４、１１６とを含む。電流は、ＶＤＤノード１３０から、Ｐ−ＦＥＴ１１０のソースノードとドレインノードを短絡するバイパス相互接続を介して、Ｐ−ＦＥＴ１１２のソースノードへ供給される。Ｐ−ＦＥＴ１１２のドレインノードは、出力ノード１２２に接続する。Ｎ−ＦＥＴ１１４のソースノードは、Ｐ−ＦＥＴ１１６のソースノードとドレインノードを短絡するバイパス相互接続を介してＶＳＳノード１３２に接続する。Ｎ−ＦＥＴ１１４のドレインノードは、出力ノード１２２に接続する。入力信号１２０はＦＥＴ１１２および１１４のゲートノードに接続されている。当業者は、遅延要素１０５がＦＥＴ１１０および１１６を迂回することにより２×の駆動強度を達成し、それによって、２×のファクタでプルアップ抵抗およびプルダウン抵抗を低減できることを認めるであろう。重要なことには、ゲート容量に起因して入力ノード１２０に現れる入力容量性負荷は、図１Ａ〜１Ｃの遅延要素の入力容量性負荷のおよそ半分である。
[0027]図２は、本発明の一実施形態による微調整遅延セル２００の回路設計を示している。微調整遅延セル２００は、連続的に接続されている遅延要素２１０および２１２と出力ドライバ２１４とを含む。遅延要素２１０および２１２は、図１Ａ〜１Ｅに記載された遅延要素のうちのいずれの構成を組み込んでいてもよい。入力Ａ ２２０は、遅延要素２１０の入力を駆動する。遅延要素２１０の出力は、遅延要素２１２の入力を駆動する。遅延要素２１２の出力は、出力Ｙ ２２２と、出力Ｏ ２２４を駆動するバッファ２３０の入力とを駆動する。バッファ２３０は、出力Ｏ ２２４に付随する負荷容量を出力Ｙ ２２２から分離する役割を果たし、それによって、入力Ａ ２２０から出力Ｙ ２２２までの全体的な遅延特性をより確定的にする。
[0028]図３Ａは、本発明の一実施形態によるピン・プログラマブル遅延セル３００の回路設計を示している。ピン・プログラマブル遅延セル３００は、入力バッファ３３０および３３２と、伝送ゲート３３４、３３６および３２８と、インバータ３４０および３４２と、遅延要素３４４および３４６と、出力バッファ３４８とを含む。さらに、ピン・プログラマブル遅延セル３００は、入力Ａ ３１０と、出力Ｙ ３１６と、出力Ｏ ３１８と、２個の制御入力、すなわち、入力Ｓ０ ３１２および入力Ｓ１ ３１４とを含む。
[0029]遅延要素３４４および３４６は、図１Ａ〜１Ｅに記載されている形式の遅延要素を含んでいてもよい。特定の遅延要素構成の選択は、特定の電流設計の要件に基づいている。重要なことには、所与の遅延要素の構成は、製造前に相互接続層の変更だけを使用することにより、異なる伝搬遅延を備えた異なる構成に変更されてもよいし、この遅延要素の伝搬遅延を微調整するようにすることができる。
[0030]クロック信号は入力Ａ ３１０に入り、ノード３１９に到達するために３本の経路のうちの１本を選んでもよい。入力Ｓ０およびＳ１は、入力Ａ ３１０からノード３１９までのどの経路が選ばれるかを集合的に決定する。ノード３１９から、クロック信号は、出力Ｙ ３１６に到達する前に、遅延要素３４６を介して伝搬する。バッファ３４８は、出力Ｙ ３１６のバッファリングされた信号である出力Ｏ ３１８を発生させる。入力Ａ ３１０からノード３１９までの３本の経路のそれぞれは、以下で図３Ｂ〜３Ｄに記載されている。
[0031]図３Ｂ〜３Ｄは、発明の種々の実施形態による、図３Ａのピン・プログラマブル遅延セルを通るクロック伝搬経路を示している。図３Ｂでは、入力Ｓ０ ３１２は「１」にセットされ、入力Ｓ１ ３１４は「０」にセットされている。このコンフィギュレーション入力の組によって、伝送ゲート３３４および３３６は閉じ、伝送ゲート３２８は開く。その結果として、選択された経路３５０が入力バッファ３３０および３３２からノード３１９まで作成される。選択されたパス３５０は、入力Ａ ３１０からノード３１９までの最小伝搬遅延を与える。
[0032]図３Ｃでは、入力Ｓ０ ３１２は「０」にセットされ、入力Ｓ１ ３１４は「０」にセットされている。このコンフィギュレーション入力の組によって、伝送ゲート３３６は閉じ、伝送ゲート３２６および３２８は開く。その結果として、選択された経路３５５が入力バッファ３３２からノード３１９まで作成される。選択された経路３５５は、選択された経路３５０と相対的に、ノード３１９を充電するため使用される駆動強度の約半分の駆動強度を提供する。したがって、選択された経路３５５に付随する伝搬遅延は、選択された経路３５０に付随する伝搬遅延より長い。
[0033]図３Ｄでは、入力Ｓ０ ３１２は「０」にセットされ、入力Ｓ１ ３１４は「１」にセットされている。このコンフィギュレーション入力の組によって、伝送ゲート３３４および３３６は開き、伝送ゲート３２８は閉じる。その結果として、選択された経路３６０が入力バッファ３３２からノード３１９まで作成される。この経路は遅延要素３４４を介して伝搬するので、付加的な遅延を導入する。この付加的な遅延は、たとえば、ピン・プログラマブル遅延セルによって制御されているクライアント回路にセットアップタイム違反が存在する可能性がある集積回路をデバッグするときに役立つことがある。
[0034]図４Ａは、本発明の一実施形態による典型的な汎用フレキシブルタイマ４００の構成を示している。汎用フレキシブルタイマ４００は、ピン・プログラマブル遅延セル４２０と、微調整遅延セル４２２、４３０、４３２、４３４、４４０、４４２および４４４とを含む。図３Ａに記載されているピン・プログラマブル遅延セル４２０は、クロック入力ＥＣＬＫ ４１０と、コンフィギュレーション入力 ＳＶＯＰ＜０＞ ４１２およびＳＶＯＰ＜１＞ ４１４とを含む。コンフィギュレーション入力は、有効コンフィギュレーションビットがピン・プログラマブル遅延セル４２０に与えられることを保証するために入力ロジックによって処理される。ピン・プログラマブル遅延セル４２０のバッファリングされた出力信号は、約７個の論理遅延を与え、汎用フレキシブルタイマ４００の第１の出力信号Ｄ７ ４５０に対応している。図２に記載されている第１の微調整遅延セル４２２は、約２個より多い論理遅延を与える。第１の微調整遅延セル４２２のバッファリングされた出力はＤ９ ４５１である。連続的な微調整遅延セル４３４、４３２、４３０、４４０、４４２および４４４の各々は、それぞれに対応する出力Ｄ１１ ４５４、Ｄ１３ ４５３、Ｄ１５ ４５２、Ｄ１７ ４５５、Ｄ１９ ４５６およびＤ２１ ４５７により、約２個の論理遅延からなる付加的な遅延を与える。
[0035]遅延セルは、左から右へ伸び、次に、右から左へ伸びる上から下への蛇行パターンで構成されてもよい。各遅延セルでは、１個のバッファリングされた出力が、次のセルへ経路制御されてもよい１個のカスケード出力と共に利用可能である。この構成の１つの重要な特性は、セル内ルーティングのすべてが平面状であり、設計者が全体的なレイアウトのうちの１層の相互接続層だけを変更することによりチェインに遅延セルを追加または削除することを可能にさせることである。未使用「予備」遅延セルをチェインに含むことにより、設計者は、１層の相互接続層だけに関係しているフレキシブルタイマ再設計を実行するための著しい柔軟性を組み込んでもよい。
[0036]図４Ｂは、本発明の一実施形態による、図４Ｂの汎用フレキシブルタイマ４００の概要図を示している。汎用フレキシブルタイマ４００は、入力クロックＥＣＬＫ ４１０およびコンフィギュレーションビット４１３を受信し、ＥＣＬＫ４１０から少なくとも１個の遅延クロック信号を発生させる。遅延クロック信号出力は、Ｄ７ ４５０、Ｄ９ ４５１などである。遅延クロック信号Ｄ７ ４５０、Ｄ９ ４５１などを使用して、以下で図５に示されているように、基準クロックＥＣＬＫ ４１０から制御された幅および遅延をもつクロックパルスが発生させられることがある。
[0037]当業者は、任意の所与の汎用フレキシブルタイマが１個以上のピン・プログラマブル遅延セル、および／または、１個以上の微調整遅延セルを含んでもよいことを認めるであろう。図４Ａおよび４Ｂに開示されている実施形態は、例示の目的のためだけのものであり、本発明の範囲を制限することが全く意図されていない。
[0038]図５は、本発明の一実施形態による、タイミングパルスＣｌｋＤ７ ５３０を導出するための遅延クロック信号Ｄ７ ５２０の使用を示している。クロック信号ＥＣＬＫ ５１０は、タイミングパルスＣｌｋＤ７ ５３０を発生させるため、ＡＮＤゲートにおいて遅延クロック信号Ｄ７ ５２０と合成される。当業者は、この技術が発生させられたタイミングパルスＣｌｋＤ７ ５３０に鮮やかな単調なパルスエッジを生成することを認めるであろう。
[0039]図６〜８Ｆには、ダブルポンプ型ＳＲＡＭ回路を制御するために使用できるタイマ設計が記載されている。タイマは、図１Ａ〜５に既に記載されている汎用フレキシブルタイマ遅延セルおよび全体的なアーキテクチャを使用する。図８Ａ〜８Ｆに表されている６個の論理回路は、ＳＲＡＭ回路を制御する内部制御信号を発生させる。
[0040]図６は、本発明の一実施形態による、ＳＲＡＭ回路内での内部制御信号のタイミングを示している。内部制御信号は、ワード線（ＷＬ）６０４、列選択バー（ＣＯＬＳＥＬＢ）６０６、負荷６０８、センス増幅器イネーブル（ＳＡＥ）６１０、プリチャージバー（ＰＣＨＧＢ）６１２およびセンス増幅器プリチャージバー（ＳＡＰＣＨＧＢ）６１４を含む。内部制御信号は、基準遅延零（Ｄ０）６２０としての役目を果たす正エッジ付きの外部クロック基準ＥＣＬＫ６０２に相対的に発生させられるべきである。
[0041]内部制御信号ＷＬ ６０４は、ＥＣＬＫ ６０２の１クロック期間中に２個のパルスを含んでもよい。ＷＬ ６０４上の第１のパルスは、読み出しワード線（ＲＷＬ）パルスと呼ばれ、読み出し動作を実行するために使用できる。ＷＬ ６０４上の第２のパルスは、書き込みワード線（ＷＷＬ）パルスと呼ばれ、書き込み動作を実行するために使用できる。ＷＬ ６０４上の読み出しパルスは、Ｄ８ ６３４でアクティブ化（以下、アサート）され、Ｄ１５ ６４０で非アクティブ化（以下、デアサート）される。ＷＬ６０４上の書き込みパルスはＤ２０ ６５０でアサートされ、Ｄ２７ ６６０でデアサートされる。
[0042]内部制御信号ＣＯＬＳＥＬＢ ６０６は、読み出し動作中に使用される１個以上の列選択ビットのタイミングを示している。１個以上のＣＯＬＳＥＬＢ ６０６信号は、複数本のビット線から１組のビット線を選択することをＳＲＡＭ回路内の読み出し列マルチプレクサ（ｍｕｘ）に命令するために使用できる。たとえば、所与の内部ＳＲＡＭ構造が２対１の読み出し列マルチプレクサを含む場合は、２種類のＣＯＬＳＥＬＢ信号、すなわち、ＣＯＬＳＥＬＢ０およびＣＯＬＳＥＬＢ１が発生させられ、２対１の読み出し列マルチプレクサを制御するために使用できる。ＣＯＬＳＥＬＢ０とＣＯＬＳＥＬＢ１の両方の発生およびタイミングは、同一であるべきである。しかし、２個のＣＯＬＳＥＬＢ信号のうちの一方だけが、関連付けられた読み出しアドレス内の少なくとも１ビットの値に応じて、同時にアサートされるべきである。ＣＯＬＳＥＬＢ ６０６信号は、アクティブ−ネガティブでもよく、Ｄ７ ６３２でアサートし、Ｄ１６ ６４２でデアサートしてもよい。
[0043]内部制御信号ＬＯＡＤ６０８は、ＳＲＡＭ回路内の１個以上の負荷信号のタイミングを示している。負荷信号の個数はＳＲＡＭ回路内のビット線の多重化構造を反映すべきである。たとえば、２対１のビット線多重化構造を用いると、２個の負荷信号、すなわち、ＬＯＡＤ０およびＬＯＡＤ１が生成されるべきである。ＬＯＡＤ０とＬＯＡＤ１の両方の発生およびタイミングは同一であるべきである。しかし、２個の負荷信号のうちの一方だけが、関連付けられた読み出しまたは書き込みアドレス内の少なくとも１ビットの値に応じて、同時にアサートされるべきである。
[0044]各負荷信号６０８は、ＥＣＬＫ ６０２の１回のクロック期間の範囲内で２回まで脈動してもよい。読み出し動作が要求される場合は、負荷６０８はＤ６ ６３０でアサートし、Ｄ１７ ６４４でデアサートする。書き込み動作が要求される場合は、負荷６０８はＤ２０ ６５０でアサートし、Ｄ３１ ６６４でデアサートする。
[0045]内部制御信号ＳＡＥ ６１０は、ＥＣＬＫ ６０２の１回のクロック期間の範囲内で１回だけ脈動する。ＳＡＥ ６１０信号は、Ｄ１６ ６４２でアサートされ、Ｄ２１ ６５２でデアサートされるべきである。内部制御信号ＰＣＨＧＢ ６１２は、ＥＣＬＫ ６０２の１回のクロック期間の範囲内で１回だけ脈動する。ＰＣＨＧＢ信号６１２は、Ｄ６ ６３０でアサートされ、Ｄ２９ ６２２でデアサートされるべきである。内部制御信号ＳＡＰＣＨＧＢ ６１４は、ＥＣＬＫ ６０２の１回のクロック期間の範囲内で１回だけ脈動する。ＳＡＰＣＨＧＢ信号６１４は、Ｄ６ ６３０でアサートされ、Ｄ２３ ６５４でデアサートされるべきである。
[0046]図７は、本発明の一実施形態による、ＳＲＡＭ回路内で内部制御信号を発生させるのに使用される遅延クロック信号を発生させるように構成された汎用フレキシブルタイマ７００を示している。汎用フレキシブルタイマ７００は、３個のピン・プログラマブル遅延セル７４２、７４６、７５６と８個の微調整遅延セル７４４、７４８、７５０、７５２、７５８、７６０、７６２、７６４とを含む。これらのピン・プログラマブル遅延セル及び微調整遅延セルは、出力Ｄ７ ７１０、Ｄ９ ７１２、Ｄ１１ ７１４、Ｄ１３ ７１６、Ｄ１５ ７１８、Ｄ１７ ７２０、Ｄ１９ ７２２、Ｄ２１ ７２４、Ｄ２３ ７２６、Ｄ２５ ７２８およびＤ２７ ７３０として表されているクロックＥＣＬＫ７０６の１１個の遅延信号を発生させるように構成されている。汎用フレキシブルタイマ７００は、１層の相互接続層を修正することによって汎用フレキシブルタイマ７００の中に組み込むため製造され、利用できるようにされるべきである少なくとも２個の予備微調整遅延セル７４０、７５４をさらに含む。汎用フレキシブルタイマ７００は、有効なコンフィギュレーションビットがピン・プログラマブル遅延セル７４２、７４６、７５６に与えられることを保証するために入力ロジックによって処理されるコンフィギュレーション入力７０２および７０４をさらに含む。
[0047]当業者は、他の要素が図７の基本アーキテクチャに追加し、ＳＲＡＭ装置のための任意のタイプの所望の制御信号を発生させるために必要とされる任意の付加的な遅延クロック信号を生成することができることを認めるであろう。
[0048]汎用フレキシブルタイマ７００の出力は、図６に示された内部制御信号６０４、６０６、６０８、６１０、６１２、６１４を発生させるため、図８Ａ〜８Ｆに表されているロジックと組み合わされる。１個以上のこれらの内部制御信号が調整されるべき場合に、汎用フレキシブルタイマ７００内の遅延セルは、コンフィギュレーション入力７０２および７０４によってまたは図２および３において説明されているように、個別の遅延セルを調整することによって、構成されてもよい。さらに、遅延セル相互接続の平面的な構成は、ある経路に付加的な遅延を導入するための予備微調整遅延セル７４０および７５４の使用を容易化する。クロック信号ＥＣＬＫ ７０６は、典型的に、図６に表されているクロック信号ＥＣＬＫ ６０２と同じ信号である。
[0049]図８Ａ〜８Ｆは、本発明の一実施形態による、ＳＲＡＭ回路内で内部制御信号を発生させるために使用される論理回路を示している。
[0050]図８Ａは、図６に表されている内部制御信号ＷＬ ６０４を発生させるため使用される論理回路を示している。図７からのＥＣＬＫ ７０６、Ｄ７ ７１０、Ｄ１１ ７１４およびＤ１９ ７２２は、ＲＥ＿ＬＡＴ ８１０、ＷＥ＿ＦＦ ８１２およびＰＤＥＣ ８１４と共に入力として使用される。ＲＥ＿ＬＡＴ ８１０は、ＳＲＡＭ回路へ入力された読み出しイネーブル信号のラッチ信号である。ＷＥ＿ＦＦ８１２は、ＳＲＡＭ回路への書き込みイネーブルを示すフリップフロップの出力である。ＰＤＥＣ ８１４は、アサートされたときに、ワード線６０４がアサートされるべきであることを示すプリデコーダ出力である。この論理回路の例は、ワード線クロック（ＷＬＣＬＫ）８１６を発生させるために使用できる。
[0051]図８Ｂは、図６に表された内部制御信号ＣＯＬＳＥＬＢ ６０６を発生させるために使用される論理回路を示している。この回路の１つ以上の例が１個以上のＣＯＬＳＥＬＢ信号を発生させるために使用され、ＳＲＡＭへ入力される読み出しアドレスに応じて、同時に１個のＣＯＬＳＥＬＢ信号だけがアサートされる。図７からのＥＣＬＫ ７０６およびＤ９ ７１２が、ＲＥ＿ＬＡＹ８１０およびＲａｄｒ ８２０と共に入力として使用される。上述されているように、ＲＥ＿ＬＡＴ ８１０は、ＳＲＡＭ回路へ入力された読み出しイネーブル信号のラッチ信号である。Ｒａｄｒ信号８２０は、ＳＲＡＭ読み出しアドレス入力信号からのアドレスビットでもよい。或いは、Ｒａｄｒ ８２０は、ＳＲＡＭ読み出しアドレス入力信号の復号化信号でもよい。
[0052]図８Ｃは、図６に表された内部制御信号ＬＯＡＤ６０８を発生させるために使用される論理回路を示している。ＥＣＬＫ ７０６、Ｄ１１ ７１４、ＲＥ＿ＬＡＴ ８１０、Ｒａｄｒ ８２０、Ｄ１３ ７１６、Ｄ２５ ７２８およびＷＥ＿ＦＦ ８１２を含む上述された信号が入力として使用される。さらに、Ｗａｄｒ ８２２もまた入力として使用される。Ｗａｄｒ ８２２は、典型的に、Ｗａｄｒ ８２２がＳＲＡＭ書き込みアドレス入力信号に対応している点を除いて、機能的にはＲａｄｒ ８２０と同一である。Ｄ１４ ８１７はインバータ遅延を使用して発生させられる。
[0053]図８Ｄは、図６に表された内部制御信号ＳＡＥ６１０を発生させるために使用される論理回路を示している。Ｄ９ ７１２、ＲＥ＿ＬＡＴ ８１０、Ｒａｄｒ ８２０およびＤ１５ ７１８を含む前述された信号が入力として使用される。さらに、ＲＥ＿ＦＦ８１５、すなわち、フリップフロップからＳＲＡＭ回路への読み出しイネーブル信号もまた入力として使用される。Ｄ１０ ８１３はインバータ遅延を使用して発生させられる。
[0054]図８Ｅは、図６に表された内部制御信号ＰＣＨＧＢ ６１２を発生させるために使用される論理回路を示している。ＥＣＬＫ ７０６、ＲＥ＿ＬＡＴ ８１０、Ｄ９ ７１２、Ｄ１３ ７１６、Ｄ２３ ７２６およびＷＥ＿ＦＦ８１２を含む前述された信号が入力として使用される。Ｄ１４ ８１７はインバータ遅延を使用して発生させられる。
[0055]図８Ｆは、図６に表された内部制御信号ＳＡＰＣＨＧＢ ６１４を発生させるために使用される論理回路を示している。ＥＣＬＫ ７０６、Ｄ１１ ７１４、ＲＥ＿ＬＡＴ ８１０、Ｄ７ ７１０、Ｄ１７ ７２０およびＷＥ＿ＦＦ ８１２を含む前述された信号が入力として使用される。
[0056]図９は、発明の１つ以上の態様が実施されてもよい集積回路９００を示している。集積回路９００は、入力／出力回路９１０、９１２、９１４および９１６と、コアロジック９２０とを含む。集積回路９００は少なくとも１個のタイマ９３０をさらに含む。タイマ９３０は、図３および２にそれぞれ表されているように、ピン・プログラマブル遅延セルと微調整遅延セルの任意の組み合わせを含む。タイマ９３０は集積回路９００内の回路の働きを制御する内部制御信号を発生させるために使用される。
[0057]図１０は、発明の１つ以上の態様が実施されてもよいＳＲＡＭ回路内での内部制御信号回路を含む集積回路１０００を示している。集積回路１０００は、入力／出力回路１０１０、１０１２、１０１４および１０１６と、コアロジック１０２０とを含む。集積回路１０００は少なくとも１個のタイマ１０３０をさらに含む。タイマ１０３０は、図３および２にそれぞれ表されているように、ピン・プログラマブル遅延セルと微調整遅延セルの任意の組み合わせを含む。タイマ１０３０は集積回路１０００内のＳＲＡＭ１０４０の機能およびタイミングを制御する内部制御信号を発生させるために使用される。
[0058]要約すると、タイマ回路の設計を容易化する３個の構成要素が紹介されている。第１の構成要素は、遅延要素が単一のメタル層を使用して５個の構成のうちの１つにカスタマイズされることを可能にさせる４個のトランジスタを含む遅延要素である。第２の構成要素は、２個の遅延要素および出力バッファを含む微調整遅延セルである。第３の構成要素は、各遅延要素が単一のメタル層を使用してカスタマイズされてもよい複数の遅延要素を含むピン・プログラマブル遅延セルである。ピン・プログラマブル遅延セルのタイミング特性は、入力制御信号の組を使用して実物回路においてカスタマイズされることもある。微調整遅延セルおよびピン・プログラマブル遅延セルは、内蔵型ＳＲＡＭモジュールのような種々の集積回路を制御するため使用される汎用フレキシブルタイマを形成するために組み合わされてもよい。汎用フレキシブルタイマの全体的な構造は、高品質設計を達成するために必要とされる努力を軽減し、設計誤りの場合に複数の費用効率の高い代替案を導入する。
[0059]以上の説明は本発明の実施形態を対象にしているが、発明のその他の実施形態およびさらなる実施形態が発明の基本的な範囲を逸脱することなく考え出されてもよい。たとえば、本発明の態様は、ハードウェア若しくはソフトウェアまたはハードウェアとソフトウェアの組み合わせで実施されてもよい。したがって、本発明の範囲は特許請求の範囲に記載された事項によって決定される。
本発明の種々の実施形態による一群の遅延要素のための回路設計および相互接続構造を示す図である。 本発明の種々の実施形態による一群の遅延要素のための回路設計および相互接続構造を示す図である。 本発明の種々の実施形態による一群の遅延要素のための回路設計および相互接続構造を示す図である。 本発明の種々の実施形態による一群の遅延要素のための回路設計および相互接続構成を示す。 本発明の種々の実施形態による一群の遅延要素のための回路設計および相互接続構造を示す。 本発明の一実施形態による微調整遅延セルの回路設計を示す。 本発明の一実施形態によるピン・プログラマブル遅延セルの回路設計を示す。 本発明の種々の実施形態による、図３Ａのピン・プログラマブル遅延セルを通るクロック伝搬経路を示す。 本発明の種々の実施形態による、図３Ａのピン・プログラマブル遅延セルを通るクロック伝搬経路を示す。 本発明の種々の実施形態による、図３Ａのピン・プログラマブル遅延セルを通るクロック伝搬経路を示す。 本発明の一実施形態による典型的な汎用フレキシブルタイマ構成を示す。 本発明の一実施形態による図４Ｂの汎用フレキシブルタイマ構成の概要図である。 本発明の一実施形態による、タイミングパルスを導出するための遅延クロック信号の使用を示す。 本発明の一実施形態による、ＳＲＡＭ回路内の内部制御信号のタイミングを示す。 本発明の一実施形態による、ＳＲＡＭ回路内で内部制御信号を発生させる際に使用する遅延クロック信号を発生させるために構成された汎用フレキシブルタイマを示す。 本発明の種々の実施形態による、ＳＲＡＭ回路内で内部制御信号を発生させるため使用される論理回路を示す。 本発明の種々の実施形態による、ＳＲＡＭ回路内で内部制御信号を発生させるため使用される論理回路を示す。 本発明の種々の実施形態による、ＳＲＡＭ回路内で内部制御信号を発生させるため使用される論理回路を示す。 本発明の種々の実施形態による、ＳＲＡＭ回路内で内部制御信号を発生させるため使用される論理回路を示す。 本発明の種々の実施形態による、ＳＲＡＭ回路内で内部制御信号を発生させるため使用される論理回路を示す。 本発明の種々の実施形態による、ＳＲＡＭ回路内で内部制御信号を発生させるため使用される論理回路を示す。 発明の１つ以上の態様が実施されてもよい集積回路を示す。 発明の１つ以上の態様が実施されてもよいＳＲＡＭ回路を含む集積回路を示す。
符号の説明
１０１，１０２，１０３，１０４，１０５，２１０，２１２，３４４，３４６…遅延要素、１１０，１１２…ｐチャネル電界効果トランジスタ、１１４，１１６…ｎチャネル電界効果トランジスタ、１２０…入力ノード、１２２…出力ノード、１３０…正の電源線、１３２…負の電源線、２００，４２２，４３０，４３４，４４０，４４２，４４４，７４４，７４８，７５０，７５２，７５８，７６０，７６２，７６４…微調整遅延セル、２１４…出力ドライバ、２２０，３１０…入力Ａ、２２２，３１６…出力Ｙ、２２４，３１８…出力Ｏ、２３０…バッファ、３００，４２０，７４２，７４６，７５６…ピン・プログラマブル遅延セル、３１２…入力Ｓ０、３１４…入力Ｓ１、３２８，３３４，３３６…伝送ゲート、３３０，３３２…入力バッファ、３４０，３４２…インバータ、３４８…出力バッファ、３５０，３５５，３６０…選択された経路、４００、７００…汎用フレキシブルタイマ、４１０…クロック入力、４１２，４１３，４１４，７０２，７０４…コンフィギュレーション入力、４５０，４５１，４５２，４５３，４５４，４５５，４５６，４５７…出力信号、５１０…クロック信号、５２０…遅延クロック信号、５３０…タイミングパルス、６０２，７０６…外部クロック基準、６０４…ワード線、６０６…列選択バー、６０８…負荷、６１０…センス増幅器イネーブル、６１２…プリチャージバー、６１４…センス増幅器プリチャージバー、６２０…基準遅延零、７１０，７１２，７１４，７１６，７１８，７２０，７２２，７２４，７２６，７２８，７３０…出力、７４０，７５４…予備微調整遅延セル、８１０…読み出しイネーブルのラッチ信号、８１２…フリップフロップの出力、８１４…プリデコーダ出力、８１５…読み出しイネーブル信号、８１６…ワード線クロック、８２０…ＳＲＡＭ読み出しアドレス入力信号、８２２…ＳＲＡＭ書き込みアドレス入力信号、９００，１０００…集積回路、９１０，９１２，９１４，９１６，１０１０，１０１２，１０１４，１０１６…入力／出力回路、９２０，１０２０…コアロジック、９３０，１０３０…タイマ、１０４０…ＳＲＡＭ

Claims (20)

  1. 入力信号が伝送される入力チャンネルと、
    第１の伝送ゲートを制御する第１の制御信号が伝送される第１の制御入力チャンネルと、
    第２の伝送ゲートおよび第３の伝送ゲートを制御する第２の制御信号が伝送される第２の制御入力チャンネルと、
    前記入力チャンネルと前記第３の伝送ゲートとの間に配置され、各遅延要素が単一の相互接続層の変更によって再構成される第１の遅延要素の組と、
    各遅延要素が単一の相互接続層の変更によって再構成される、前記第１の伝送ゲート、前記第２の伝送ゲートおよび前記第３の伝送ゲートが前記第１の遅延要素の組と第２の遅延要素の組との間に配置されている、第２の遅延要素の組と、
    第１の出力信号が伝送される第１の出力チャンネルと、
    を備えるピン・プログラマブル遅延セル。
  2. 前記入力信号が前記第２の遅延要素の組への３本の経路のうちの１本を取るように、前記第１の制御信号および前記第２の制御信号が前記第１の伝送ゲート、前記第２の伝送ゲートおよび前記第３の伝送ゲートを設定する、請求項１に記載のピン・プログラマブル遅延セル。
  3. 前記入力信号が前記第１の伝送ゲート、前記第２の伝送ゲートおよび前記第２の遅延要素の組を通って伝送され、前記第１の遅延要素の組または前記第３の伝送ゲートを通って伝送されないように、前記第１の制御信号および前記第２の制御信号が前記第１の伝送ゲート、前記第２の伝送ゲートおよび前記第３の伝送ゲートを設定する、請求項２に記載のピン・プログラマブル遅延セル。
  4. 前記入力信号が前記第２の伝送ゲートおよび前記第２の遅延要素の組を通って伝送され、前記第１の遅延要素の組、前記第２の伝送ゲートまたは前記第３の伝送ゲートを通って伝送されないように、前記第１の制御信号および前記第２の制御信号が前記第１の伝送ゲート、前記第２の伝送ゲートおよび前記第３の伝送ゲートを設定する、請求項２に記載のピン・プログラマブル遅延セル。
  5. 前記入力信号が前記第１の遅延要素の組、第３の伝送ゲートおよび前記第２の遅延要素の組を通って伝送され、前記第１の伝送ゲートまたは前記第２の伝送ゲートを通って伝送されないように、前記第１の制御信号および前記第２の制御信号が前記第１の伝送ゲート、前記第２の伝送ゲートおよび前記第３の伝送ゲートを設定する、請求項２に記載のピン・プログラマブル遅延セル。
  6. 第３の経路に付随する伝搬遅延が第２の経路に付随する伝搬遅延より大きく、前記第２の経路に付随する伝搬遅延が第１の経路に付随する伝搬遅延より大きい、請求項２に記載のピン・プログラマブル遅延セル。
  7. バッファリングされた出力が伝送される第２の出力チャンネルをさらに備え、前記第２の出力チャンネルに結合された負荷容量を前記第１の出力チャンネルから分離するために、出力バッファが前記第１の出力チャンネルと前記第２の出力チャンネルとの間に配置されている、請求項１に記載のピン・プログラマブル遅延セル。
  8. 前記第３の伝送ゲートによって受信された制御信号が前記第２の伝送ゲートによって受信された制御信号に対して反転させられるように、前記第２の制御信号を反転させるように構成され、前記第３の伝送ゲートに結合されているインバータをさらに備える、請求項１に記載のピン・プログラマブル遅延セル。
  9. ピン・プログラマブル遅延セルと、
    前記ピン・プログラマブル遅延セルに結合されている少なくとも１個の微調整遅延セルと、
    を備えた汎用フレキシブルタイマであって、
    前記ピン・プログラマブル遅延セルが、
    入力信号が伝送される入力チャンネルと、
    第１の伝送ゲートを制御する第１の制御信号が伝送される第１の制御入力チャンネルと、
    第２の伝送ゲートおよび第３の伝送ゲートを制御する第２の制御信号が伝送される第２の制御入力チャンネルと、
    前記入力チャンネルと前記第３の伝送ゲートとの間に配置され、各遅延要素が単一の相互接続層の変更によって再構成される第１の遅延要素の組と、
    各遅延要素が単一の相互接続層の変更によって再構成され、前記第１の伝送ゲート、前記第２の伝送ゲートおよび前記第３の伝送ゲートが前記第１の遅延要素の組と第２の遅延要素の組との間に配置されている、第２の遅延要素の組と、
    出力信号が伝送される出力チャンネルと、
    バッファリングされた出力信号が伝送されるバッファ付き出力チャンネルと、
    を含み、
    前記微調整遅延セルの各々が、
    入力信号が受信および伝送される入力チャンネルと、
    単一の相互接続層の変更によって再構成される、前記入力チャンネルに結合されている第１の遅延要素および前記第１の遅延要素に結合されている第２の遅延要素と、
    前記第２の遅延要素に結合されている出力ドライバと、
    出力信号が伝送される出力チャンネルと、
    バッファリングされた出力信号が伝送されるバッファ付き出力チャンネルと、
    を含む、汎用フレキシブルタイマ。
  10. 基準クロック信号が前記第１の入力チャンネルを介して受信および伝送され、少なくとも前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号または前記微調整遅延セルからの前記バッファリングされた出力信号が、幅および遅延が制御されたクロックパルスを生成するために前記基準クロック信号と合成される、請求項９に記載の汎用フレキシブルタイマ。
  11. 前記少なくとも１個の微調整遅延セルが、
    第１のバッファリングされた出力信号を生成する第１の微調整遅延セルと、
    第２のバッファリングされた出力信号を生成する第２の微調整遅延セルと、
    第３のバッファリングされた出力信号を生成する第３の微調整遅延セルと、
    を備え、
    前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号が第１の個数の論理遅延によって基準クロック信号に対して遅延し、
    前記第１のバッファリングされた出力信号が２個の論理遅延によって前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号に対して遅延し、
    前記第２のバッファリングされた出力信号が２個の論理遅延によって前記第１のバッファリングされた出力信号に対して遅延し、
    前記第３のバッファリングされた出力信号が２個の論理遅延によって前記第２のバッファリングされた出力信号に対して遅延している、請求項９に記載の汎用フレキシブルタイマ。
  12. 少なくとも前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号、前記第１のバッファリングされた出力信号、前記第２のバッファリングされた出力信号または前記第３のバッファリングされた出力信号が、幅および遅延が制御されたクロックパルスを生成するために前記基準クロック信号と合成される、請求項１１に記載の汎用フレキシブルタイマ。
  13. 前記少なくとも１個の微調整遅延セルが、
    第１のバッファリングされた出力信号を生成する第１の微調整遅延セルと、
    第２のバッファリングされた出力信号を生成する第２の微調整遅延セルと、
    第３のバッファリングされた出力信号を生成する第３の微調整遅延セルと、
    第４のバッファリングされた出力信号を生成する第４の微調整遅延セルと、
    第５のバッファリングされた出力信号を生成する第５の微調整遅延セルと、を備え、
    前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号が第１の個数の論理遅延によって基準クロック信号に対して遅延し、
    前記第１のバッファリングされた出力信号が２個の論理遅延によって前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号に対して遅延し、
    前記第２のバッファリングされた出力信号が２個の論理遅延によって前記第１のバッファリングされた出力信号に対して遅延し、
    前記第３のバッファリングされた出力信号が２個の論理遅延によって前記第２のバッファリングされた出力信号に対して遅延し、
    前記第４のバッファリングされた出力信号が２個の論理遅延によって前記第３のバッファリングされた出力信号に対して遅延し、
    前記第５のバッファリングされた出力信号が２個の論理遅延によって前記第４のバッファリングされた出力信号に対して遅延している、請求項９に記載の汎用フレキシブルタイマ。
  14. 少なくとも前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号、前記第１のバッファリングされた出力信号、前記第２のバッファリングされた出力信号、前記第３のバッファリングされた出力信号、前記第４のバッファリングされた出力信号または前記第５のバッファリングされた出力信号が、幅および遅延が制御されたクロックパルスを生成するために前記基準クロック信号と合成される、請求項１３に記載の汎用フレキシブルタイマ。
  15. 前記少なくとも１個の微調整遅延セルが、
    第１のバッファリングされた出力信号を生成する第１の微調整遅延セルと、
    第２のバッファリングされた出力信号を生成する第２の微調整遅延セルと、
    第３のバッファリングされた出力信号を生成する第３の微調整遅延セルと、
    第４のバッファリングされた出力信号を生成する第４の微調整遅延セルと、
    第５のバッファリングされた出力信号を生成する第５の微調整遅延セルと、
    第６のバッファリングされた出力信号を生成する第６の微調整遅延セルと、
    第７のバッファリングされた出力信号を生成する第７の微調整遅延セルと、を備え、
    前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号が第１の個数の論理遅延によって基準クロック信号に対して遅延し、
    前記第１のバッファリングされた出力信号が２個の論理遅延によって前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号に対して遅延し、
    前記第２のバッファリングされた出力信号が２個の論理遅延によって前記第１のバッファリングされた出力信号に対して遅延し、
    前記第３のバッファリングされた出力信号が２個の論理遅延によって前記第２のバッファリングされた出力信号に対して遅延し、
    前記第４のバッファリングされた出力信号が２個の論理遅延によって前記第３のバッファリングされた出力信号に対して遅延し、
    前記第５のバッファリングされた出力信号が２個の論理遅延によって前記第４のバッファリングされた出力信号に対して遅延し、
    前記第６のバッファリングされた出力信号が２個の論理遅延によって前記第５のバッファリングされた出力信号に対して遅延し、
    前記第７のバッファリングされた出力信号が２個の論理遅延によって前記第６のバッファリングされた出力信号に対して遅延している、請求項９に記載の汎用フレキシブルタイマ。
  16. 少なくとも前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号、前記第１のバッファリングされた出力信号、前記第２のバッファリングされた出力信号、前記第３のバッファリングされた出力信号、前記第４のバッファリングされた出力信号、前記第５のバッファリングされた出力信号、前記第６のバッファリングされた出力信号または前記第７のバッファリングされた出力信号が、幅および遅延が制御されたクロックパルスを生成するために前記基準クロック信号と合成される、請求項１５に記載の汎用フレキシブルタイマ。
  17. 複数の入力／出力回路と、
    コアロジックと、
    前記コアロジックに結合されたタイマと、
    を備えた集積回路であって、
    前記タイマが、
    ピン・プログラマブル遅延セルと、
    前記ピン・プログラマブル遅延セルに結合された少なくとも１個の微調整遅延セルと、を含み、
    前記ピン・プログラマブル遅延セルが、
    入力信号が伝送される入力チャンネルと、
    第１の伝送ゲートを制御する第１の制御信号が伝送される第１の制御入力チャンネルと、
    第２の伝送ゲートおよび第３の伝送ゲートを制御する第２の制御信号が伝送される第２の制御入力チャンネルと、
    前記入力チャンネルと前記第３の伝送ゲートとの間に配置され、各遅延要素が単一の相互接続層の変更によって再構成される第１の遅延要素の組と、
    各遅延要素が単一の相互接続層の変更によって再構成され、前記第１の伝送ゲート、前記第２の伝送ゲートおよび前記第３の伝送ゲートが前記第１の遅延要素の組と第２の遅延要素の組との間に配置されている、第２の遅延要素の組と、
    出力信号が伝送される出力チャンネルと、
    バッファリングされた出力信号が伝送されるバッファ付き出力チャンネルと、を含み、
    前記微調整遅延セルの各々が、
    入力信号が受信および伝送される入力チャンネルと、
    単一の相互接続層の変更によって再構成される、前記入力チャンネルに結合されている第１の遅延要素および前記第１の遅延要素に結合されている第２の遅延要素と、
    前記第２の遅延要素に結合されている出力ドライバと、
    出力信号が伝送される出力チャンネルと、
    バッファリングされた出力信号が伝送されるバッファ付き出力チャンネルと、を含む、集積回路。
  18. 基準クロック信号が前記第１の入力チャンネルを介して受信および伝送され、少なくとも前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号または前記微調整遅延セルからの前記バッファリングされた出力信号が、幅および遅延が制御されたクロックパルスを生成するために前記基準クロック信号と合成される、請求項１７に記載の集積回路。
  19. 前記少なくとも１個の微調整遅延セルが、
    第１のバッファリングされた出力信号を生成する第１の微調整遅延セルと、
    第２のバッファリングされた出力信号を生成する第２の微調整遅延セルと、
    第３のバッファリングされた出力信号を生成する第３の微調整遅延セルと、を備え、
    前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号が基準クロック信号に対して遅延し、
    前記第１のバッファリングされた出力信号が前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号に対して遅延し、
    前記第２のバッファリングされた出力信号が前記第１のバッファリングされた出力信号に対して遅延し、
    前記第３のバッファリングされた出力信号が前記第２のバッファリングされた出力信号に対して遅延している、請求項１７に記載の集積回路。
  20. 少なくとも前記ピン・プログラマブル遅延セルからの前記バッファリングされた出力信号、前記第１のバッファリングされた出力信号、前記第２のバッファリングされた出力信号または前記第３のバッファリングされた出力信号が、幅および遅延が制御されたクロックパルスを生成するために前記基準クロック信号と合成される、請求項１９に記載の集積回路。
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