JPH03135219A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH03135219A JPH03135219A JP1273514A JP27351489A JPH03135219A JP H03135219 A JPH03135219 A JP H03135219A JP 1273514 A JP1273514 A JP 1273514A JP 27351489 A JP27351489 A JP 27351489A JP H03135219 A JPH03135219 A JP H03135219A
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- voltage
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 12
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 241000269815 Pomoxis Species 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
バイポーラトランジスタとＰ／ＮチャネルＭＯＳトラン
ジスタが同一チップ内に混在する半導体集積回路におけ
るレベル変換回路に関し、少ない消費電力および回路素
子数でレベル変換が可能な回路を提供することを目的と
し、直列に接続した第１の抵抗素子、第２の抵抗素子、
および第１の定電流源からなる分圧回路と、バイポーラ
トランジスタと第２の定電流源を直列に接続し、その直
列接続点を出力端とするエミッタホロアと、Ｃ）ＩＯ３
又はＢｉＣＭＯＳレベルの入力電圧のＨ，Ｌに応じて、
該バイポーラトランジスタのベースが接続する分圧回路
の出力タソプを切換えて、エミッタホロアにＥＣＬレヘ
レベＨ，Ｌ出力を生じさせるスイッチとを有する構成と
する。
ジスタが同一チップ内に混在する半導体集積回路におけ
るレベル変換回路に関し、少ない消費電力および回路素
子数でレベル変換が可能な回路を提供することを目的と
し、直列に接続した第１の抵抗素子、第２の抵抗素子、
および第１の定電流源からなる分圧回路と、バイポーラ
トランジスタと第２の定電流源を直列に接続し、その直
列接続点を出力端とするエミッタホロアと、Ｃ）ＩＯ３
又はＢｉＣＭＯＳレベルの入力電圧のＨ，Ｌに応じて、
該バイポーラトランジスタのベースが接続する分圧回路
の出力タソプを切換えて、エミッタホロアにＥＣＬレヘ
レベＨ，Ｌ出力を生じさせるスイッチとを有する構成と
する。
本発明は、バイポーラトランジスタとＰ／ＮチャネルＭ
Ｏ３Ｉ−ランジスタが同一チップ内に混在する半導体集
積回路におけるレベル変換回路に関する。
Ｏ３Ｉ−ランジスタが同一チップ内に混在する半導体集
積回路におけるレベル変換回路に関する。
バイポーラトランジスタとＰ／ＮチャネルＭＯＳトラン
ジスタが同一チップ内に混在する半導体集積回路では、
これらのトランジスタがＣＭＯＳまたはＢｉＣＭＯＳ回
路およびバイポーラトランジスタによるＥＣＬ回路を構
成し、これらの回路が入／出力端を接続することがある
。この場合、これらの回路の入／出力レベルが異なるの
で、レベル変換回路を介在させる必要がある。
ジスタが同一チップ内に混在する半導体集積回路では、
これらのトランジスタがＣＭＯＳまたはＢｉＣＭＯＳ回
路およびバイポーラトランジスタによるＥＣＬ回路を構
成し、これらの回路が入／出力端を接続することがある
。この場合、これらの回路の入／出力レベルが異なるの
で、レベル変換回路を介在させる必要がある。
第３図にＢｉＣＭＯＳ −Ｅ ＣＬレベル変換回路の従
来例を示す。入力ＶｉｎはＨが一〇、５■、Ｌが−４，
５■のＢｉＣＭＯＳレベル、出力ＶｏｕｔはＨが−０，
８■、Ｌが−２，０■のＥＣＬレベルである。高電位電
源Ｖｃｃは０■、低電位電源ＶＥＲは一５■で、ＣＭＯ
ＳレベルならＨが０■、Ｌが−５，０になるが、ＢｉＣ
ＭＯＳではこれより０．５ｖ程上／下する。
来例を示す。入力ＶｉｎはＨが一〇、５■、Ｌが−４，
５■のＢｉＣＭＯＳレベル、出力ＶｏｕｔはＨが−０，
８■、Ｌが−２，０■のＥＣＬレベルである。高電位電
源Ｖｃｃは０■、低電位電源ＶＥＲは一５■で、ＣＭＯ
ＳレベルならＨが０■、Ｌが−５，０になるが、ＢｉＣ
ＭＯＳではこれより０．５ｖ程上／下する。
この回路はレベル変換部Ａと駆動部Ｂからなり、レベル
変換部はＰチャネルＭＯＳトランジスタ２１、Ｎチャネ
ルＭＯＳトランジスタ２２，２６、バイポーラトランジ
スタ２３，２５、抵抗２４゜２７、およびダイオードを
複数（本例では３個）直列接続してなるクランプ回路２
日で構成され、駆動部Ｂはバイポーラトランジスタ８ａ
、Ｆ３ｂ。
変換部はＰチャネルＭＯＳトランジスタ２１、Ｎチャネ
ルＭＯＳトランジスタ２２，２６、バイポーラトランジ
スタ２３，２５、抵抗２４゜２７、およびダイオードを
複数（本例では３個）直列接続してなるクランプ回路２
日で構成され、駆動部Ｂはバイポーラトランジスタ８ａ
、Ｆ３ｂ。
９ａと、抵抗１２．１０ａ、Ｊｏｂ、９ｂとからなるカ
レントスイッチと、バイポーラトランジスタ７、ｌｌａ
と、抵抗１１ｂからなるエミッタホロアで構成される。
レントスイッチと、バイポーラトランジスタ７、ｌｌａ
と、抵抗１１ｂからなるエミッタホロアで構成される。
今、人力ＶｉｎがＢｉＣＭＯＳ論理レベルでＨのときト
ランジスタ２１はオフ、トランジスタ２２．２６はオン
である。従ってトランジスタ２３はベース電流を引き１
友かれてオフ、トランジスタ２５はクランプ回路２８、
トランジスタ２６の経路でベース電流を供給されてオン
となる。従ってクランプ回路２８、抵抗２４、トランジ
スタ２５を通る経路でも電流が流れ、カレントスイッチ
の入力端Ｎ。
ランジスタ２１はオフ、トランジスタ２２．２６はオン
である。従ってトランジスタ２３はベース電流を引き１
友かれてオフ、トランジスタ２５はクランプ回路２８、
トランジスタ２６の経路でベース電流を供給されてオン
となる。従ってクランプ回路２８、抵抗２４、トランジ
スタ２５を通る経路でも電流が流れ、カレントスイッチ
の入力端Ｎ。
は電源Ｖｃｃよりクランプ回路２８による電圧降下（０
，８＋０．８ ＋０．４ ＝２．０ Ｖ程度）だけ下っ
たレベル（−２Ｖ）になる。カレントスイッチの基準電
圧Ｖ ｒｅｆはこれより高い電圧（例えば−１，３Ｖ）
に設定しておくので、トランジスタ８ｂがオン、８ａが
オフになり、トランジスタ７のベースへは抵抗１２の電
圧降下（０，２Ｖ程度）分のレベル（−０，２Ｖ）が与
えられ、出力ＶｏｕｔはそれよりＶＢＥだけ低い約−１
，０■になる。これがＥＣＬのＨレベルである。
，８＋０．８ ＋０．４ ＝２．０ Ｖ程度）だけ下っ
たレベル（−２Ｖ）になる。カレントスイッチの基準電
圧Ｖ ｒｅｆはこれより高い電圧（例えば−１，３Ｖ）
に設定しておくので、トランジスタ８ｂがオン、８ａが
オフになり、トランジスタ７のベースへは抵抗１２の電
圧降下（０，２Ｖ程度）分のレベル（−０，２Ｖ）が与
えられ、出力ＶｏｕｔはそれよりＶＢＥだけ低い約−１
，０■になる。これがＥＣＬのＨレベルである。
次に入力ＶｉｎがＢｉＣＭＯＳ論理レベルのＬのときは
、トランジスタ２１がオン、２２．２６がオフであり、
トランジスタ２３はトランジスタ２１によりベース電流
を供給されてオンになる。トランジスタ２５は、抵抗２
７によりベース電流を引き抜かれてオフになる。クラン
プ回路２８はトランジスタ２３により短絡され、カレン
トスイ・７チの入力端Ｎ１は電源Ｖｃｃより該トランジ
スタ２３のコレクタ・エミッタ間電圧ＶＣＥだけ低い約
−〇、５■になる。これは基準電圧Ｖ ｒｅｆより高い
のでトランジスタ８ａがオン、８ｂがオフとなり、トラ
ンジスタ７のベース電位は電源Ｖｃｃより抵抗１２と１
０ａの電圧降下を引いた約−０，８Ｖになり（このよう
にＩＲを設定する）、出力ＶｏｕｔはそれよりＶＢＥだ
け低い約−１，６■になる。
、トランジスタ２１がオン、２２．２６がオフであり、
トランジスタ２３はトランジスタ２１によりベース電流
を供給されてオンになる。トランジスタ２５は、抵抗２
７によりベース電流を引き抜かれてオフになる。クラン
プ回路２８はトランジスタ２３により短絡され、カレン
トスイ・７チの入力端Ｎ１は電源Ｖｃｃより該トランジ
スタ２３のコレクタ・エミッタ間電圧ＶＣＥだけ低い約
−〇、５■になる。これは基準電圧Ｖ ｒｅｆより高い
のでトランジスタ８ａがオン、８ｂがオフとなり、トラ
ンジスタ７のベース電位は電源Ｖｃｃより抵抗１２と１
０ａの電圧降下を引いた約−０，８Ｖになり（このよう
にＩＲを設定する）、出力ＶｏｕｔはそれよりＶＢＥだ
け低い約−１，６■になる。
こうして本回路により、Ｈが一〇、５■、Ｌが−４．５
■のＢｉＣＭＯＳ出力（Ｖｉｎ）が、Ｈが−１，ＯＶ。
■のＢｉＣＭＯＳ出力（Ｖｉｎ）が、Ｈが−１，ＯＶ。
Ｌが−１，６■のＥＣＬの入力（Ｖｏｕｔ）に変換され
る。入力がＣＭＯＳレベルのときも同様である。
る。入力がＣＭＯＳレベルのときも同様である。
なおこの回路のトランジスタ９ａ、ｔｔａは抵抗９ｂ、
ｌｌｂおよび制御電圧Ｖｃｓと共に定電流源を構成し、
その電流値は電圧Ｖｃｓ及び又は抵抗９ｂ、ｌｌｂの値
により定まる。またトランジスタ２３．２５はトーテム
ポールを構成し、一方２３がオンなら他方２５はオフ、
この逆に２５がオンなら２３はオフである。トランジス
タ２５がオンのとき入力端Ｎ１をＬレベルにし、トラン
ジスタ２３がオンのとき入力端Ｎ１をＨレベルにする。
ｌｌｂおよび制御電圧Ｖｃｓと共に定電流源を構成し、
その電流値は電圧Ｖｃｓ及び又は抵抗９ｂ、ｌｌｂの値
により定まる。またトランジスタ２３．２５はトーテム
ポールを構成し、一方２３がオンなら他方２５はオフ、
この逆に２５がオンなら２３はオフである。トランジス
タ２５がオンのとき入力端Ｎ１をＬレベルにし、トラン
ジスタ２３がオンのとき入力端Ｎ１をＨレベルにする。
ＣＭＯＳインバータを構成するトランジスタ２１，２２
はトランジスタ２３の制御用であり、トランジスタ２６
はトランジスタ２５の制御用である。またクランプ回路
２８は入力ＶｉｎがＨのときのノードＮ、の電位低下を
制限するものである。即ちＶｉｎがＨのときトランジス
タ２５はオンで、クランプ回路２８が抵抗であるとノー
ドＮ１はＶＩＥＥ側へ強く引かれ、カレントスイッチの
動作に支障を来たす恐れがある。クランプ回路２８によ
りこの電位降下を制限すると、か−る恐れはなくなる。
はトランジスタ２３の制御用であり、トランジスタ２６
はトランジスタ２５の制御用である。またクランプ回路
２８は入力ＶｉｎがＨのときのノードＮ、の電位低下を
制限するものである。即ちＶｉｎがＨのときトランジス
タ２５はオンで、クランプ回路２８が抵抗であるとノー
ドＮ１はＶＩＥＥ側へ強く引かれ、カレントスイッチの
動作に支障を来たす恐れがある。クランプ回路２８によ
りこの電位降下を制限すると、か−る恐れはなくなる。
この第３図の回路は、エミッタホロアとカレントスイッ
チに定電流源９ａ、ｌｌａを持ち、これら２つの電流源
が常に一定電流を流している。また人力がＨのときクラ
ンプ回路、抵抗２４、トランジスタ２５を通って一定電
流が流れてしまい、消費電力が大きい。また回路を構成
する素子の数が多く、レイアウトに広い面積を要する。
チに定電流源９ａ、ｌｌａを持ち、これら２つの電流源
が常に一定電流を流している。また人力がＨのときクラ
ンプ回路、抵抗２４、トランジスタ２５を通って一定電
流が流れてしまい、消費電力が大きい。また回路を構成
する素子の数が多く、レイアウトに広い面積を要する。
本発明はか＼る点を改善し、少ない消費電力および回路
素子数でレベル変換が可能な回路を提供することを目的
とするものである。
素子数でレベル変換が可能な回路を提供することを目的
とするものである。
第１図に示すように本発明では、分圧回路１２．３と、
出力段のエミッタホロア７．１１と、入力電圧Ｖｉｎの
Ｈ，Ｌに応して分圧回路の出力電圧を切換えるスイッチ
４または５でレベル変換回路を構成する。
出力段のエミッタホロア７．１１と、入力電圧Ｖｉｎの
Ｈ，Ｌに応して分圧回路の出力電圧を切換えるスイッチ
４または５でレベル変換回路を構成する。
分圧回路は抵抗素子１，２と、定電流源３の直列回路で
構成する。またエミッタホロアは、バイポーラトランジ
スタ７と定電流源１１の直列回路で構成し、出力端はこ
れらの直列接続点とする。
構成する。またエミッタホロアは、バイポーラトランジ
スタ７と定電流源１１の直列回路で構成し、出力端はこ
れらの直列接続点とする。
第１図（ａｌでは分圧回路は、抵抗素子１と２、抵抗素
子２と定電流源３の各直列接続点Ｎ２．Ｎ３からタップ
を出しており、スイッチ４はＣＭＯＳまたはＢｉＣＭＯ
Ｓレベルである入力電圧ＶｉｎのＨ，Ｌに応してこれら
の夕・７プの一方をトランジスタ７のベースヘ接続する
。第１図中）ではスイッチ５は抵抗素子１と並列に接続
され、ＣＭＯＳまたはＢｉＣＭＯＳレベルである入力電
圧ＶｉｎのＨ，Ｌに応じて抵抗素子１を挿脱する。
子２と定電流源３の各直列接続点Ｎ２．Ｎ３からタップ
を出しており、スイッチ４はＣＭＯＳまたはＢｉＣＭＯ
Ｓレベルである入力電圧ＶｉｎのＨ，Ｌに応してこれら
の夕・７プの一方をトランジスタ７のベースヘ接続する
。第１図中）ではスイッチ５は抵抗素子１と並列に接続
され、ＣＭＯＳまたはＢｉＣＭＯＳレベルである入力電
圧ＶｉｎのＨ，Ｌに応じて抵抗素子１を挿脱する。
第１図ｆａｌでは、入力ＶｉｎがＨレベルのときスイッ
チ４は図示位置にあり、トランジスタ７のベースは分圧
回路のタップ（接続点）Ｎ２に接続される。タップＮ２
の電圧は−０，２Ｖとするとトランジスタ７はベースに
この電圧を受け、出力Ｖｏｕｔはそれより該トランジス
タのベース・エミソク間電圧ＶＢＥだけ低い約−ｉ、ｏ
ｖになる。これはＥＣＬのＨレベルである。
チ４は図示位置にあり、トランジスタ７のベースは分圧
回路のタップ（接続点）Ｎ２に接続される。タップＮ２
の電圧は−０，２Ｖとするとトランジスタ７はベースに
この電圧を受け、出力Ｖｏｕｔはそれより該トランジス
タのベース・エミソク間電圧ＶＢＥだけ低い約−ｉ、ｏ
ｖになる。これはＥＣＬのＨレベルである。
次に入力ＶｉｎがＬのときは、スイッチ４はタップＮ３
側に切換ねり、トランジスタ７のベースに該タップの電
圧、本例では一〇、８Ｖを与える。従って出力Ｖｏｕｔ
はそれよりＶＢＥ低い−１，６Ｖｉこなる。これはＥＣ
ＬのＬレベルである。
側に切換ねり、トランジスタ７のベースに該タップの電
圧、本例では一〇、８Ｖを与える。従って出力Ｖｏｕｔ
はそれよりＶＢＥ低い−１，６Ｖｉこなる。これはＥＣ
ＬのＬレベルである。
第１図（ｂｌでは入力ＶｉｎがＨのときスイッチ５が閉
じ、抵抗素子１を短絡する。従ってノートＮ ４の電位
は上り（本例では一〇、２ｖにする）、これを受けて、
出力ＶｏｕｔはそれよりＶＢＥだけ低い約−１，ＯＶに
なる。これはＥＣＬのＨレベルである。
じ、抵抗素子１を短絡する。従ってノートＮ ４の電位
は上り（本例では一〇、２ｖにする）、これを受けて、
出力ＶｏｕｔはそれよりＶＢＥだけ低い約−１，ＯＶに
なる。これはＥＣＬのＨレベルである。
次に入力ＶｉｎがＬのときはスイッチ５が開き、従って
ノードＮ４の電位は下り（本例では−０，８Ｖにする）
出力ＶｏｕｔはさらにＶＢＥだけ低い−１゜６Ｖにする
。これはＥＣＬのＬレベルである。
ノードＮ４の電位は下り（本例では−０，８Ｖにする）
出力ＶｏｕｔはさらにＶＢＥだけ低い−１゜６Ｖにする
。これはＥＣＬのＬレベルである。
こうして本回路では、ＣＭＯＳまたはＢｉＣＭＯＳレベ
ルである入力電圧ＶｉｎをＥＣＬレベルの出力Ｖｏｕｔ
に変換することができる。第３図と比べれば明らかなよ
うに回路構成は非常に簡単である。、Ｈレベル時にクラ
ンプ回路が流す電流がなく低消費電力である。
ルである入力電圧ＶｉｎをＥＣＬレベルの出力Ｖｏｕｔ
に変換することができる。第３図と比べれば明らかなよ
うに回路構成は非常に簡単である。、Ｈレベル時にクラ
ンプ回路が流す電流がなく低消費電力である。
第２図に本発明の実施例を示し、第２図ｔａ＋は第１図
（ａｌに、第２図（ｂｌは第１図（ａｌに対応している
。
（ａｌに、第２図（ｂｌは第１図（ａｌに対応している
。
両者を対比すれば明らかなように、スイッチ４はＰチャ
ネルＭＯ３Ｉ−ランジスク４ａ、４ｂで構成し、トラン
ジスタ４ｂのゲートへは人力Ｖｉｎを直接、トランジス
タ４ａのゲートへはＣＭＯＳインバータ５ａ、５ｂを介
して（反転して）加える。
ネルＭＯ３Ｉ−ランジスク４ａ、４ｂで構成し、トラン
ジスタ４ｂのゲートへは人力Ｖｉｎを直接、トランジス
タ４ａのゲートへはＣＭＯＳインバータ５ａ、５ｂを介
して（反転して）加える。
またスイッチ５はＰチャネルＭＯＳトランジスタで構成
し、このトランジスタのゲートへ入力Ｖｉｎの反転を加
える。また第２図ｆａ） （ｂｌとも抵抗素子１．２は
抵抗で構成している。
し、このトランジスタのゲートへ入力Ｖｉｎの反転を加
える。また第２図ｆａ） （ｂｌとも抵抗素子１．２は
抵抗で構成している。
第２図（ａ）で入力ＶｉｎがＨであると、トランジスタ
４ｂはオフ、トランジスタ４ａはインバータ５ａ、５ｂ
により反転されてＶｉｎが加わるのでオンになり、トラ
ンジスタ７のベースへは分圧回路のり・７ブＮ２の電位
が加わる。これは第１図（ａｌでスイッチ４がタップＮ
２側にあるのと同じである。
４ｂはオフ、トランジスタ４ａはインバータ５ａ、５ｂ
により反転されてＶｉｎが加わるのでオンになり、トラ
ンジスタ７のベースへは分圧回路のり・７ブＮ２の電位
が加わる。これは第１図（ａｌでスイッチ４がタップＮ
２側にあるのと同じである。
また人力Ｖｉｎがしであると、トランジスタ４ｂはオン
になり、トランジスタ４ａは入力Ｖｉｎが反転されて加
わるのでオフであり、この結果トランジスタ７のベース
へは分圧回路のタップＮ３の電位が加わる。これは第１
図（ａｌでスイッチ４がタップＮ３側へ切換ったのと同
じである。
になり、トランジスタ４ａは入力Ｖｉｎが反転されて加
わるのでオフであり、この結果トランジスタ７のベース
へは分圧回路のタップＮ３の電位が加わる。これは第１
図（ａｌでスイッチ４がタップＮ３側へ切換ったのと同
じである。
第２図（ａ）では出力ＶｏｕｔのＨレベルはタップＮ２
の電位−ＶＢＥであり、ＬレベルはタンプＮ３の電位−
ＶＢＥであり、これらクソフＮ２．Ｎ３の電位は電流源
のトランジスタ３ａが飽和しない範囲で、電流源の電流
値と抵抗１，２の抵抗値で任意に設定でき、従って出力
ＶｏｕｔのＨ，Ｌレベルは任意に設定できる。
の電位−ＶＢＥであり、ＬレベルはタンプＮ３の電位−
ＶＢＥであり、これらクソフＮ２．Ｎ３の電位は電流源
のトランジスタ３ａが飽和しない範囲で、電流源の電流
値と抵抗１，２の抵抗値で任意に設定でき、従って出力
ＶｏｕｔのＨ，Ｌレベルは任意に設定できる。
また第２図（ｂ）では出力ＶｏｕｔのＨレベルは、抵抗
１をトランジスタ５で短絡したときのノードＮ４の電位
−ＶＢＥであり、Ｌレベルは抵抗１の短絡を解除したと
きのノードＮ４の電位−ＶＢＥであり、これらの電位は
トランジスタ３ａが飽和しない範囲で、抵抗１．２の抵
抗値および電流源の電流値により任意に設定でき、従っ
て出力ＶｏｕｔのＨＬレベルは任意に設定できる。トラ
ンジスタ５はＰチャネルであるから、これをオンにして
抵抗１を短絡するには該トランジスタ５のベースへＬレ
ベルを加える必要がある。一方、抵抗１を短絡するのは
入力がＨレベルのときであるから、結局人力Ｖｉｎを反
転し、Ｖｉｎにしてトランジスタ５のゲートに加える。
１をトランジスタ５で短絡したときのノードＮ４の電位
−ＶＢＥであり、Ｌレベルは抵抗１の短絡を解除したと
きのノードＮ４の電位−ＶＢＥであり、これらの電位は
トランジスタ３ａが飽和しない範囲で、抵抗１．２の抵
抗値および電流源の電流値により任意に設定でき、従っ
て出力ＶｏｕｔのＨＬレベルは任意に設定できる。トラ
ンジスタ５はＰチャネルであるから、これをオンにして
抵抗１を短絡するには該トランジスタ５のベースへＬレ
ベルを加える必要がある。一方、抵抗１を短絡するのは
入力がＨレベルのときであるから、結局人力Ｖｉｎを反
転し、Ｖｉｎにしてトランジスタ５のゲートに加える。
トランジスタ５のゲートへＶｉｎを加えると入／出力の
Ｈ／Ｌは逆になる。回路によっては逆の方がよいことも
あり、この場合は入力Ｖｉｎを反転することはしない。
Ｈ／Ｌは逆になる。回路によっては逆の方がよいことも
あり、この場合は入力Ｖｉｎを反転することはしない。
なお反転にはＣ？’ｌＯＳインバータ等を使用すればよ
い。
い。
以上説明したように本発明によれば、回路素子数が少な
く、消費電力が少ないＣＭＯＳまたはＢｉＣＭＯＳレベ
ルのＣＭＬレベルへの変換回路を提供することができる
。
く、消費電力が少ないＣＭＯＳまたはＢｉＣＭＯＳレベ
ルのＣＭＬレベルへの変換回路を提供することができる
。
第１図は本発明の原理図、
第２図は本発明の実施例を示す回路図、第３図は従来例
を示す回路図である。 第１図 第１図で１，２は抵抗素子、３．１１は定電流源、７は
バイポーラトランジスタ、４はスイッチである。 第２図
を示す回路図である。 第１図 第１図で１，２は抵抗素子、３．１１は定電流源、７は
バイポーラトランジスタ、４はスイッチである。 第２図
Claims (1)
- 【特許請求の範囲】 １、直列に接続した第１の抵抗素子（１）、第２の抵抗
素子（２）、および第１の定電流源（３）からなる分圧
回路と、 バイポーラトランジスタ（７）と第２の定電流源（１１
）を直列に接続し、その直列接続点を出力端とするエミ
ッタホロアと、 ＣＭＯＳ又はＢｉＣＭＯＳレベルの入力電圧のＨ、Ｌに
応じて、該バイポーラトランジスタのベースが接続する
分圧回路の出力タップを切換えて、エミッタホロアにＥ
ＣＬレベルのＨ、Ｌ出力を生じさせるスイッチ（４）と
を有することを特徴とするレベル変換回路。２、直列に
接続した抵抗素子（１、２）と第１の定電流源（３）か
らなる分圧回路と、 バイポーラトランジスタ（７）と第２の定電流源（１１
）を直列に接続し、その直列接続点を出力端とするエミ
ッタホロアと、 ＣＭＯＳまたはＢｉＣＭＯＳレベルの入力電圧のＨ、Ｌ
に応じて分圧回路の抵抗素子の一部を短絡して、エミッ
タホロアにＥＣＬレベルのＨ、Ｌ出力を生じさせるスイ
ッチ（５）とを有することを特徴とするレベル変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273514A JPH03135219A (ja) | 1989-10-20 | 1989-10-20 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273514A JPH03135219A (ja) | 1989-10-20 | 1989-10-20 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03135219A true JPH03135219A (ja) | 1991-06-10 |
Family
ID=17528926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273514A Pending JPH03135219A (ja) | 1989-10-20 | 1989-10-20 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03135219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286419A (ja) * | 1991-03-15 | 1992-10-12 | Nec Eng Ltd | レベル変換回路 |
-
1989
- 1989-10-20 JP JP1273514A patent/JPH03135219A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286419A (ja) * | 1991-03-15 | 1992-10-12 | Nec Eng Ltd | レベル変換回路 |
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