JPS6143829A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6143829A JPS6143829A JP16671684A JP16671684A JPS6143829A JP S6143829 A JPS6143829 A JP S6143829A JP 16671684 A JP16671684 A JP 16671684A JP 16671684 A JP16671684 A JP 16671684A JP S6143829 A JPS6143829 A JP S6143829A
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- Japan
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- circuit
- reference voltage
- voltage
- constant voltage
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＥＣＬ回Ｎ （Ｅｍｉｔｔｅｒ Ｃｏｕ
ｐｌｅｄＬｏｇｉｃ ）またはＣＭ Ｌ （Ｃｕｒｒｅ
ｎｔ Ｍｏｄｅ Ｌｏｇｉｃ ）回路を使用した半導体
集積回路において、待期時の消費電力を低減することを
可能にした半導体集積回路に関するものである。
ｐｌｅｄＬｏｇｉｃ ）またはＣＭ Ｌ （Ｃｕｒｒｅ
ｎｔ Ｍｏｄｅ Ｌｏｇｉｃ ）回路を使用した半導体
集積回路において、待期時の消費電力を低減することを
可能にした半導体集積回路に関するものである。
従来のＥＣＬ回路とし【は第１図に示すものがある。な
お、第１図は基本セルを示しており、実際にはこの基布
セルを用いてゲートアレイが構成される。
お、第１図は基本セルを示しており、実際にはこの基布
セルを用いてゲートアレイが構成される。
第１図において、１は定電圧発生回路、Ａは定電流回路
、Ｒ，、Ｒ，、Ｒ，はそれぞれ抵抗体（なお、Ｒ８−Ｒ
３は抵抗値をも表わす）、ＱＩ、ＱＩ。
、Ｒ，、Ｒ，、Ｒ，はそれぞれ抵抗体（なお、Ｒ８−Ｒ
３は抵抗値をも表わす）、ＱＩ、ＱＩ。
Ｑｓ、Ｑ４．Ｑ５はそれぞれトランジスタである。
次に動作について説明する。
定電圧発生回路１では、比較電圧Ｖ。と、定電流回路Ａ
に供給するための基準電圧Ｖ４を発生する。トランジス
タＱ１のゲートの入力電圧Ｖ、、ｌＫは論理値″１″の
電圧ｖｅｘまたは論理値″θ″の電圧ｖＩＬのいずれか
が印加される。比較電圧Ｖ。はこの入力論理値のｌ″、
″θ″を判定するためＶＩＬ＜Ｖｌｌ ＜ Ｖｌｌｌの
範囲に設定され【いる。
に供給するための基準電圧Ｖ４を発生する。トランジス
タＱ１のゲートの入力電圧Ｖ、、ｌＫは論理値″１″の
電圧ｖｅｘまたは論理値″θ″の電圧ｖＩＬのいずれか
が印加される。比較電圧Ｖ。はこの入力論理値のｌ″、
″θ″を判定するためＶＩＬ＜Ｖｌｌ ＜ Ｖｌｌｌの
範囲に設定され【いる。
いま、入力電圧ＬＮ＝”１″のとき、Ｖｌｌｌ ＝ Ｖ
ｌｌｌ＞Ｖｌｍとなり、トランジスタＱ１がＯＮ状態に
なり、定電流回路ＡＫは電源電圧ＶＣＣより抵抗体Ｒ，
をを通じて定電流工、が流れ、トランジスタＱ４のエミ
ッタ電位７゜は、■。＝ｖｃｃ−１１几、−Ｖ、、、ト
ランジスタＱ、のエミッタ電位ｖ０は、Ｖ０＝ｖｅｅ
Ｙｅｌ！となり、トランジスタＱ４のエミッタ電位Ｖ
。Ｋは入力論理値の逆の結果が出力され、トランジスタ
Ｑ、のエミッタ電位Ｖ。Ｋは入力論理値が出力される。
ｌｌｌ＞Ｖｌｍとなり、トランジスタＱ１がＯＮ状態に
なり、定電流回路ＡＫは電源電圧ＶＣＣより抵抗体Ｒ，
をを通じて定電流工、が流れ、トランジスタＱ４のエミ
ッタ電位７゜は、■。＝ｖｃｃ−１１几、−Ｖ、、、ト
ランジスタＱ、のエミッタ電位ｖ０は、Ｖ０＝ｖｅｅ
Ｙｅｌ！となり、トランジスタＱ４のエミッタ電位Ｖ
。Ｋは入力論理値の逆の結果が出力され、トランジスタ
Ｑ、のエミッタ電位Ｖ。Ｋは入力論理値が出力される。
なお、■□はトランジスタ９番。
Ｑ、のベース・エミッタ間電圧である。
ＥＣ１回路ではシステムを高速動作させるため、チップ
の消費電力を大きくし、高速化を実現してきたが、従来
の定電圧発生回路１においては、比較電圧Ｖ□および基
準電圧ＶＣＭは一定値に設定されているため、チップの
選択、非選択にかかわらず、常に一定の電力が消費され
るという欠点がある。
の消費電力を大きくし、高速化を実現してきたが、従来
の定電圧発生回路１においては、比較電圧Ｖ□および基
準電圧ＶＣＭは一定値に設定されているため、チップの
選択、非選択にかかわらず、常に一定の電力が消費され
るという欠点がある。
〔発明の概要〕
この発明は、上記の欠点を除去するため罠なされたもの
で、チップ選択入力を検出し、チップ選択時と非選択時
において、定電圧発生回路の基準電圧を変化させること
により、非選択時の低消費電力化を可能とする半導体集
積回路を提供するものである。以下、この発明を図面を
用いて説明する。
で、チップ選択入力を検出し、チップ選択時と非選択時
において、定電圧発生回路の基準電圧を変化させること
により、非選択時の低消費電力化を可能とする半導体集
積回路を提供するものである。以下、この発明を図面を
用いて説明する。
第２図はこの発明の一実施例を示す図である。
第２図において、１．Ａ、Ｑ、〜Ｑｓ、Ｒ＋〜Ｒ８は第
１図と同じものを示し、２．３はともに定電圧発生回路
、Ｑ、、Ｑ７はともにトランジスタ、Ｂは入力レベル検
出回路、Ｃはゲート回路、ＶＩＮＸ ＋Ｖ□工は前記入
力レベル検出回路日の出力である。
１図と同じものを示し、２．３はともに定電圧発生回路
、Ｑ、、Ｑ７はともにトランジスタ、Ｂは入力レベル検
出回路、Ｃはゲート回路、ＶＩＮＸ ＋Ｖ□工は前記入
力レベル検出回路日の出力である。
ＩＭＫはチップ選択外部入力端子であり、ゲート回路Ｃ
の入力用のトランジスタＱ、のベースおよび入力レベル
検出回路日に接続されている。入力レベル検出回路日の
出力■□、！はトランジスタＱ、のベースに接続され、
トランジスタＱ６のコレクタは電源電圧ｖｃｃに接続さ
れ、トランジスタＱ６のエミッタは定電圧発生回路２の
電源に接続されている。入力レベル検出回Ｒ１ＩＢの出
力ＶＩＮｘはトランジスタＱ、のベースに接続され、ト
ランジスタＱ。
の入力用のトランジスタＱ、のベースおよび入力レベル
検出回路日に接続されている。入力レベル検出回路日の
出力■□、！はトランジスタＱ、のベースに接続され、
トランジスタＱ６のコレクタは電源電圧ｖｃｃに接続さ
れ、トランジスタＱ６のエミッタは定電圧発生回路２の
電源に接続されている。入力レベル検出回Ｒ１ＩＢの出
力ＶＩＮｘはトランジスタＱ、のベースに接続され、ト
ランジスタＱ。
のコレクタは電源電圧ＶｅＨに接続され、トランジスタ
９丁のエミッタは定電圧発生回路３の電源に接続されて
いる。定電圧発生回路２で発生された比較電圧Ｖｌｌｆ
ｉと基準電圧ｖｃＢおよび定電圧発生回路３で発生され
る比較電圧Ｖ□８．基準電圧ｖｃｍｓはそれぞれゲート
回路Ｃの比較電圧入力端子であるトランジスタＱ！のベ
ースと、定電流回路Ａの基準電圧入力端子であるトラン
ジスタＱｓのベースに接続されている。
９丁のエミッタは定電圧発生回路３の電源に接続されて
いる。定電圧発生回路２で発生された比較電圧Ｖｌｌｆ
ｉと基準電圧ｖｃＢおよび定電圧発生回路３で発生され
る比較電圧Ｖ□８．基準電圧ｖｃｍｓはそれぞれゲート
回路Ｃの比較電圧入力端子であるトランジスタＱ！のベ
ースと、定電流回路Ａの基準電圧入力端子であるトラン
ジスタＱｓのベースに接続されている。
次に動作（ついて説明する。
いま、チップ選択外部入力端子ＢＩＸが”１”のときチ
ップが選択されると、入力レベル検出回Ｍｅの出力Ｖ□
ｘＫ″ｌＮレベルの出力がＶ□工に゛０″レベルの出力
があり、トランジスタ９丁がＯＮ、）ランジスタＱ６が
ＯＦＦ状態になり、定電圧発生回路３にトランジスタＱ
、のエミッタを通して電力が供給され、比較電圧Ｖ□３
．基準電圧ＶＣ，，がゲート回路Ｃに印加される。この
とき、トランジスタＱ６はＯＦＦ状態であり、定電圧発
生回路２に電力は供給されない。一方、チップ選択外部
入力端子工□が”ｏ”のときトランジスタＱ６の工４ン
タを通して定電圧発生回路２に電力が供給され、比較電
圧Ｖ□７．基準電圧ＶＣＩ！がゲート回路ＣＩＣ印加さ
れる。そこで定電圧発生回路２からの基準電圧ＶＣＩ！
と定電圧発生回路３からの基準電圧ＶｃｎｓをＶｃｍｓ
＜ Ｖｃｍｓ Ｋ設定することにより、チップが非選
択（Ｉｘよ− ”Ｌ’ ）のときのゲート回路Ｃの電力
を低減することができる・ なお、上記の実施例では定電圧発生回路を２と３の２個
設けたが、これは１個にして入力レベル検出回路日の出
力の大きさに応じて内部的に制御を行い、比較電圧Ｖ。
ップが選択されると、入力レベル検出回Ｍｅの出力Ｖ□
ｘＫ″ｌＮレベルの出力がＶ□工に゛０″レベルの出力
があり、トランジスタ９丁がＯＮ、）ランジスタＱ６が
ＯＦＦ状態になり、定電圧発生回路３にトランジスタＱ
、のエミッタを通して電力が供給され、比較電圧Ｖ□３
．基準電圧ＶＣ，，がゲート回路Ｃに印加される。この
とき、トランジスタＱ６はＯＦＦ状態であり、定電圧発
生回路２に電力は供給されない。一方、チップ選択外部
入力端子工□が”ｏ”のときトランジスタＱ６の工４ン
タを通して定電圧発生回路２に電力が供給され、比較電
圧Ｖ□７．基準電圧ＶＣＩ！がゲート回路ＣＩＣ印加さ
れる。そこで定電圧発生回路２からの基準電圧ＶＣＩ！
と定電圧発生回路３からの基準電圧ＶｃｎｓをＶｃｍｓ
＜ Ｖｃｍｓ Ｋ設定することにより、チップが非選
択（Ｉｘよ− ”Ｌ’ ）のときのゲート回路Ｃの電力
を低減することができる・ なお、上記の実施例では定電圧発生回路を２と３の２個
設けたが、これは１個にして入力レベル検出回路日の出
力の大きさに応じて内部的に制御を行い、比較電圧Ｖ。
ｚｚＶ□、と基準電圧Ｖｃｍｔ ＋Ｖｃｍｓの切り換え
を行うようにしてもよい。
を行うようにしてもよい。
以上説明したよ５に、この発明は比較電圧と基準電圧を
発生する定電圧発生回路、差動増幅器および定電流回路
からなるＥＣＬ＠略またはＣＭＬ回路の半導体集積回路
において、外部入力信号を検知する入力レベル検出回路
を設け、これが検出した外部入力信号のレベルに応じ比
較電圧および基準電圧を変化させるようにしたので、チ
ンプ選訳詩の消費電力を多くシ、スイッチングスピード
の高速性をはかり、チップ非選択時の消費電力を低減す
ることができ、システムの効率化を高めることができる
利点がある。
発生する定電圧発生回路、差動増幅器および定電流回路
からなるＥＣＬ＠略またはＣＭＬ回路の半導体集積回路
において、外部入力信号を検知する入力レベル検出回路
を設け、これが検出した外部入力信号のレベルに応じ比
較電圧および基準電圧を変化させるようにしたので、チ
ンプ選訳詩の消費電力を多くシ、スイッチングスピード
の高速性をはかり、チップ非選択時の消費電力を低減す
ることができ、システムの効率化を高めることができる
利点がある。
第１図は従来のＥＣＬ＠路と定電圧発生回路を結合した
回路図、ｍ２図はこの発明の一実施例であるＢＣＬ回路
と定電圧発生回路を結合した回路図である。 図中、２．３は定電圧発生回路、Ｒ１ｒ Ｒｔ＋ Ｒｓ
は抵抗体、Ｑ＋ 、Ｑｔ 、Ｑｓ 、Ｑ４ 、Ｑｓ 、
Ｑａ 、Ｑフはトランジスタ、Ａは定電流回路、Ｂは入
力レベル検出回路、Ｃはゲート回路である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名ン 第１図 第２図 手続補正書（自発） 昭和 リ ５□ ２０Ｂ １、事件の表示 特願昭５９−１６８７１６号２、
発明の名称 半導体集積回路 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２）同じく第２頁４行の１−グー）・プレイ」を、「
論理回路」と補正する。 （３）同じく第４頁６行の「１．」を削除する。 （４）同じく第６頁９行の「これは」を、「定電圧発生
回路を」と補正する。 （５）同じく第６頁１５行の「差動増幅器」を、「レベ
ル検出回路」と補正する。 以 上 ２、特許請求の範囲 比較電圧と基準電圧を発生ずる定電圧発生回路と、前記
比較電圧と外部入力信号を比較するＬ／Ｓル検出回路と
、前記基準電圧で制御される定電流回路とを具備するＥ
ＣＬ回路またはＣＭ Ｌ回路の半導体集積回路において
、前記外部入力信号の養」を検出する入力レベル検出回
路と、この入力し・ベル検出回路が検出した前記外部入
力信号のレベルに応じ前記比較電圧および基準電圧を変
化させる手段を設けたことを特徴とする半導体集積回路
。
回路図、ｍ２図はこの発明の一実施例であるＢＣＬ回路
と定電圧発生回路を結合した回路図である。 図中、２．３は定電圧発生回路、Ｒ１ｒ Ｒｔ＋ Ｒｓ
は抵抗体、Ｑ＋ 、Ｑｔ 、Ｑｓ 、Ｑ４ 、Ｑｓ 、
Ｑａ 、Ｑフはトランジスタ、Ａは定電流回路、Ｂは入
力レベル検出回路、Ｃはゲート回路である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名ン 第１図 第２図 手続補正書（自発） 昭和 リ ５□ ２０Ｂ １、事件の表示 特願昭５９−１６８７１６号２、
発明の名称 半導体集積回路 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２）同じく第２頁４行の１−グー）・プレイ」を、「
論理回路」と補正する。 （３）同じく第４頁６行の「１．」を削除する。 （４）同じく第６頁９行の「これは」を、「定電圧発生
回路を」と補正する。 （５）同じく第６頁１５行の「差動増幅器」を、「レベ
ル検出回路」と補正する。 以 上 ２、特許請求の範囲 比較電圧と基準電圧を発生ずる定電圧発生回路と、前記
比較電圧と外部入力信号を比較するＬ／Ｓル検出回路と
、前記基準電圧で制御される定電流回路とを具備するＥ
ＣＬ回路またはＣＭ Ｌ回路の半導体集積回路において
、前記外部入力信号の養」を検出する入力レベル検出回
路と、この入力し・ベル検出回路が検出した前記外部入
力信号のレベルに応じ前記比較電圧および基準電圧を変
化させる手段を設けたことを特徴とする半導体集積回路
。
Claims (1)
- 比較電圧と基準電圧を発生する定電圧発生回路と、前記
比較電圧と外部入力信号を比較する差動増幅器と、前記
基準電圧で制御される定電流回路とを具備するＥＣＬ回
路またはＣＭＬ回路の半導体集積回路において、前記外
部入力信号の有無を検知する入力レベル検出回路と、こ
の入力レベル検出回路が検出した前記外部入力信号のレ
ベルに応じ前記比較電圧および基準電圧を変化させる手
段を設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16671684A JPS6143829A (ja) | 1984-08-07 | 1984-08-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16671684A JPS6143829A (ja) | 1984-08-07 | 1984-08-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143829A true JPS6143829A (ja) | 1986-03-03 |
Family
ID=15836431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16671684A Pending JPS6143829A (ja) | 1984-08-07 | 1984-08-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143829A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0291240A2 (en) * | 1987-05-09 | 1988-11-17 | Fujitsu Limited | Semiconductor integrated circuit with reduced power consumption |
| US5278465A (en) * | 1990-11-06 | 1994-01-11 | Nec Corporation | Semiconductor integrated circuit device having ECL gate group circuits and gate voltage control circuits |
-
1984
- 1984-08-07 JP JP16671684A patent/JPS6143829A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0291240A2 (en) * | 1987-05-09 | 1988-11-17 | Fujitsu Limited | Semiconductor integrated circuit with reduced power consumption |
| US5278465A (en) * | 1990-11-06 | 1994-01-11 | Nec Corporation | Semiconductor integrated circuit device having ECL gate group circuits and gate voltage control circuits |
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