JPS635617A

JPS635617A - 半導体回路

Info

Publication number: JPS635617A
Application number: JP61150241A
Authority: JP
Inventors: Goro Kitsukawa; 橘川　五郎; Ryoichi Hori; 堀　陵一; Yoshiki Kawajiri; 良樹川尻; Takao Watabe; 隆夫渡部; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-06-25
Filing date: 1986-06-25
Publication date: 1988-01-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体回路に関し、特にバイポーラトランジ
スタを含む回路において、動作電流を回路動作に応じて
変化させることにより、低消費電力で高速動作を可能に
した半導体回路に関するものである。

〔従来の技術〕

従来、バイポーラトランジスタを含む論理回路として、
例えばカレントスイッチ回路（ＣＭＬ回路）、すなわち
エミッタ電流を切換えてコレクタ電圧を変化させる回路
があるが、この回路では飽和形スイッチ回路の欠点であ
る動作速度の低下を避けるために、トランジスタを非飽
和領域で動作させている。しかし、回路に一定電流を常
に流しておくため、動作速度１ま速いが、消費電力が多
いという問題がある。そこで、消費電力を低減させるた
めに、動作期間と待機期間で消費電流を切り換える回路
方式が提案されている（例えば、特公昭５３−３２１９
号公報参照）。

第２図は、従来の上記公報に記載された回路を示す図で
ある。この回路では、電流制御信号φを用いて、カレン
トスイッチ回路Ｑｌ　、Ｑ２とエミッタフォロワ回路Ｑ
４．Ｑｓの電流源Ｑ３　ｒ　Ｑｓ　ＩＱ７を制御する。

Ｉｌ＋Ｉ２は入力信号、○、万は出力信号である。電流
制御信号φの電位が高レベルの時、バイポーラトランジ
スタＱａ　ｐ　Ｑｓ　ｒＱ７と抵抗Ｒ３＋　Ｒ−４ｒ　
Ｒ５で形成された３個の電流源に所定の電流を流し、−
方、電流制御信号φが低レベルの時には、３個の電流源
をオフにする。このようにして、この回路は、動作期間
（つまり、φが高レベル）のみ電流を消費し、待機期間
（つまり、φが低レベル）には電流消費をゼロにするこ
とができるので、消費電力を減少させることができる。

このような電流制御方法は、メモリＬＳＩあるいは論理
ＬＳＩの低電力化に有効である。ここで、電流制御信号
φは、外部からの直接入力信号か、あるいはこれを用い
て内部回路で発生した信号である。

〔発明が解決しようとする問題点〕

上記従来の回路においては、待機期間、つまり電流■１
がオフになった時の出力電位や、内部電位については、
何等考慮されていない。このような時には、以下に述べ
る理由により、次段のバイポーラトランジスタの飽和や
、その回路自体の動作速度の低下を招くおそれがある。

すなわち、バイポーラトランジスタのベース・エミッタ
間電圧ＶＢＥは、次式で表わされる。

ここで、ｒＥはエミッタ電流、ＩＳは逆方向飽和電流、
にはボルツマン定数、Ｔは絶対温度、ｑは電子電荷量で
あるｅ　Ｖ　Ｂ　Ｈの値は、通常の電流が流れた状態で
は約０．８ｖであるが、ＩＥが１／１０になると、上式
に従って約６０ｍＶ減少する。従って、待機期間にトラ
ンジスタＱ４．Ｑ５のエミッタ電流がゼロになると、出
力○、百の電位は電源電圧ｖｃｃに接近する。

実際には、完全にエミッタ電流はゼロにならず、微少な
接合リーク電流がトランジスタＱ、、ｉ　、　Ｑｓに流
れるため、出力Ｏ２？５の電位は電源電圧ＶＣＣより低
い値となるが、動作時の正常な高電位（Ｖｃｃ　　０．
８Ｖ）より０．５ｖ程度高くなる。

また、その電位は、リーク電流に依存するため、バラツ
キが大きい。

このように、出力０．０のレベルが高くなると、次段の
バイポーラトランジスタが飽和し易くなる上、バラツキ
が大きいので、回路設計が難かしくなる。

また、トランジスタＱｌ、Ｑ２の共通エミッタ点の電位
も、電流を流さないときには、前述と同じ理由で入力Ｔ
Ｌ＋Ｉ２の高電位に接近する。このため、待機期間から
動作期間に移行する際の共通エミッタ点の電位変動が大
きくなり、トランジスタＱｌ　、Ｑ２の電流スイッチ動
作が遅れるという問題が生じる。

本発明の目的は、このような問題点を改善し、回路内部
の電圧および出力電位の上昇を抑え１回路内体の動作速
度の劣化、ならびに次段回路のバイポーラトランジスタ
の飽和と応答速度の劣化を防止することができる半導体
回路を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の半導体回路は、バイ
ポーラトランジスタを含む第１の回路と該第１の回路の
電流を制御する第２の回路を備えた半導体回路において
、上記第２の回路内に第１の回路の動作電流を時間的に
変化させる手段を設け、該手段により、第１の回路の待
機期間中ないし待機期間のうちの一部の期間のみ、上記
動作電流より少ない電流を流すことに特徴がある。

〔作　　用〕

本発明にどいては、待機期間中、あるいは動作期間に移
行する直前に、！Ｉ（Ｊ御された微少電流をスイッチＱ
ｌ、Ｑ２およびエミッタフォロワＱ４＋Ｑ５に流すこと
により、出力○、百の電位や、スイッチＱ１．０２の共
通エミッタ点電位を、動作期間と待機期間とで大きく変
動させないようにする。例えば、待機期間の全部ないし
一部の期間に、制御された微少電流を、動作電流に比べ
て１／１００〜１／１０００に選べば、バイポーラトラ
ンジスタのベース・エミッタ間電圧ＶＢＨの変化は、前
述の（１）式に従って１２０〜１８０ｍＶに押えること
ができ、その結果、出力○、？５やスイッチＱｌ、Ｑ２
の共通エミッタ点の電位の変動を、１２０〜１８０ｍＶ
と小さくできる。この程度の電位変動は、＠路設計上、
充分に許容できるものであり、これにより前述のバイポ
ーラトランジスタの飽和や速度の劣化を防止することが
できる。

また、待機期間に、その程度の微少電流を流しても、消
費電力の増加は、無視することができる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の半導体回路の原理的な構成および消
費電流の時間的変化を示す図である。第１図（ａ）にお
いて、１はバイポーラトランジスタを含む回路、２は動
作電流の制御回路である。Ｖｃｃは電源電圧であり、チ
ップ外部から直接入力された電圧、あるいは内部で発生
された電圧のいずれであってもよい＠ＩＣＣは、回路１
の消費電流である。１１・・・Ｉｍ＊０！　・・・・Ｏ
ｎは、各々回路１の入力および出力端子である。

制御回路２内の電流源ＩＳＩ　ｓ　ＩＳ２　ｔ　Ｉ８３
とスイッチ５１ｎＳ２が、本発明による電流制御を実行
する。電流源ＩＳＩは、スイッチＳ１がオンすると流れ
、ＩＳ２はスイッチＳ２がオンすると流れ、ｔｓｓは常
時流れる電流源である。

次に、第１図（ｂ）において電源電流ＩＯＣの時間的変
化を見ると、動作期間ｔｏｐではスイッチＳｌがオンし
、電流が流れる。なお、ここではＩ　ｓｌ＞＞Ｉ　８２
　ｓ　　Ｉ　ｓ３としている。ｔｓ”ｒは待機期間であ
って、この期間ｔｓ’ｒの電流制御には、３つの方法、
つまり実線で示す第１の方法、点線で示す第２の方法、
および太線で示す第３の方法がある。第１の方法Ｉは、
−定の電流Ｉｓ３を常時流しておく方法である。この方
法では、スイッチＳ２を定電流源ＩＳ２は不要である。

次に。

第２の方法■は、待機期間中の大半は電流を０としてお
き、動作期間に移行する前の時刻ｔ１でスイッチＳ２を
オンし、電流ＩＳ２を流す方法である。この方法では、
電流源ＩＳ３は不要である。

次に、第３の方法■は、前述のＩ、Ｉｆを併用したもの
である。すなわち、待機期間の大部分では。

電流源Ｉｓ３を流し、時刻ｔ１からｔ２まではＩＳ２と
ＩＳ３を共に流し、ｔ２からｔｓの動作期間ｔｏｐには
電流源ＩＳ１を流す方法である。

これらの方法のいずれも、Ｉｓｌ＞＞ｌ５２ｔＩＳ３と
設定すれば、待機期間の消費電流を増すことなく、前述
した従来技術の問題点を解決することができる。すなわ
ち、従来技術において、動作電流の制御時に生じた動作
レベルが不安定になる等の問題を、全て解決することが
できる。

なお、第１図（、）における電流制御回路の構成は、後
述するように、種々の構成が可能であり。

例えば１個の電流源■ｓを用いて、その電流を時間的に
変化させることも可能である。また、第１図（ｂ）で、
動作期間から待機期間への切換え時刻ｔ３で、スイッチ
Ｓ工＋８２を同時にオフにしているが、スイッチＳ２を
オフさせるタイミングが前後にずれても差支えはない。

さらに、第１図の説明において、動作時間および待機期
間は、当該回路、つまりここではバイポーラトランジス
タを含む回路１自体の動作状態を指すものであり、半導
体回路全体の動作を指すものではない、これは、以降の
説明においても同じである。

第３図は１本発明の第１の実施例を示す半導体回路の構
成図である。バイポーラトランジスタを含む回路１とし
て、第３図では２カレントスイッチＱ１．Ｑ２または差
動増幅器の電流源と、エミッタフォロワＱ　４１　Ｑ　
ｓの電流源に、第１図（ｂ）の１の電流制御を適用した
回路が示されている。

そして、バイポーラトランジスタＱａ　ＩＱＳ　ＩＱ７
と抵抗Ｒ３、Ｒ４、Ｒ５による電流源に並列に抵抗Ｒｅ
　ｇ　Ｒ７ｓ　’ＲＢを設けた電流制御回路２が、上記
回路１に接続されている。この電流制御回路２は、動作
期間にφが高レベルになり、この電位と抵抗Ｒ３、Ｒ４
、Ｒ５の値から、カレントスイッチＱ１．Ｑ２とエミッ
タフォロワ・トランジスタＱ４　、Ｑ５に所定の動作電
流を流す。−方、待機期間にはφが低レベルに切換ねり
、トランジスタＱａ　、Ｑｓ　、Ｑ７がカットオフにな
るが、抵抗Ｒ６，Ｒ７、ＲＢを介して制御された微少な
電流を流す。この微少電流により、出力信号Ｏ１Ｏの高
電流やカレントスイッチＱＬ、Ｑ２の共通エミッタ点の
電位は、待機期間にもあまり上昇しない。

これによフて、待機期間の消費電力を低減するとともに
、待機期間と動作期間における出力電位、内部電位の変
動を減少し１回路全体の安定動作と高速化を可能とする
。なお、本実施例では、動作期間と待機期間の電流比を
特に限定するものではない。カレントスイッチＱＬ　、
Ｑ２やエミッタフォロワＱ４．ＱＢの電流比は、負荷条
件等によって任意に設定することができる。また、第３
図の回路を、多段に接続した回路系全体に対して５本発
明を適用することも勿論可能である。

第４図は、本発明の第２の実施例を示す半導体回路の構
成図である。この実゛施例では、動作期間にオンする電
流源を、第３図のバイポーラトランジスタＱａ　＋　Ｑ
ｓ　＋　０７の代りに、ＭＯＳトランジスタＱＩ　Ｏ＃
　Ｑｔ　１ｚ　Ｑｔ　２で構成している。

第４図の回路の利点は、第３図の回路に比べて電流源を
単純化し、面積を小さくできることである。

なお、ＭｏｓトランジスタＱｚｏツＱｌｌりＱｔ２のソ
ース側に、第３図の抵抗Ｒ３、Ｒ４。

Ｒ５と同じような抵抗を挿入してもよい。また、抵抗Ｒ
ｓ　ｔ　Ｒ７ｙ　Ｒ８は高い抵抗値を必要とするが、こ
れもＭＯＳトランジスタを用いて比較的小さな面積で構
成することができる。第４図の回路動作については、第
３図とほぼ等しいので、説明を省略する。

第３図、第４図の回路は、いずれも待機期間に常時微少
電流を流しておく方式であり、第１図（ｂ）に示すＴの
電流制御方式に対応するものである。

次に、第１図（ｂ）に示す■の電流制御方式の具体例に
ついて述べる。

第５図は、第３の実施例を示す半導体回路の構成図であ
る。ここでは、カレントスイッチＱ１＋Ｑ２の電流源、
およびエミッタフォロワＱ４＋Ｑ６の電流源を、２組の
ＭＯＳトランジスタＱ１ａｔＱｔｓおよびＱｘ１ｔＱｔ
４ｔならびにＱｔ　２　＊　Ｑｔ　５で構成する０Ｍ０
ＳトランジスタＱ１０”Ｑ１２は動作期間ｔｏｐでオン
するトランジスタであり、そのゲートをφ１で制御する
。

また、ＭＯＳトランジスタＱ１３〜Ｑ１６は待機期間ｔ
ｓＴでオンするトランジスタであり、そのゲートをφ２
で制御する。

第６図（、）（ｂ）は、第５図におけるφ１．φ２の電
圧と電源電流ＩＯＣの時間的変化を示す図である。第６
図の時刻ｔ２からｔ３までは動作期間で、その他は待機
期間である。時刻ｔ１より前と、ｔ３より後の期間では
、φ１．φ２は共にＯｖであり、電源電流ＩＯＣはゼロ
である。時刻ｔ１がらｔ２まではφ２が高レベルとなり
、ＭＯＳトランジスタＱＬ３〜ＱＬ５に微少な電流ｆＳ
２を流す。この期間に出力Ｏ２○やカレントスイッチＱ
ｌ、Ｑ２の共通エミッタ点の電位は、動作期間での電位
にほぼ等しくなる。時刻ｔ２からｔ３までの動作期間で
は、φ１が高電位となり、ＭＯＳトランジスタＱＩＯ”
”Ｑ１０がオンして、電源電流ＩＳＩが流れる。ここで
、各電流値をｌＭＯＳトランジスタＱＩＱ”Ｑ１６の寸
法（チャネル幅／チャネル長比）で制御したり、あるい
はφ１．φ２の高電位に差を持たせて電流を制御したり
、あるいはこれらを併用して制御することも可能である
。

本実施例では、ｔｌ〜ｔ２の期間に、制御された微少電
流を流し、出力０．心やカレントスイッチＱｌ、Ｑ２の
共通エミッタ点の電位を動作期間とほぼ等しくしておく
ので、時刻ｔ２で高速に応答することができる。なお１
時刻ｔ１より前とｔ３より後は、電流値がゼロとなり、
出力ｏ、ｏの電位が上昇し、後段回路のバイポーラトラ
ンジスタが飽和するおそれがあるが、その場合には、回
路の電流を減少して飽和を防止する等の対策をとればよ
い。

以上の実施例では、カレントスイッチやエミッタフォロ
ワ回路の電流源を待機期間用と動作期間用に２ｊ／Ｉｉ
設けたが、１個の素子を用いてその印加電圧を変化する
等により、電流値を制御することも可能である。

第７図は、第４の実施例を示す半導体回路の構成図であ
って、電流源を１個の素子で構成する場合を示している
。また、第８図は、第７図における制御信号φの電圧と
電源電流の時間的変化を示す図である。

ＭＯＳトランジスタＱｌＯ＝Ｑ１２のゲート制御信号φ
の電圧は、待機期間のうちの時刻ｔｌからｔ２までを電
圧ｖ２とし、トランジスタＱＩＯ〜Ｑ１２に微少電流Ｉ
Ｓ２を流す、動作期間ｔ２〜ｔ３までのφの電圧をｖｌ
にして、ＭＯ８式トランジスタＱｘｏ＝Ｑｔ２に電流Ｉ
ＳＩを流す。

これにより、第５図の回路における第６図の動作と同じ
になって、同一の効果を得ることができる。

また、第８図（、）（ｂ）に示す破線のように、待機期
間中で制御信号φの電圧をｖ２とすれば、待機期間を通
して回路１に微少電流を流すことができる。この場合し
６は、第３図および第４図と等しい動作、ならびに作用
効果を得ることができる。

以上の実施例では、バイポーラトランジスタあるいはＭ
ＯＳトランジスタで構成された電流源のベースあるいは
ゲートに印加する電圧により、電流制御を行っている。

しかし、トランジスタをいずれか一方に限定する必要は
ない０次に、バイポーラトランジスタとＭＯＳトランジ
スタを組合せた回路について、詳述する。

第９図は１本発明の第５の実施例を示す半導体回路の構
成図である。第９図の回路のうち、回路１の構成は、第
１〜第４の実施例と同じであるので、説明を省略する。

ｉ！流副制御回路２は、カレントスイッチおよびエミッ
タフォロワの電流源のうち、動作期間に電流を流すため
の電流源は、バイポーラトランジスタ（Ｑａ　’　、Ｑ
Ｂ’　、Ｑ７　’　）と、それらのエミッタに接続され
た抵抗（Ｒ３，Ｒ４゜Ｒ６）と、さらにそれらの抵抗と
接地間のＭＯＳトランジスタ（ＱＩＯ’　ＦＱＩＩ’　
１Ｑ１２’）とからなる、また、待機期間に電流を流す
ために、第３図および第４図と同じように、抵抗Ｒ６、
Ｒ７。

Ｒ８を接続している。バイポーラトランジスタＱ　３　
’　＋　ＱＢ　’　ｔ　Ｑ７　’のベースには、直流ま
たはパルスの基準信号Ｐを印加する。動作期間では。

制御信号φを高レベルとして、ＭＯＳトランジスタＱｚ
ｏ’　ｅ　Ｑｚｔ’　ｔ　Ｑ１２’　をオンさせる。

この時、これらのＭＯＳトランジスタＱ１０’ＩＱｌｌ
’＃ＱＬ２’のオン抵抗と、抵抗Ｒ３、Ｒ４。

Ｒ５および基準信号Ｐの電圧で決まる電流が流れる。ま
た、待機期間には、制御信号φを低レベルにしてＭＯＳ
トランジスタＱ１０’１Ｑ１１’ＩＱ１２’　をカット
オフし、抵抗Ｒ６ｙ　Ｒ７ｔ　Ｒ８を介してのみ微少電
流を流す。この微少電流を流すことにより、これまでの
実施例と同じように、回路動作の安定化と高速化を実現
できる。なお。

抵抗Ｒ３、Ｒ４，Ｒ５を省略して、Ｍ　ＯＳ　’トラン
ジスタのオン抵抗だけで動作電流を制御することも可能
である。逆にｌＭＯＳトランジスタのオン抵抗を充分小
さくして、電流が抵抗Ｒ３、Ｒ４。

Ｒ６の値のみで決まるようにすることもできる。

また、抵抗Ｒ３、Ｒ４、Ｒ５とＭＯＳトランジスタＱｌ
　ｏ　’　、ＱＬ　１　’　、Ｑｌ　２　’　との接続
順序を変えて、バイポーラトランジスタ→ＭＯＳトラン
ジスタ→抵抗→接地の順序で接続してもよい。また、Ｍ
ＯＳトランジスタＱ　１０　’　ｒ　Ｑｌ　１　’　＋
　Ｑｔ　２′を、第９図に示すように、バイポーラトラ
ンジスタＱ　３　’　＋Ｑｌｅ　’　＋Ｑ７′のエミッ
タ側でなく、ベース偏に挿入して、電流を制御すること
もできる。

なお、これまで説明した実施例では、回路１の構成を、
バイポーラトランジスタを用いたカレントスイッチまた
は差動増幅器と、エミッタフォロワ回路として説明した
が、本発明の電流制御方式は、これらに限定されること
なく、これらの回路が多段に接続された場合や、回路１
が通常のインバータ回路等の場合等、種々の場合に適用
することができる。また、電流制御回路は、回路１と接
地との間に挿入する例を説明したが、回路１と電源との
間に挿入することも可能である。また、回路１がｎｐｎ
トランジスタで構成された場合を説明したが、ｐｎｐ）
’ランジスタで構成される場合にも、そのまま適用する
ことができる。

なお、本発明において、待機期間に回路１に流す電流は
極めて少ないため、消費電流の増加は無視することがで
きる。

〔発明の効果〕

以上説明したように５本発明によれば、待機期間の全て
ないし一部の期間に、バイポーラトランジスタを用いた
回路に制御された微少電流を流すので、回路の内部電位
や出力電位の上昇を防ぐことができ、回路自体の動作速
度の劣化や次段回路のバイポーラトランジスタの飽和や
応答速度の劣化を防止することができる。

【図面の簡単な説明】

第１図は本発明の原理的構成および動作電流を示す半導
体回路の図、第２図は従来の半導体回路の構成図、第３
図は本発明の第１の実施例を示す半導体回路の構成図、
第４図は本発明の第２の実施例を示す半導体回路の構成
図、第５図は本発明の第３の実施例を示す半導体回路の
構成図、第６図は第５図における動作曲線図、第７図は
本発明の第４の実施例を示す半導体回路の構成図、第８
図は第７図の動作曲線図、第９図は本発明の第５の実施
例を示す半導体回路の構成図である。１：バイポーラトランジスタを含む回路、２：電流制御
回路、ＩＣＣ：回路１の消＊電流、ｖＣＣ：回路１への
供給電圧、φ：電流制御信号、Ｐ：基準信号、■１〜工
ｍ＝回路１の入力端子、０１〜○ｎ二回路１の出力端子
、Ｓ１＋８２：電流源のスイッチ、工３１　＋　　ＩＳ
２　＋　　ＩＳ３　：電流源。・−二−二　゛第　　　　　ｌ　　　　　図１ｔ２ｔ３時間ｔ　（ｓ）第　　　　　２　　　　　図ＶＣＣ第　　　　　３　　　　　図第　　　　　４　　　　　図第　　　　　５　　　　　図第　　　　　６　　　　　図（ａ）ｔ　（ｓ）第　　　　　７　　　　　図第　　　　　９　　　　　図

Claims

【特許請求の範囲】１、バイポーラトランジスタを含む第１の回路と該第１
の回路の電流を制御する第２の回路を備えた半導体回路
において、上記第２の回路内に第１の回路の電流を時間
的に変化させる手段を設け、該手段により、第１の回路
の待機期間あるいは待機期間のうちの一部の期間には、
上記電流を動作期間より少なくすることを特徴とする半
導体回路。２、上記電流を変化させる手段は、動作期間が開始する
前に、動作電流よりも少ない電流を流すか、あるいは待
機期間中、動作電流よりも少ない電流を流すことを特徴
とする特許請求の範囲第１項記載の半導体回路。３、上記第２の回路は、第１の回路に含まれるバイポー
ラトランジスタのエミッタ側またはベース側に、動作電
流を流すためのバイポーラまたはＭＯＳトランジスタと
、待機期間に微少電流を流すための抵抗を、並列に接続
して構成されることを特徴とする特許請求の範囲第１項
または第２項記載の半導体回路。４、上記第２の回路は、第１の回路に含まれるバイポー
ラトランジスタのエミッタ側またはベース側に、動作電
流を流すためのＭＯＳトランジスタと、待機期間に微少
電流を流すためのＭＯＳトランジスタとを並列に接続し
て構成されることを特徴とする特許請求の範囲第１項ま
たは第２項記載の半導体回路。５、上記第２の回路は、第１の回路に含まれるバイポー
ラトランジスタのエミッタ側またはベース側に、動作電
流を流すためのＭＯＳトランジスタを接続し、待機期間
には、該ＭＯＳトランジスタのゲートに動作期間よりも
低い制御電圧を印加することを特徴とする特許請求の範
囲第１項または第２項記載の半導体回路。６、上記第２の回路は、第１の回路に含まれるバイポー
ラトランジスタのエミッタ側またはベース側に、バイポ
ーラおよびＭＯＳトランジスタと抵抗の直列接続と、微
少電流を流すための抵抗を並列に接続して構成すること
を特徴とする特許請求の範囲第１項または第２項記載の
半導体回路。